JPS6145316B2 - - Google Patents
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- JPS6145316B2 JPS6145316B2 JP52124704A JP12470477A JPS6145316B2 JP S6145316 B2 JPS6145316 B2 JP S6145316B2 JP 52124704 A JP52124704 A JP 52124704A JP 12470477 A JP12470477 A JP 12470477A JP S6145316 B2 JPS6145316 B2 JP S6145316B2
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- JP
- Japan
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- potential
- fet
- bit line
- transistors
- transistor
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Links
- 239000003990 capacitor Substances 0.000 description 10
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、IC（集積回路）メモリのダイナミ
ツク型センスアンプ回路に関する。
ツク型センスアンプ回路に関する。
従来の前記の型のセンスアンプは第１図でコン
デンサCa，Cbを除いた構造をしている。この図
でC1，C2……はメモリセル（多数あるが図面で
は２つのみを示す）、WL1，WL2……はワード
線、BL1，BL2はビツト線である。Q3，Q4，Q5は
センスアンプ本体をなすFET（電界効果トラン
ジスタ）、Q1，Q2はセンスアンプ本体をビツト線
BL1，BL2に接続、切離するFET，Q61，Q62……
はメモリセルC1，C2……をビツト線BL1へ接続、
切離するFETである。Ｃsa，Ｃsbはダミー又は基
準セルを構成するキヤパシタで、メモリセル
C1，C2……の半分の容量を持ち、FET Ｑ7a，Ｑ7
ｂによりビツト線BL1，BL2へ接続され、またFET
Ｑ8aＱ8bによりアースされて放電する。かゝるダ
ミーセルは各センスアンプに対して１組ずつ設け
られる。第３図を参照しながら第１図の従来回路
部分の読取り動作を説明すると先ずFET Ｑ8a，
Ｑ8bにリセツト信号φ０を加えてオンにし、ダミ
ーセルＣsaＣsbを放電される。またビツト線
BL1，BL2は充電して等電位にし、次いでFET
Q1，Q2のゲート電圧φ１をＨ（ハイ）にして
Q1，Q2がオンになるようにする。次いでワード
線WL1の電位ＷをＨにすると、メモリセルC1の
１，０情報つまりＨ（ハイ）、Ｌ（ロー）電位が
FET Q61を通つてビツト線BL1に伝わる。例えば
メモリセルC1の情報がＬならビツト線BL1の電位
がＬになり、該情報がＨならビツト線BL1の電位
はほゞ不変となる。またビツト線BL1側のメモリ
セルが選択されるときFET Ｑ7aは信号を与えら
れてオンになりダミーセルＣsaをビツト線BL2へ
接続する（ビツト線BL2側のメモリセルが選択さ
れるときはダミーセルＣsbがビツト線BL1へ接続
される）。ダミーセルＣsaは無電荷であるからビ
ツト線BL2の電荷により充電され、該ビツト線の
電位を下げる。しかし容量はメモリセルの半分で
あるから、ダミーセルによるビツト線の電位降下
は、Ｈレベルのメモリセルによるビツト線電位降
下（ほゞ零）とＬレベルのメモリセルによるビツ
ト線電位降下の中間になる。ビツト線BL1の電位
は、オン状態のFET Q1を通つてFET Q1とQ3の
接続点P1に入り、更にFET Q4のゲートに入る。
ビツト線BL2の電位は、FET Q2を通つて該
FETQ2とQ4の接続点P2へ加わり、更にFET Q3
のゲートへ入る。次にFET Q5のゲート電圧φ２
をＨにして該FETをオンにするとFET Q3〜Q5
からなる差動増幅回路が動作状態になる。FET
Q3とQ4のゲートには点P2，P1の電位つまりビツ
ト線BL1，BL2の電位が加わるので両者に差があ
るとFET Q3，Q4のgmに差ができ、点P1，P2の
電位V1とV2の差を増幅する。例えばメモリ素子
C1の情報がＨであるとビツト線BL1従つて点P1の
電位V1が点P2の電位V2より大になり、この結果
FET Q4がオン、Q3がオフになる。従つてビツト
線BL2はQ2，Q4，Q5の経路でースへ放電して無
電位になり、ビツト線BL1の電位はFET Q3がオ
フであるからそのまゝにとどまる。
デンサCa，Cbを除いた構造をしている。この図
でC1，C2……はメモリセル（多数あるが図面で
は２つのみを示す）、WL1，WL2……はワード
線、BL1，BL2はビツト線である。Q3，Q4，Q5は
センスアンプ本体をなすFET（電界効果トラン
ジスタ）、Q1，Q2はセンスアンプ本体をビツト線
BL1，BL2に接続、切離するFET，Q61，Q62……
はメモリセルC1，C2……をビツト線BL1へ接続、
切離するFETである。Ｃsa，Ｃsbはダミー又は基
準セルを構成するキヤパシタで、メモリセル
C1，C2……の半分の容量を持ち、FET Ｑ7a，Ｑ7
ｂによりビツト線BL1，BL2へ接続され、またFET
Ｑ8aＱ8bによりアースされて放電する。かゝるダ
ミーセルは各センスアンプに対して１組ずつ設け
られる。第３図を参照しながら第１図の従来回路
部分の読取り動作を説明すると先ずFET Ｑ8a，
Ｑ8bにリセツト信号φ０を加えてオンにし、ダミ
ーセルＣsaＣsbを放電される。またビツト線
BL1，BL2は充電して等電位にし、次いでFET
Q1，Q2のゲート電圧φ１をＨ（ハイ）にして
Q1，Q2がオンになるようにする。次いでワード
線WL1の電位ＷをＨにすると、メモリセルC1の
１，０情報つまりＨ（ハイ）、Ｌ（ロー）電位が
FET Q61を通つてビツト線BL1に伝わる。例えば
メモリセルC1の情報がＬならビツト線BL1の電位
がＬになり、該情報がＨならビツト線BL1の電位
はほゞ不変となる。またビツト線BL1側のメモリ
セルが選択されるときFET Ｑ7aは信号を与えら
れてオンになりダミーセルＣsaをビツト線BL2へ
接続する（ビツト線BL2側のメモリセルが選択さ
れるときはダミーセルＣsbがビツト線BL1へ接続
される）。ダミーセルＣsaは無電荷であるからビ
ツト線BL2の電荷により充電され、該ビツト線の
電位を下げる。しかし容量はメモリセルの半分で
あるから、ダミーセルによるビツト線の電位降下
は、Ｈレベルのメモリセルによるビツト線電位降
下（ほゞ零）とＬレベルのメモリセルによるビツ
ト線電位降下の中間になる。ビツト線BL1の電位
は、オン状態のFET Q1を通つてFET Q1とQ3の
接続点P1に入り、更にFET Q4のゲートに入る。
ビツト線BL2の電位は、FET Q2を通つて該
FETQ2とQ4の接続点P2へ加わり、更にFET Q3
のゲートへ入る。次にFET Q5のゲート電圧φ２
をＨにして該FETをオンにするとFET Q3〜Q5
からなる差動増幅回路が動作状態になる。FET
Q3とQ4のゲートには点P2，P1の電位つまりビツ
ト線BL1，BL2の電位が加わるので両者に差があ
るとFET Q3，Q4のgmに差ができ、点P1，P2の
電位V1とV2の差を増幅する。例えばメモリ素子
C1の情報がＨであるとビツト線BL1従つて点P1の
電位V1が点P2の電位V2より大になり、この結果
FET Q4がオン、Q3がオフになる。従つてビツト
線BL2はQ2，Q4，Q5の経路でースへ放電して無
電位になり、ビツト線BL1の電位はFET Q3がオ
フであるからそのまゝにとどまる。
ビツト線BL1，BL2は第２図に示すように読出
し線RL1，RL2にFET Qa.Qbを介して接続され
る。なおこの図でSAはFET Q1〜Q5からなるセ
ンスアンプ、Ｍは前記メモリセルC1，C2……お
よびFET Q61，Q62……からなるメモリ素子であ
る。記憶装置では同様なセンスアンプおよびメモ
リ素子をマトリツクス状に多数配設するが、図で
はその２つだけを示す。上記のようにしてビツト
線BL1，BL2に電位差が生じると、これはFET
Qa，Qbを介して読出し線RL1，RL2に伝えら
れ、差動増幅器Ａにより読取られる。
し線RL1，RL2にFET Qa.Qbを介して接続され
る。なおこの図でSAはFET Q1〜Q5からなるセ
ンスアンプ、Ｍは前記メモリセルC1，C2……お
よびFET Q61，Q62……からなるメモリ素子であ
る。記憶装置では同様なセンスアンプおよびメモ
リ素子をマトリツクス状に多数配設するが、図で
はその２つだけを示す。上記のようにしてビツト
線BL1，BL2に電位差が生じると、これはFET
Qa，Qbを介して読出し線RL1，RL2に伝えら
れ、差動増幅器Ａにより読取られる。
FET Qa，Qbは当該ビツトが選択されるとき
Ｈレベルの電圧を与えられてオンになり、このと
き他のビツトに対するFET Ｑaa，ＱbaなどはＬ
レベルの電圧与えられてオフ状態にある。こうし
て各ビツト毎に読出しが行なわれる。またこのセ
ンスアンプ回路では、メモリセルのリフレツシユ
はビツト線に与えられた前記電荷により行なわれ
る。即ちメモリセルC1の記憶情報がＨのときは
ビツト線BL1はＨレベルに保たれ、メモリセルC1
から電荷の漏洩があつて電圧が低下していても該
メモリセルはビツト線BL1のＨレベルに再充電さ
れる。メモリセルC1の記憶情報がＬならFET Q3
がオンになつてビツト線BL1は零電位になるの
で、メモリセルは何らかの原因で若干充電されて
いても該零電位に放電される。
Ｈレベルの電圧を与えられてオンになり、このと
き他のビツトに対するFET Ｑaa，ＱbaなどはＬ
レベルの電圧与えられてオフ状態にある。こうし
て各ビツト毎に読出しが行なわれる。またこのセ
ンスアンプ回路では、メモリセルのリフレツシユ
はビツト線に与えられた前記電荷により行なわれ
る。即ちメモリセルC1の記憶情報がＨのときは
ビツト線BL1はＨレベルに保たれ、メモリセルC1
から電荷の漏洩があつて電圧が低下していても該
メモリセルはビツト線BL1のＨレベルに再充電さ
れる。メモリセルC1の記憶情報がＬならFET Q3
がオンになつてビツト線BL1は零電位になるの
で、メモリセルは何らかの原因で若干充電されて
いても該零電位に放電される。
ところでかゝるセンスアンプ回路では、次の如
き問題点がある。即ちリフレツシユは上記のよう
に外部から電荷を導入して行なうのではなく、読
取りに際して予めビツト線に充電した電荷で行な
うが、読取りに当つてビツト線BL1，BL2の電位
差ΔＶ＝V1〜V2が小さいとフリツプフロツプを
なすFET Q3，Q3のどちらがオンになるかそのオ
ンオフ状態が定まるまでに時間がかゝり、そのた
めオフ側のFET本例ではQ3も若干電流を流し、
このためビツト線BL1の電荷が一部放電し、また
FET Q4のゲートとソースドレイン間のキヤパシ
タンスを通つてＬレベルの点P2の電位がビツト線
BL1に伝わり、これらの結果ビツト線BL1の完全
なリフレツシユが不可能になる。
き問題点がある。即ちリフレツシユは上記のよう
に外部から電荷を導入して行なうのではなく、読
取りに際して予めビツト線に充電した電荷で行な
うが、読取りに当つてビツト線BL1，BL2の電位
差ΔＶ＝V1〜V2が小さいとフリツプフロツプを
なすFET Q3，Q3のどちらがオンになるかそのオ
ンオフ状態が定まるまでに時間がかゝり、そのた
めオフ側のFET本例ではQ3も若干電流を流し、
このためビツト線BL1の電荷が一部放電し、また
FET Q4のゲートとソースドレイン間のキヤパシ
タンスを通つてＬレベルの点P2の電位がビツト線
BL1に伝わり、これらの結果ビツト線BL1の完全
なリフレツシユが不可能になる。
本発明はかゝる点を改善し、リフレツシユを完
全に行なうことができると共に、高いセンス感度
を持つセンスアンプ回路を提供しようとするもの
である。本発明は第１、第２のビツト線へ第１、
第２のトランジスタQ1，Q2を接続し、これらの
トランジスタの他端へ第３、第４のトランジスタ
Q3，Q4を接続し、第３、第４のトランジスタの
他端とアース間に第５のトランジスタQ5を接続
し、該第３のトランジスタの信号入力端は第２と
第４の各トランジスタの接続点P2へまた該第４の
トランジスタの信号入力端は第１と第３の各トラ
ンジスタの接続点P1へ接続してなるダイナミツク
型センスアンプ回路において、容量を介して前記
各接続点P1，P2を、該接続点の電位を上げる電圧
が印加される端子へ接続し、該接続点の電位上昇
動作は該接続点P1，P2間にセンスすべき電位差を
生じさせた後であつて且つ前記第５のトランジス
タQ5を導通させるのとほゞ同時に行ない、且つ
該動作中前記第１、第２のトランジスタQ1，Q2
のゲート電位φ１は高レベルに保つようにしてな
ることを特徴とするが、次に実施例を参照しなが
らこれを詳細に説明する。
全に行なうことができると共に、高いセンス感度
を持つセンスアンプ回路を提供しようとするもの
である。本発明は第１、第２のビツト線へ第１、
第２のトランジスタQ1，Q2を接続し、これらの
トランジスタの他端へ第３、第４のトランジスタ
Q3，Q4を接続し、第３、第４のトランジスタの
他端とアース間に第５のトランジスタQ5を接続
し、該第３のトランジスタの信号入力端は第２と
第４の各トランジスタの接続点P2へまた該第４の
トランジスタの信号入力端は第１と第３の各トラ
ンジスタの接続点P1へ接続してなるダイナミツク
型センスアンプ回路において、容量を介して前記
各接続点P1，P2を、該接続点の電位を上げる電圧
が印加される端子へ接続し、該接続点の電位上昇
動作は該接続点P1，P2間にセンスすべき電位差を
生じさせた後であつて且つ前記第５のトランジス
タQ5を導通させるのとほゞ同時に行ない、且つ
該動作中前記第１、第２のトランジスタQ1，Q2
のゲート電位φ１は高レベルに保つようにしてな
ることを特徴とするが、次に実施例を参照しなが
らこれを詳細に説明する。
第１図に示すように本発明では接続点P1，P2に
コンデンサCa，Cbを接続し、これらのコンデン
サの他端を信号φ２と同じ信号φ３が印加される
端子Ｔに接続する。このようにするとゲート電圧
φ２が与えられてFET Q5がオンになり、センス
アンプ回路が作動するとき端子Ｔにも電圧φ３が
与えられ、コンデンサCa.Cb（これらはFET
Q1，Q2がオンのときビツト線BL1，BL2の電位に
充電される）を介して接続点P1，P2の電位を持ち
上げる。このためFET Q1，Q2のgmは小にな
り、センスアンプ回路を通して流れるビツト線か
らの漏洩電流が小になる。電圧φ１のレベルを適
当に選ぶと、コンデンサCa，Cbを介して接続点
P1，P2の電位が持ち上げられるときに、FET
Q1，Q2をオフにすることもでき、この場合Ｈレ
ベル側のビツト線BL1から電荷が逃げることは全
くない。従つてＨレベルに維持されるべきビツト
線BL1の電位が下ることはなく、FET Q61を介し
てメモリセルC1のリフレツシユが完全に行なえ
る。この目的達成のためには電圧φ３が加わる前
に電圧φ１を第３図に点線で示すように若干下げ
ることも考えられるが、このような動作はセンス
アンプの動作速度向上の点で好ましくない。第４
図は本発明の効果を示すグラフで、曲線K1はコ
ンデンサCa，CbによるP1，P2点の電位突き上げ
動作を行なつた本発明による回路での、また曲線
K2はCa，Cbのない従来回路での、リフレツシユ
前セル電圧Vcとリフレツシユ後のセル電圧Vrと
の関係を示す。曲線K2で示されるように従来回
路ではリフレツシユ前セル電圧Vcが低いとリフ
レツシユ後セル電位Vrも低くなつてしまうが、
本発明によれば曲線K1で示されるようにセル電
圧Vcが低くてもほゞ一定の、ビツト線プリチヤ
ージ電位に近いセル電圧Vrにすることができ
る。更に電圧φ２の前に電圧φ３を印加すると、
ゲート電圧φ２が入つてFET Q5がオンになる前
にコンデンサCa，Cbを通して接続点P1，P2の電
位V1，V2が上るので、FET Q3，Q4のオンし始
めに先立つて軽く増幅を始める、つまりFET Q5
をオンにして増幅を開始する迄に予備増幅を行な
うことにより、センスアンプの感度が上る。
コンデンサCa，Cbを接続し、これらのコンデン
サの他端を信号φ２と同じ信号φ３が印加される
端子Ｔに接続する。このようにするとゲート電圧
φ２が与えられてFET Q5がオンになり、センス
アンプ回路が作動するとき端子Ｔにも電圧φ３が
与えられ、コンデンサCa.Cb（これらはFET
Q1，Q2がオンのときビツト線BL1，BL2の電位に
充電される）を介して接続点P1，P2の電位を持ち
上げる。このためFET Q1，Q2のgmは小にな
り、センスアンプ回路を通して流れるビツト線か
らの漏洩電流が小になる。電圧φ１のレベルを適
当に選ぶと、コンデンサCa，Cbを介して接続点
P1，P2の電位が持ち上げられるときに、FET
Q1，Q2をオフにすることもでき、この場合Ｈレ
ベル側のビツト線BL1から電荷が逃げることは全
くない。従つてＨレベルに維持されるべきビツト
線BL1の電位が下ることはなく、FET Q61を介し
てメモリセルC1のリフレツシユが完全に行なえ
る。この目的達成のためには電圧φ３が加わる前
に電圧φ１を第３図に点線で示すように若干下げ
ることも考えられるが、このような動作はセンス
アンプの動作速度向上の点で好ましくない。第４
図は本発明の効果を示すグラフで、曲線K1はコ
ンデンサCa，CbによるP1，P2点の電位突き上げ
動作を行なつた本発明による回路での、また曲線
K2はCa，Cbのない従来回路での、リフレツシユ
前セル電圧Vcとリフレツシユ後のセル電圧Vrと
の関係を示す。曲線K2で示されるように従来回
路ではリフレツシユ前セル電圧Vcが低いとリフ
レツシユ後セル電位Vrも低くなつてしまうが、
本発明によれば曲線K1で示されるようにセル電
圧Vcが低くてもほゞ一定の、ビツト線プリチヤ
ージ電位に近いセル電圧Vrにすることができ
る。更に電圧φ２の前に電圧φ３を印加すると、
ゲート電圧φ２が入つてFET Q5がオンになる前
にコンデンサCa，Cbを通して接続点P1，P2の電
位V1，V2が上るので、FET Q3，Q4のオンし始
めに先立つて軽く増幅を始める、つまりFET Q5
をオンにして増幅を開始する迄に予備増幅を行な
うことにより、センスアンプの感度が上る。
以上詳細に説明したように本発明によればコン
デンサCa，Cbを介して電圧を印加して接続点
P1，P2の電位を上昇するといつた簡単な手段によ
りリフレツシユを完全に行なうことができ、加え
てセンスアンプの感度を高めることができる。
デンサCa，Cbを介して電圧を印加して接続点
P1，P2の電位を上昇するといつた簡単な手段によ
りリフレツシユを完全に行なうことができ、加え
てセンスアンプの感度を高めることができる。
第１図は本発明の実施例を示す回路図、第２図
は記憶装置に組立てた状態の概略回路図、第３図
および第４図は動作説明用の図表である。 図面でBL1，BL2は第１、第２のビツト線、
Q1，Q5は第１〜第５のトランジスタ、Ca，Cbは
静電容量である。
は記憶装置に組立てた状態の概略回路図、第３図
および第４図は動作説明用の図表である。 図面でBL1，BL2は第１、第２のビツト線、
Q1，Q5は第１〜第５のトランジスタ、Ca，Cbは
静電容量である。
Claims (1)
- １ 第１、第２のビツト線へ第１、第２のトラン
ジスタQ1，Q2を接続し、これらのトランジスタ
の他端へ第３、第４のトランジスタQ3，Q4を接
続し、第３、第４のトランジスタの他端とアース
間に第５のトランジスタQ5を接続し、該第３の
トランジスタの信号入力端は第２と第４の各トラ
ンジスタの接続点P2へまた該第４のトランジスタ
の信号入力端は第１と第３の各トランジスタの接
続点P1へ接続してなるダイナミツク型センスアン
プ回路において、容量を介して前記各接続点P1，
P2を、該接続点の電位を上げる電圧が印加される
端子へ接続し、該接続点の電位上昇動作は該接続
点P1，P2間にセンスすべき電位差を生じさせた後
であつて且つ前記第５のトランジスタQ5を導通
させるのとほゞ同時に行ない、且つ該動作中前記
第１、第２のトランジスタQ1，Q2のゲート電位
φ１は高レベルに保つようにしてなることを特徴
するセンスアンプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12470477A JPS5457921A (en) | 1977-10-18 | 1977-10-18 | Sense amplifier circuit |
| GB7839948A GB2006562B (en) | 1977-10-18 | 1978-10-10 | Memory circuit |
| NL7810293A NL7810293A (nl) | 1977-10-18 | 1978-10-13 | Geheugenschakeling. |
| DE2845100A DE2845100C3 (de) | 1977-10-18 | 1978-10-17 | Speicherschaltung |
| US05/952,334 US4262341A (en) | 1977-10-18 | 1978-10-18 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12470477A JPS5457921A (en) | 1977-10-18 | 1977-10-18 | Sense amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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