JPS5823388A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS5823388A JPS5823388A JP56123261A JP12326181A JPS5823388A JP S5823388 A JPS5823388 A JP S5823388A JP 56123261 A JP56123261 A JP 56123261A JP 12326181 A JP12326181 A JP 12326181A JP S5823388 A JPS5823388 A JP S5823388A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置特に電界効果トランジスタ（Ｆｈｉ
Ｔという）を用いたダイナミック型のメモリ装置に関す
る。
Ｔという）を用いたダイナミック型のメモリ装置に関す
る。
最近におけるＭＯＳＦＥＴを用−たダイナミックメモリ
の大容量化及び高速化の発展は目覚しく、ｌチップ当９
の記憶容量が（６４〜２５６）Ｋビット、アクセス時間
（１００〜２００）ｎｓのものが開発あるいは実用化さ
れている。しかしながらこの大容量化、高速化の問題が
十分に解決された訳では決してなくなお多くの問題が残
されている。そのうちの′ＪＭ要なものとしてセンスア
ンプに関連した問題があげられる。それＬ大按盆化に伴
いＭＯ８ダイナミックメモリ内のセンスアンプに接続さ
れているビット線の浮遊容置と抵抗が増大してセンスア
ンプの差信号の１ｖＩ幅速度が低下することである。東
ＶＣ電源電圧が低電圧化（１２Ｖ→５Ｖ）されたことに
よりセンスアンプが判定すべき差信号が小さくなってき
ており高速化をより困難にしている。
の大容量化及び高速化の発展は目覚しく、ｌチップ当９
の記憶容量が（６４〜２５６）Ｋビット、アクセス時間
（１００〜２００）ｎｓのものが開発あるいは実用化さ
れている。しかしながらこの大容量化、高速化の問題が
十分に解決された訳では決してなくなお多くの問題が残
されている。そのうちの′ＪＭ要なものとしてセンスア
ンプに関連した問題があげられる。それＬ大按盆化に伴
いＭＯ８ダイナミックメモリ内のセンスアンプに接続さ
れているビット線の浮遊容置と抵抗が増大してセンスア
ンプの差信号の１ｖＩ幅速度が低下することである。東
ＶＣ電源電圧が低電圧化（１２Ｖ→５Ｖ）されたことに
よりセンスアンプが判定すべき差信号が小さくなってき
ており高速化をより困難にしている。
゛さて、センスアンプはビット線に現れた差信号を高感
度で感知し、その差信号をすみやかに増幅しなければな
らないが、この増幅の速度を大にするためにはセンスア
ンプを構成するフリップフロ、グ（Ｆ、Ｆ、という）の
トランジスタの能力を増すかあるいは増幅すべき信号が
のっている節点の容量と時定数とを小さくする心安があ
る。しかしながら前者のトランジスタ能力ｆ：ＩＩ＃純
に上げる方法はトランジスタの面積を増し高密度化に逆
行し、更に節点の容量及び時定数をも増加させることに
もなるので採上げることができない。
度で感知し、その差信号をすみやかに増幅しなければな
らないが、この増幅の速度を大にするためにはセンスア
ンプを構成するフリップフロ、グ（Ｆ、Ｆ、という）の
トランジスタの能力を増すかあるいは増幅すべき信号が
のっている節点の容量と時定数とを小さくする心安があ
る。しかしながら前者のトランジスタ能力ｆ：ＩＩ＃純
に上げる方法はトランジスタの面積を増し高密度化に逆
行し、更に節点の容量及び時定数をも増加させることに
もなるので採上げることができない。
そこで、後者の節点の容量と時定数とを小さくする方法
が採上げられることになる。かかる見地よりビット線と
センスアンプの間にトラ／スフアゲートを挿入したメモ
リ装置が開発されている。
が採上げられることになる。かかる見地よりビット線と
センスアンプの間にトラ／スフアゲートを挿入したメモ
リ装置が開発されている。
第１図にがかる一従来的のトランスファゲートを有する
センスアンプを含むメモリ装置の回路図を示す、この回
路はすべてエンハ／スメ７ト形ｎｆヤ／ネルＭＯ８ＦＥ
Ｔで構成されている。ＦＥＴＱ＝、Ｑ２からなるＦ、Ｆ
、４がセンスアンプであり、ンはセ／スアンブ４０節点
１に、ソースはビット線１１Ｖｃｉ続される。同様にＱ
ｌ、のドレイ／はセンスアンプ４の節点２１Ｃ，ソース
はビット線１２に接続される。センスアンプ４の共通ン
ニス節点品 ３に 号７．が与えられる。ビット線１１．１２はそ
れぞれ選択ゲートＱ２．．Ｑ、１に介して人出力バス２
１．２２と接続され、Ｑ２１ｅ Ｑ＠ ＠のゲートに与
えられるビット線選択信号φｒＶＣ従りて情報のやりと
りが行われる。
センスアンプを含むメモリ装置の回路図を示す、この回
路はすべてエンハ／スメ７ト形ｎｆヤ／ネルＭＯ８ＦＥ
Ｔで構成されている。ＦＥＴＱ＝、Ｑ２からなるＦ、Ｆ
、４がセンスアンプであり、ンはセ／スアンブ４０節点
１に、ソースはビット線１１Ｖｃｉ続される。同様にＱ
ｌ、のドレイ／はセンスアンプ４の節点２１Ｃ，ソース
はビット線１２に接続される。センスアンプ４の共通ン
ニス節点品 ３に 号７．が与えられる。ビット線１１．１２はそ
れぞれ選択ゲートＱ２．．Ｑ、１に介して人出力バス２
１．２２と接続され、Ｑ２１ｅ Ｑ＠ ＠のゲートに与
えられるビット線選択信号φｒＶＣ従りて情報のやりと
りが行われる。
次にこの回路の動作の概要を説明する。
ビット線１１．１２は電源電圧（ｖＤＤ）レベルか若し
くはその近くまでプリチャージする。このときｉｓＡ
は■ＤＤ以上、ＬもＶＤＤ付近になるよう設定する。従
ってＱＸｌ、Ｑ、！はオンとなり節点１゜２はそれぞれ
ビット線１１．１２と同電位にプリチャージされる。こ
の状態の後、ビット線１１゜１２間にメモリセル（図示
していない）と夕°ミーメモリセル（図示していない）
間のレベル差に基づく微少差信号が与えられる。差信号
が与えられるとｉ、Ａｔビット線のプリチャージレベル
付近にまで下げでや’） Ｑｔ ｓ −Ｑｓｔ ｔｌ−
オフとする。同時にｉ； をソース電源（Ｖ、、）レ
ベルまで下げてやる。
くはその近くまでプリチャージする。このときｉｓＡ
は■ＤＤ以上、ＬもＶＤＤ付近になるよう設定する。従
ってＱＸｌ、Ｑ、！はオンとなり節点１゜２はそれぞれ
ビット線１１．１２と同電位にプリチャージされる。こ
の状態の後、ビット線１１゜１２間にメモリセル（図示
していない）と夕°ミーメモリセル（図示していない）
間のレベル差に基づく微少差信号が与えられる。差信号
が与えられるとｉ、Ａｔビット線のプリチャージレベル
付近にまで下げでや’） Ｑｔ ｓ −Ｑｓｔ ｔｌ−
オフとする。同時にｉ； をソース電源（Ｖ、、）レ
ベルまで下げてやる。
これでセンスアンプ４は差信号増幅を始めることになる
。その際Ｑｌ １１ Ｑｌ ２が共にオフになりている
ためＱｌ、Ｑ、にとって差信号の増幅を行う対象はビッ
ト線から分離された節点１，２となる。節点１．２に存
在する浮遊容量及び抵抗はビット線１１．１２のそれに
比で著しく小さくできるので差信号増幅の初期において
は高速の増幅が可能となる。
。その際Ｑｌ １１ Ｑｌ ２が共にオフになりている
ためＱｌ、Ｑ、にとって差信号の増幅を行う対象はビッ
ト線から分離された節点１，２となる。節点１．２に存
在する浮遊容量及び抵抗はビット線１１．１２のそれに
比で著しく小さくできるので差信号増幅の初期において
は高速の増幅が可能となる。
さて、節点２の方がわずかに低い状態にあるとするとｓ
Ｑ、 はオンとなり”ｉ、の電瓜降下に従−節点２
の電位は低下する。節点２の電位が下りてくるとＱｌ２
はオンすることになシ節点２の電位降下につれてビット
線１２の電位は低下してくる。
Ｑ、 はオンとなり”ｉ、の電瓜降下に従−節点２
の電位は低下する。節点２の電位が下りてくるとＱｌ２
はオンすることになシ節点２の電位降下につれてビット
線１２の電位は低下してくる。
この微少差信号増幅の際に、Ｑ、ｔ−完全にオフとしな
から差信号増幅を行うことは難しくＱ１ｔｉ通常わずか
にオ／し節点ｌの電位唸差信号増幅とともにわずかに低
下する。しかしこの電位像ｍＱ１をオンさせるまでは至
らずにビット線１１の電位はほぼプリチャージ電位に保
たれる。
から差信号増幅を行うことは難しくＱ１ｔｉ通常わずか
にオ／し節点ｌの電位唸差信号増幅とともにわずかに低
下する。しかしこの電位像ｍＱ１をオンさせるまでは至
らずにビット線１１の電位はほぼプリチャージ電位に保
たれる。
この一連の動作により微少差信号ひ−では情報のリフレ
ッシュが完了し、ビット線１１．１２には増幅された差
信号かのりでいることになる。このビット線１１．１２
上の情報をピット選択信号φアにようてＱ□、Ｑ、を通
して入出カッ（ス２１゜２２に取り出される。
ッシュが完了し、ビット線１１．１２には増幅された差
信号かのりでいることになる。このビット線１１．１２
上の情報をピット選択信号φアにようてＱ□、Ｑ、を通
して入出カッ（ス２１゜２２に取り出される。
第２図は以上の動作時における各部電位と信号電圧のふ
るｔ−を示したものである。
るｔ−を示したものである。
前述の説明及び第２図から明らか、なように、この従来
例のメモリ装置においてＬｌ トランスファゲートＱｓ
ｔｔ ｑｘのゲート信号’ｍＡ性電源電圧■ＤＤ以上の
レベルであることが殻求される。この輩求はビット＠１
１，１２のプリチャージ電位がｖＤＤよりも少しく低け
れば必ずしも過大なものではない。しかしながら、１！
源電圧が５Ｖ系に移行している現在少しでも多くの信号
量を得る丸めビット線のプリチャージ電位はｖＤＤとな
って来ている。
例のメモリ装置においてＬｌ トランスファゲートＱｓ
ｔｔ ｑｘのゲート信号’ｍＡ性電源電圧■ＤＤ以上の
レベルであることが殻求される。この輩求はビット＠１
１，１２のプリチャージ電位がｖＤＤよりも少しく低け
れば必ずしも過大なものではない。しかしながら、１！
源電圧が５Ｖ系に移行している現在少しでも多くの信号
量を得る丸めビット線のプリチャージ電位はｖＤＤとな
って来ている。
すべての使用条件に対して十分な感度を得るためには、
プリチャージ時にＶＤ−よりも高い十分なレベルに＄
ｍＡ を保持しなければならない、しかしながらｖＤＤ
はメモリ装置全体の動作状態に応じて常に変化してお
り、これをプリチャージに必要とする数３７１ Ｓｅｃ
以上の間それを一定に保持することは相当に困難である
。従ってこの従来例のメモリ装置はセンスアンプの差信
号−の増幅の速度を上げる高速化の目的は達成している
ものの、センスアンプの感度特性が一定せず不安定であ
るという欠点を有している。
プリチャージ時にＶＤ−よりも高い十分なレベルに＄
ｍＡ を保持しなければならない、しかしながらｖＤＤ
はメモリ装置全体の動作状態に応じて常に変化してお
り、これをプリチャージに必要とする数３７１ Ｓｅｃ
以上の間それを一定に保持することは相当に困難である
。従ってこの従来例のメモリ装置はセンスアンプの差信
号−の増幅の速度を上げる高速化の目的は達成している
ものの、センスアンプの感度特性が一定せず不安定であ
るという欠点を有している。
なお、何等かのφ、Ａレベル保持回路を用いることによ
り感度特性の不安定さｔ−ある程度改善させることは可
能ではあるが、それだけ余分の回路を付加することにな
ｐメモリ装置としてもう一つの電袂な焚求事項である高
密度化に反することになる。
り感度特性の不安定さｔ−ある程度改善させることは可
能ではあるが、それだけ余分の回路を付加することにな
ｐメモリ装置としてもう一つの電袂な焚求事項である高
密度化に反することになる。
本発明の目的はトランスファゲートにデプレシ、ン形Ｆ
ＥＴを用いることにより、特殊なレベルの信号を必要と
しなり高速化、高安定化されたセンスアンプを有するメ
モリ装置を提供することにある。
ＥＴを用いることにより、特殊なレベルの信号を必要と
しなり高速化、高安定化されたセンスアンプを有するメ
モリ装置を提供することにある。
本発明のメモリ装置は、＠ｌと第２の接続点で交差接続
された第１と第２のエンハンスメント形第２のビット線
との間に接続されかつそのゲートが前記プリップフロッ
プの共通の第３の接続点に接続された第３と第４のデプ
レシ冒／型絶縁ゲート電界効果トラ／ジスタとを含むこ
とから成っている。
された第１と第２のエンハンスメント形第２のビット線
との間に接続されかつそのゲートが前記プリップフロッ
プの共通の第３の接続点に接続された第３と第４のデプ
レシ冒／型絶縁ゲート電界効果トラ／ジスタとを含むこ
とから成っている。
以下１本発明について図面を参照し詳細に説明する。
第３図は本発明の装置の一実施例を示す回路図である。
なおこの図は前に第１図に示した従来例の回路図と対比
して描いたもので同じ構成妥累については同一記号、同
一参照数字を用いている。
して描いたもので同じ構成妥累については同一記号、同
一参照数字を用いている。
節点１１−形成する第１の接続点と節点２を形成する第
２の接続点でそれぞれのドレイン及びゲートが交差接続
された第１と第２の二ンノ）／スメント形ＭＯ８Ｆ’ｈ
ｉＴＱ１．Ｑ、 ＶＣより形成’ｇ し、６ Ｆ、ｌｉ
’。
２の接続点でそれぞれのドレイン及びゲートが交差接続
された第１と第２の二ンノ）／スメント形ＭＯ８Ｆ’ｈ
ｉＴＱ１．Ｑ、 ＶＣより形成’ｇ し、６ Ｆ、ｌｉ
’。
から成るセンスアンプ４と、このＦ、Ｆ、（センスアン
プ４）に対し対称に配置された第１．第２のピッ）線１
１ 、１２との間にソースをビット線１１゜１２にドレ
イン（ｉＦ、Ｆ、の節点１．２に接続されかつそのゲー
トがＦ、Ｆ、（センスアンプ４）の節点３を形成する共
通の第３の接続点に接続された第３と第４のデプレシ曹
ン形ＭＯ８ＦＢＴＱ１１’、Ｑ、、’とを含み更にビッ
ト線１１．１２はそれぞれ選択ゲートとして動作する工
／ハンスメ７ ） 形Ｍ０８ＦＥＴＱ□、Ｑ２．を介し
て入出力線２１．２２に接続されている。セしてＱ２１
．Ｑ！２ のゲートには信号も が、Ｆ、Ｆ、の節点３
には信号φ８が与えられる。なおＦＨＴはすべてｎチャ
ネル形である。
プ４）に対し対称に配置された第１．第２のピッ）線１
１ 、１２との間にソースをビット線１１゜１２にドレ
イン（ｉＦ、Ｆ、の節点１．２に接続されかつそのゲー
トがＦ、Ｆ、（センスアンプ４）の節点３を形成する共
通の第３の接続点に接続された第３と第４のデプレシ曹
ン形ＭＯ８ＦＢＴＱ１１’、Ｑ、、’とを含み更にビッ
ト線１１．１２はそれぞれ選択ゲートとして動作する工
／ハンスメ７ ） 形Ｍ０８ＦＥＴＱ□、Ｑ２．を介し
て入出力線２１．２２に接続されている。セしてＱ２１
．Ｑ！２ のゲートには信号も が、Ｆ、Ｆ、の節点３
には信号φ８が与えられる。なおＦＨＴはすべてｎチャ
ネル形である。
第１図及び第３図から明らかなように、本発明の一実施
例の装置の回路と従来例のそれとの相異は、トランスフ
ァゲートとして本発明では従来例のゲートに特別な信号
も□が与えられる工／ハンスメント形ｐｇ’ｒＱ、１．
Ｑ１□の代シにデプレシ璽／形’ ＥＴＱｌ １ ’
＃ Ｑｌ ｇ ’を用いそれらのゲートはＰ、Ｆ、の
節点３に接続し信号″ｉ８を共通に与えるようにしたこ
とにある。すなわち従来必要でセンスアンプの感度特性
の不安定さを引き起こす原因であるところの特別な信号
φ８□が必要でなくなるので非常に安定な感度特性を有
するセンスアンプを得ることができる。
例の装置の回路と従来例のそれとの相異は、トランスフ
ァゲートとして本発明では従来例のゲートに特別な信号
も□が与えられる工／ハンスメント形ｐｇ’ｒＱ、１．
Ｑ１□の代シにデプレシ璽／形’ ＥＴＱｌ １ ’
＃ Ｑｌ ｇ ’を用いそれらのゲートはＰ、Ｆ、の
節点３に接続し信号″ｉ８を共通に与えるようにしたこ
とにある。すなわち従来必要でセンスアンプの感度特性
の不安定さを引き起こす原因であるところの特別な信号
φ８□が必要でなくなるので非常に安定な感度特性を有
するセンスアンプを得ることができる。
次に、この−実施列の装置の回路動作について詳細に説
明する。
明する。
始めに、ビット線１１．１２を電源電圧■ＤＤレベルか
若しくはその近くまでプリチャージする。
若しくはその近くまでプリチャージする。
このと睡１８ もｖＤＤ付近になるよう設定する。この
ときテプレシ璽／形ＦＷＴのゲート電圧■。とドレイ／
電流■ゎの関係は第５図に示すように与えられるのでＱ
ｌ、’ 、Ｑ、’は共にオン状態（ηＰＯに対応）にあ
るので節点１，２もビット線１１゜１２と同電位にプリ
チャージされる。この状態の後、ビット線１１．１２間
にメモリセル（図示していない）とダミーメモリセル（
図示していない）間のレベル差ＶｃＭ、づく微少差信号
が与えられる。
ときテプレシ璽／形ＦＷＴのゲート電圧■。とドレイ／
電流■ゎの関係は第５図に示すように与えられるのでＱ
ｌ、’ 、Ｑ、’は共にオン状態（ηＰＯに対応）にあ
るので節点１，２もビット線１１゜１２と同電位にプリ
チャージされる。この状態の後、ビット線１１．１２間
にメモリセル（図示していない）とダミーメモリセル（
図示していない）間のレベル差ＶｃＭ、づく微少差信号
が与えられる。
差信号が与えられると同時に１８をｖｓｓレベルまで下
げてやる。これでセンスアンプ４は差信号増幅を始める
ことになる。この状態ではＱ１１°＋Ｑ１□１のゲート
電圧■。はそのしきい値電圧■ＴＤよりも小となりＱ、
、’Ｉ Ｑ、！’はオフとなる。（第５図参照）従りて
Ｑ、、Ｑ、にとうて差信号の増幅を行う対象はビット線
から分離された節点１．２のみとなるので前述の第１図
に示した従来例と同様に差信号増幅の初期においては高
速の増幅が可能となる。
げてやる。これでセンスアンプ４は差信号増幅を始める
ことになる。この状態ではＱ１１°＋Ｑ１□１のゲート
電圧■。はそのしきい値電圧■ＴＤよりも小となりＱ、
、’Ｉ Ｑ、！’はオフとなる。（第５図参照）従りて
Ｑ、、Ｑ、にとうて差信号の増幅を行う対象はビット線
から分離された節点１．２のみとなるので前述の第１図
に示した従来例と同様に差信号増幅の初期においては高
速の増幅が可能となる。
さて、節点２の方がわずかに低−状態になるとするとＱ
２はオ／となり礼 の電位降下に従い節点２の電位は低
下する。節点２の電位が低下してくるとＱｌ、′の■。
２はオ／となり礼 の電位降下に従い節点２の電位は低
下する。節点２の電位が低下してくるとＱｌ、′の■。
は再びゼロ電圧に近づくのでＱ、２′ はオンすること
にな九節点２の電位降下につれてビット線１２の電位は
低下してくる。この場合％Ｑ１１’のソース電位はｖＤ
Ｄレベルに保持されたままゲート電位がｉ とともに低
下するのでそのゲート電圧■。はますますしきｖｈ（ｉ
！電圧ｖＴＤよりも小となりＱｌｌｌはオフ状態を維持
する。以上の動作においてｂ ｄＢ ｔ−下げて行りた
ときまずＱｌ、′がオフし次いでＱ２がオンとなること
が要求されるが、これはＱｌｌｏのしきい値電圧■ＴＤ
の絶対値をＱ２のしきい値ｖＴの絶対値よりも小さぐ設
定してておくことで確実な動作を行わせることができる
。
にな九節点２の電位降下につれてビット線１２の電位は
低下してくる。この場合％Ｑ１１’のソース電位はｖＤ
Ｄレベルに保持されたままゲート電位がｉ とともに低
下するのでそのゲート電圧■。はますますしきｖｈ（ｉ
！電圧ｖＴＤよりも小となりＱｌｌｌはオフ状態を維持
する。以上の動作においてｂ ｄＢ ｔ−下げて行りた
ときまずＱｌ、′がオフし次いでＱ２がオンとなること
が要求されるが、これはＱｌｌｏのしきい値電圧■ＴＤ
の絶対値をＱ２のしきい値ｖＴの絶対値よりも小さぐ設
定してておくことで確実な動作を行わせることができる
。
この一連の動作により微少差信号ひいてはｔ１１報のリ
フレッシュが完了し、ビット線１１．１２には増１−さ
れた差信号がのっていることになる。このビット線１１
．１２の情報は前と同様にしてピット選択信号φｒＶｃ
よってＱＨｔＱＨを通して人出力バス２１．２２に収シ
出される。
フレッシュが完了し、ビット線１１．１２には増１−さ
れた差信号がのっていることになる。このビット線１１
．１２の情報は前と同様にしてピット選択信号φｒＶｃ
よってＱＨｔＱＨを通して人出力バス２１．２２に収シ
出される。
＠４図は以上の動作時における各部電位と信号電圧のふ
るまめを示したものである。
るまめを示したものである。
Ｍｉ１述の第２図に示した従来例の場合と比較して見る
と、この一実施例の場合には特殊信号φ８Ａがなく、か
つ節点１の電位もＱｌ がいつもオフ状態ヲ保つので■
ＤＤ レベルを保持する。
と、この一実施例の場合には特殊信号φ８Ａがなく、か
つ節点１の電位もＱｌ がいつもオフ状態ヲ保つので■
ＤＤ レベルを保持する。
以上詳細に説明したとおりこの実施例のメモリ装置ｌｔ
、ＶＣおいては、トランスファゲートとして従来用いら
れているエンハンスメント形Ｆ Ｗ Ｔに代えてテグレ
シＷ）形１１１ＥＴｔ−用いデプレッシ■／形１’ Ｅ
Ｔが有するＶ。＝ＯＶでオ／、 ■ｏ＝−”ｎｔで始
めてオフになる性質を有効に利用できるよう配設しであ
るので、従来例では必狭とした■ＤＤレベル以上の特殊
信号φｌｌＡｔ？用いる必妥がなめことそれにもかかわ
らず従来例と同様に差信号の増幅の初期においては節点
１，２ｔ−ビット線１１ 、１２から分嘔することがで
粘るのでビット線１１．１２の浮遊容量及び抵抗の影響
を受けないで高速の増幅を行うことができる。従りてト
ランスファゲートを有する従来のメモリ装置と同様のセ
ンスアンプの高速性を保持したまま感度特性の極めて優
れた安定性を得ることかで籾る。
、ＶＣおいては、トランスファゲートとして従来用いら
れているエンハンスメント形Ｆ Ｗ Ｔに代えてテグレ
シＷ）形１１１ＥＴｔ−用いデプレッシ■／形１’ Ｅ
Ｔが有するＶ。＝ＯＶでオ／、 ■ｏ＝−”ｎｔで始
めてオフになる性質を有効に利用できるよう配設しであ
るので、従来例では必狭とした■ＤＤレベル以上の特殊
信号φｌｌＡｔ？用いる必妥がなめことそれにもかかわ
らず従来例と同様に差信号の増幅の初期においては節点
１，２ｔ−ビット線１１ 、１２から分嘔することがで
粘るのでビット線１１．１２の浮遊容量及び抵抗の影響
を受けないで高速の増幅を行うことができる。従りてト
ランスファゲートを有する従来のメモリ装置と同様のセ
ンスアンプの高速性を保持したまま感度特性の極めて優
れた安定性を得ることかで籾る。
史Ｖこ、従来必要とした特殊信号保持用の付加装置も必
要でなくなることになる。
要でなくなることになる。
以上の説明においては、ＭＯＳＦＥＴとしてｎチャネル
形に限定したがこれはｐチャネル形の場合にも同様に適
用できることはいうまでもない。
形に限定したがこれはｐチャネル形の場合にも同様に適
用できることはいうまでもない。
又ＦＥＴとしてＭＯＳＦＥＴを採り上げたがこれも他の
ＭＩ８Ｆｈ：Ｔ等他のＦＥＴの場合にも適用できること
はいうまでもな−０ 以上詳細に説明したとおり、本発明のメモリ装置ｉｌｉ
は、トランスファゲートとして従来用−られているエン
ハンス形ｐｇ’ｒｒｃ代えてディプレジ、／形ＦＦｔＴ
を用いることにより従来感度特性の不安定螢素であった
■ＤＤ以上の特殊信号を不必要とすることができたので
、高速化、高安定化センスアンプを有するメモリ装置を
提供できるという効果を有する。更に従来必要とされた
特殊信号保持用の付加回路も不必要となるので、高密度
化されたメモリ装置が得られるという効果も付加される
。
ＭＩ８Ｆｈ：Ｔ等他のＦＥＴの場合にも適用できること
はいうまでもな−０ 以上詳細に説明したとおり、本発明のメモリ装置ｉｌｉ
は、トランスファゲートとして従来用−られているエン
ハンス形ｐｇ’ｒｒｃ代えてディプレジ、／形ＦＦｔＴ
を用いることにより従来感度特性の不安定螢素であった
■ＤＤ以上の特殊信号を不必要とすることができたので
、高速化、高安定化センスアンプを有するメモリ装置を
提供できるという効果を有する。更に従来必要とされた
特殊信号保持用の付加回路も不必要となるので、高密度
化されたメモリ装置が得られるという効果も付加される
。
＠１図は一従来例のメモリ装置の回路図、第２図は第１
図の回路の各部電位と信号電圧の動作波形図、第３図は
本発明の一実施例のメモリ装置の回路図、第４図は第３
図の回路の各部電位と信号電圧の動作波形図、第５図は
デプレシーン形ＦＥＴのＩＪＶｏ特性図である。 １．２，３・・・・・・節点（Ｆ、Ｆ、の）、４・・・
・・・センスアンプ、１１，１２・・・・・・ビット線
、２１．２２・・・・・・入出力線％ ”１１Ａ・・
・・・・トランスファゲート信号°、￥８・・・・・・
センス信号、φ１・・・・・・選択ゲート信号、Ｑ、
ｅ Ｑ、 Ｑ、、 Ｑ１２ｅ Ｑ！１．Ｑ２２・・・・
・・エンハ／スメント形ＭＯ８ｋ’ Ｅ Ｔ、 Ｑ、、
’、 Ｑｌ、’・・・・・・ ディプレジ冒／形ＭＯ８
ＦＥＴ。 第３０ 端間 第＋Ｖ Ｖ？ 隼ダヅ
図の回路の各部電位と信号電圧の動作波形図、第３図は
本発明の一実施例のメモリ装置の回路図、第４図は第３
図の回路の各部電位と信号電圧の動作波形図、第５図は
デプレシーン形ＦＥＴのＩＪＶｏ特性図である。 １．２，３・・・・・・節点（Ｆ、Ｆ、の）、４・・・
・・・センスアンプ、１１，１２・・・・・・ビット線
、２１．２２・・・・・・入出力線％ ”１１Ａ・・
・・・・トランスファゲート信号°、￥８・・・・・・
センス信号、φ１・・・・・・選択ゲート信号、Ｑ、
ｅ Ｑ、 Ｑ、、 Ｑ１２ｅ Ｑ！１．Ｑ２２・・・・
・・エンハ／スメント形ＭＯ８ｋ’ Ｅ Ｔ、 Ｑ、、
’、 Ｑｌ、’・・・・・・ ディプレジ冒／形ＭＯ８
ＦＥＴ。 第３０ 端間 第＋Ｖ Ｖ？ 隼ダヅ
Claims (1)
- 第１と第２の接続点で交差接続された第１と第２のエン
ハンスメント形電界効果トランジスタに←に第１．第２
のビット線との間に接続されかつそのゲートが前記フリ
ップフロップの共通の第３の接続点に接続された第３と
第４のデプレシ璽／型電界効果トランジスタとを含むこ
とを特徴とするメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123261A JPS5823388A (ja) | 1981-08-05 | 1981-08-05 | メモリ装置 |
| EP82107095A EP0071989B1 (en) | 1981-08-05 | 1982-08-05 | Memory device |
| US06/405,462 US4542484A (en) | 1981-08-05 | 1982-08-05 | Sense amplifier with high speed, stabilized read-out |
| DE8282107095T DE3277949D1 (en) | 1981-08-05 | 1982-08-05 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123261A JPS5823388A (ja) | 1981-08-05 | 1981-08-05 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5823388A true JPS5823388A (ja) | 1983-02-12 |
| JPS63877B2 JPS63877B2 (ja) | 1988-01-08 |
Family
ID=14856180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123261A Granted JPS5823388A (ja) | 1981-08-05 | 1981-08-05 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542484A (ja) |
| EP (1) | EP0071989B1 (ja) |
| JP (1) | JPS5823388A (ja) |
| DE (1) | DE3277949D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104294A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | センスアンプ回路 |
| JPH06195973A (ja) * | 1992-10-12 | 1994-07-15 | Nec Corp | ダイナミックｒａｍ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825409A (en) * | 1985-05-13 | 1989-04-25 | Wang Laboratories, Inc. | NMOS data storage cell for clocked shift register applications |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463632A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Semiconductor memory |
| JPS54101230A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Dynamic mos memory circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600609A (en) * | 1970-02-03 | 1971-08-17 | Shell Oil Co | Igfet read amplifier for double-rail memory systems |
| US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
| JPS53108740A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Memory circuit |
| US4123799A (en) * | 1977-09-19 | 1978-10-31 | Motorola, Inc. | High speed IFGET sense amplifier/latch |
| JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
| JPS5472641A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Voltage detection circuit |
| JPS5538611A (en) * | 1978-09-04 | 1980-03-18 | Nec Corp | Memory circuit |
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| US4413330A (en) * | 1981-06-30 | 1983-11-01 | International Business Machines Corporation | Apparatus for the reduction of the short-channel effect in a single-polysilicon, one-device FET dynamic RAM array |
-
1981
- 1981-08-05 JP JP56123261A patent/JPS5823388A/ja active Granted
-
1982
- 1982-08-05 US US06/405,462 patent/US4542484A/en not_active Expired - Lifetime
- 1982-08-05 DE DE8282107095T patent/DE3277949D1/de not_active Expired
- 1982-08-05 EP EP82107095A patent/EP0071989B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463632A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Semiconductor memory |
| JPS54101230A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Dynamic mos memory circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104294A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | センスアンプ回路 |
| JPH06195973A (ja) * | 1992-10-12 | 1994-07-15 | Nec Corp | ダイナミックｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4542484A (en) | 1985-09-17 |
| DE3277949D1 (en) | 1988-02-11 |
| EP0071989A2 (en) | 1983-02-16 |
| EP0071989B1 (en) | 1988-01-07 |
| JPS63877B2 (ja) | 1988-01-08 |
| EP0071989A3 (en) | 1985-01-16 |
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