JPH08102190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 消費電流を低減させ、低電源電圧時において
も読み出し動作の安定性を高めるとともに低電源電圧時
でも読み出し動作速度の低下を抑えるようにする。 【構成】 プリチャージ期間において、プリチャージ用
のＰＭＯＳＦＥＴ２がオンすると、センスアンプ６０の
入力信号線１１の電位は電源Ｖｄｄの電位まで上がり、
センスアンプ６０には“Ｈ”が入力される。読み出し期
間において、プリチャージ用のＰＭＯＳＦＥＴ２がオフ
すると、センスアンプ６０の入力信号線１１及びリード
ビット線１２の電位は接地電位まで下がり、センスアン
プ６０には“Ｌ”が入力される。これにより、センスア
ンプ入力信号の“Ｈ”，“Ｌ”のマージンは大きくな
り、低電源電圧時でも読み出し動作の安定性が高くな
る。また、センスアンプ６０のゲインが大きくなること
により、低電源電圧時も読み出し動作速度は低下しな
い。また、センスアンプの貫通電流が抑えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のダイナミック型の
メモリセルからなるメモリセル群を備えた半導体記憶装
置に関するものである。

【０００２】

【従来の技術】図８は従来の半導体記憶装置のメモリセ
ル群及び読み出し部の回路図を示す。図８において、３
００は複数のダイナミック型のメモリセル２００からな
るメモリセル群、１２はメモリセル群３００から読み出
された信号を伝えるためのリードビット線、５０はリー
ドビット線１２をプリチャージするためのプリチャージ
制御クロック信号を出力するプリチャージ制御回路、６
０はメモリセル２００から読み出された信号の振幅を増
幅し出力するセンスアンプ、４０はプルアップ用のＮＭ
ＯＳＦＥＴ（ＮチャネルＭＯＳ型電界効果トランジス
タ）、４１はプリチャージ用のＮＭＯＳＦＥＴ、１０は
プリチャージ制御回路５０の出力線であるプリチャージ
制御線、１１はメモリセル群３００から読み出された信
号をセンスアンプ６０に伝えるためのセンスアンプ入力
信号線、Ｖｄｄは電源である。

【０００３】図２はダイナミック型のメモリセル２００
の回路図を示す。図２において、１０１はリードワード
線、１０２はライトアドレス線、１０３はライトビット
線、４はリードアクセス用ＮＭＯＳＦＥＴ、５はリード
ビット線ドライブ用ＮＭＯＳＦＥＴ、６はライトアクセ
ス用ＮＭＯＳＦＥＴ、７は電荷蓄積素子、１２はリード
ビット線、１３と１４は各ノードを示す。

【０００４】以上のように構成された従来の半導体記憶
装置の動作について説明する。図９は図２における電荷
蓄積素子７に電荷が蓄積されていない場合、つまり、ノ
ード１４の信号が“Ｌ”（ローレベル）であり、リード
ビット線ドライブ用ＮＭＯＳＦＥＴ５がオフしている場
合の読み出し動作のタイミング波形図である。図９に示
すように初期状態では図８のプリチャージ制御線１０の
信号及び図２のリードワード線１０１の信号は“Ｌ”で
あり、図８のＮＭＯＳＦＥＴ４１及び図２のＮＭＯＳＦ
ＥＴ４はオフしており、また、図８のセンスアンプ入力
信号線１１の信号の電位が接地Ｇｎｄの電位まで下がっ
ているとする。次にプリチャージ期間ではプリチャージ
制御線１０の信号は“Ｈ”（ハイレベル）、リードワー
ド線１０１の信号は“Ｌ”であり、ＮＭＯＳＦＥＴ４１
はオン、ＮＭＯＳＦＥＴ４はオフしており、センスアン
プ入力信号線１１の信号の電位Ｖｌｌは、ＮＭＯＳＦＥ
Ｔ４１のしきい値電圧Ｖｔ分低い Ｖｌｌ＝Ｖｄｄ−Ｖｔ まで上昇する。次に読み出し期間ではプリチャージ制御
線１０の信号は“Ｌ”、リードワード線１０１の信号は
“Ｈ”でありＮＭＯＳＦＥＴ４１はオフ、ＮＭＯＳＦＥ
Ｔ４はオンしているが、ＮＭＯＳＦＥＴ５がオフしてい
る為、センスアンプ入力信号線１１の信号の電位に変化
はなく、センスアンプ６０には“Ｈ”レベル電位として
入力されている。なお、この従来例におけるセンスアン
プ入力信号線１１の信号とリードビット線１２の信号は
同一レベルである。

【０００５】図１０は図２における電荷蓄積素子７に電
荷が蓄積されている場合、つまりノード１４の信号が
“Ｈ”であり、リードビット線ドライブ用ＮＭＯＳＦＥ
Ｔ５がオンしている場合のタイミング波形図である。図
１０に示すように初期状態及びプリチャージ期間は図９
と同じ動作である。次に読み出し期間ではプリチャージ
制御線１０の信号は“Ｌ”、リードワード線１０１の信
号は“Ｈ”であり、ＮＭＯＳＦＥＴ４１はオフ、ＮＭＯ
ＳＦＥＴ４はオン、リードビット線ドライブ用ＮＭＯＳ
ＦＥＴ５がオンしている為、センスアンプ入力信号線１
１の信号の電位は接地Ｇｎｄの電位まで下がり、センス
アンプ６０には“Ｌ”が入力されている。

【０００６】

【発明が解決しようとする課題】ところで、このような
従来の半導体記憶装置では、センスアンプ入力信号線１
１の信号の電位が“Ｌ”の時は接地Ｇｎｄの電位、
“Ｈ”の時は（Ｖｄｄ−Ｖｔ）となりセンスアンプ６０
のしきい値を（Ｖｄｄ−Ｖｔ）／２に選択してもセンス
アンプ６０のしきい値に対するセンスアンプ入力信号線
１１の信号の電位“Ｈ”，“Ｌ”のマージンは（Ｖｄｄ
−Ｖｔ）／２となり、低電源電圧時に読み出し動作の安
定性が低下する問題点がある。また、低電源電圧時に、
センスアンプ入力信号線１１の信号の振幅が小さくな
り、センスアンプ入力信号線１１の信号の振幅動作速度
は速くなる効果があるが、リードビット線ドライブ用Ｎ
ＭＯＳＦＥＴ５及びリードアクセス用ＮＭＯＳＦＥＴ４
とセンスアンプ６０のゲインが小さくなることにより読
み出し動作速度が低下する問題点がある。またセンスア
ンプ入力信号線１１の信号の電位“Ｈ”が（Ｖｄｄ−Ｖ
ｔ）までしか上昇しない為センスアンプ６０の貫通電流
が流れ、消費電流が多くなるという問題点がある。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、消費電流を低減させ、低電源電圧
時においても読み出し動作の安定性を高めるとともに低
電源電圧時でも読み出し動作速度の低下を抑えられる半
導体記憶装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】第１の発明は、第１の電
極が電源に接続され、第２の電極がセンスアンプの入力
信号線に接続され、制御電極が接地されたプルアップ用
の第１のトランジスタと、この第１のトランジスタと並
列に配置され、第１の電極が上記電源に接続され、第２
の電極が上記センスアンプの入力信号線に接続され、制
御電極がプリチャージ制御回路の出力線に接続されたプ
リチャージ用の第２のトランジスタと、第１の電極がメ
モリセル群から読み出された信号を伝えるためのリード
ビット線に接続され、第２の電極が上記センスアンプの
入力信号線に接続され、制御電極が上記電源に接続され
た第３のトランジスタとを備えたことを特徴とするもの
である。

【０００９】第２の発明は、メモリセル群とリードビッ
ト線を複数個備えるとともに、これらのメモリセル群の
読み出しを制御する読み出し制御回路と、第１の電極が
電源に接続され、第２の電極が上記センスアンプの入力
信号線に接続され、制御電極が接地されたプルアップ用
の第１のトランジスタと、この第１のトランジスタと並
列にそれぞれ配置され、第１の電極が電源に接続され、
第２の電極が上記センスアンプの入力信号線に接続さ
れ、制御電極がプリチャージ制御回路の出力線に接続さ
れたプリチャージ用の第２のトランジスタとを１つのセ
ンスアンプに対し１組備え、第１の電極が上記メモリセ
ル群から読み出された信号を伝えるためのリードビット
線に接続され、第２の電極が上記センスアンプの入力信
号線に接続され、制御電極が上記読み出し制御回路の出
力線に接続された複数の第３のトランジスタと上気メモ
リセル群とを１つのセンスアンプに対し複数組備えたこ
とを特徴とするものである。

【００１０】第３の発明においては、上記第１のトラン
ジスタ及び上記第２のトランジスタはそれぞれＰチャネ
ルＭＯＳ型電界効果トランジスタで構成し、第３のトラ
ンジスタはＮチャネルＭＯＳ型電界効果トランジスタで
構成したことを特徴とするものである。

【００１１】

【作用】第１の発明では、プリチャージ期間において第
２のトランジスタがオンすると、センスアンプの入力信
号線の信号の電位は電源電位まで上がり、センスアンプ
には“Ｈ”が入力される。リードビット線の信号の電位
は第３のトランジスタのしきい値電圧分低い電位まで上
昇する。読み出し期間において第２のトランジスタがオ
フすると、センスアンプの入力信号線及びリードビット
線の信号の電位は接地電位まで下がり、センスアンプに
は“Ｌ”が入力される。このようにセンスアンプの入力
信号線の“Ｈ”電位は電源電位まで上がり、“Ｌ”電位
は接地電位まで下がる。

【００１２】第２の発明では、プリチャージ期間におい
て第２のトランジスタがオンすると、センスアンプの入
力信号線の信号の電位は電源電位まで上がり、センスア
ンプには“Ｈ”が入力される。リードビット線の信号の
電位は第３のトランジスタのしきい値電圧分低い電位ま
で上昇する。読み出し期間において第２のトランジスタ
がオフすると、センスアンプの入力信号線及びリードビ
ット線の信号の電位は接地電位まで下がり、センスアン
プには“Ｌ”が入力される。このようにセンスアンプの
入力信号線の“Ｈ”電位は電源電位まで上がり、“Ｌ”
電位は接地電位まで下がる。複数の第３のトランジスタ
は読み出し制御回路によりオン又はオフされ、これによ
り複数のメモリセル群が切換え可能となる。

【００１３】第３の発明では、第１のトランジスタ及び
第２のトランジスタはそれぞれＰチャネルＭＯＳ型電界
効果トランジスタであるので、ＮチャネルＭＯＳ型電界
効果トランジスタよりも駆動能力が小さいが、センスア
ンプ入力信号線の信号の電位の上昇が従来よりも得られ
る。

【００１４】

【実施例】

実施例１（請求項１，３対応）．図１はこの発明の実施
例１に係る半導体記憶装置のメモリセル群及び読み出し
部の回路図である。図１において、１はソース（第１の
電極）が電源Ｖｄｄに接続され、ドレイン（第２の電
極）がセンスアンプ６０の入力信号線１１に接続され、
ゲート（制御電極）が接地されたプルアップ用の第１の
トランジスタとしてのＰＭＯＳＦＥＴ（ＰチャネルＭＯ
Ｓ型電界効果トランジスタ）である。２はプルアップ用
ＰＭＯＳＦＥＴ１と並列に配置され、ソースが電源Ｖｄ
ｄに接続され、ドレインがセンスアンプ入力信号線１１
に接続され、ゲートがプリチャージ制御回路５０の出力
線であるプリチャージ制御線１０に接続されたプリチャ
ージ用の第２のトランジスタとしてのＰＭＯＳＦＥＴで
ある。３はソースがメモリセル群３００から読み出され
た信号を伝えるためのリードビット線１２に接続され、
ドレインがセンスアンプ入力信号線１１に接続され、ゲ
ートが電源Ｖｄｄに接続された電圧降下用の第３のトラ
ンジスタとしてのＮＭＯＳＦＥＴ（ＮチャネルＭＯＳ型
電界効果トランジスタ）である。メモリセル群３００は
複数のダイナミック型のメモリセル２００を有し、各メ
モリセル２００はリードビット線１２に接続されてい
る。メモリセル２００内部の回路構成は図２に示すよう
なもので、詳細については従来の技術で説明したので、
ここでは説明を省略する。

【００１５】次に、この実施例１の半導体記憶装置の動
作について説明する。図３は図２における電荷蓄積素子
７に電荷が蓄積されていない場合、つまりノード１４の
信号が“Ｌ”であり、リードビット線ドライブ用ＮＭＯ
ＳＦＥＴ５がオフしている場合のタイミング波形図であ
る。図３において、初期状態では図１のプリチャージ制
御線１０の信号は“Ｈ”、図２のリードワード線１０１
の信号は“Ｌ”であり、図１のＰＭＯＳＦＥＴ２及び図
２のＮＭＯＳＦＥＴ４はオフし、図１のＮＭＯＳＦＥＴ
３のゲートは電源Ｖｄｄに接続され、ＮＭＯＳＦＥＴ３
はオンしており、また、リードビット線１２及びセンス
アンプ入力信号線１１の信号の電位が接地Ｇｎｄの電位
まで下がっているとする。次にプリチャージ期間ではプ
リチャージ制御線１０の信号は“Ｌ”、リードワード線
１０１の信号は“Ｌ”であり、ＰＭＯＳＦＥＴ２はオ
ン、ＮＭＯＳＦＥＴ４はオフしており、センスアンプ入
力信号線１１の信号の電位Ｖ１１は電源Ｖｄｄの電位ま
で上がり、リードビット線１２の電位Ｖ１２はＮＭＯＳ
ＦＥＴ３のしきい値電圧Ｖｔ分低い Ｖ１２＝Ｖｄｄ−Ｖｔ まで上昇する。次に読み出し期間では、プリチャージ制
御線１０の信号は“Ｈ”、リードワード線１０１の信号
は“Ｈ”であり、ＰＭＯＳＦＥＴ２はオフ、ＮＭＯＳＦ
ＥＴ４はオンしているが、ＮＭＯＳＦＥＴ５がオフして
いる為、センスアンプ入力信号線１１及びリードビット
線１２の信号の電位に変化は無くセンスアンプ６０には
“Ｈ”レベル電位として入力されている。

【００１６】図４は図２における電荷蓄積素子７に電荷
が蓄積されている場合、つまりノード１４の信号は
“Ｈ”であり、リードビット線ドライブ用ＮＭＯＳＦＥ
Ｔ５がオンしている場合のタイミング波形図である。図
４において、初期状態及びプリチャージ期間については
図３と同じ動作である。次に、読み出し期間ではプリチ
ャージ制御線１０の信号は“Ｈ”、リードワード線１０
１の信号は“Ｈ”であり、ＰＭＯＳＦＥＴ２はオフ、Ｎ
ＭＯＳＦＥＴ４はオン、リードビット線ドライブ用ＮＭ
ＯＳＦＥＴ５がオンしている為、センスアンプ入力信号
線１１及びリードビット線１２の信号の電位は接地Ｇｎ
ｄの電位まで下がり、センスアンプ６０には“Ｌ”が入
力されている。

【００１７】以上のことからセンスアンプ入力信号線１
１の“Ｈ”電位は電源Ｖｄｄの電位まで上がり、“Ｌ”
電位は接地Ｇｎｄの電位まで下がり、センスアンプのし
きい値を例えばＶｄｄ／２に選択すると センスアンプ
６０のしきい値に対するセンスアンプ入力信号の
“Ｈ”，“Ｌ”のマージンはＶｄｄ／２となり低電源電
圧時であっても読み出し動作の安定性が高くなる。ま
た、リードビット線１２の信号の振幅電位は従来例と同
じであるが、センスアンプ入力信号の振幅電位が大きく
なり、センスアンプ６０のゲインが大きくなることによ
り、低電源電圧時も読み出し動作速度は低下しない。ま
た、センスアンプ入力信号の“Ｈ”電位は電源Ｖｄｄの
電位、“Ｌ”電位は接地Ｇｎｄの電位となることにより
センスアンプ６０の貫通電流を抑えることができる。ま
た、プリチャージ用トランジスタ及びプルアップ用トラ
ンジスタにＮＭＯＳＦＥＴよりも駆動能力の小さいＰＭ
ＯＳＦＥＴを用いることによりセンスアンプ入力信号線
の電位の上昇が得られるので、プルアップ用ＰＭＯＳＦ
ＥＴ１及びプリチャージ用ＰＭＯＳＦＥＴ２からメモリ
セル２００内のリードビット線ドライブ用ＮＭＯＳＦＥ
Ｔ５に流れる電流を少なくすることができる。

【００１８】実施例２（請求項２，３対応）．図５はこ
の発明の実施例２に係る半導体記憶装置のメモリセル群
及び読み出し部の回路図である。図５において、１はソ
ース（第１の電極）が電源Ｖｄｄに接続され、ドレイン
（第２の電極）がセンスアンプ６１の入力信号線１１に
接続され、ゲート（制御電極）が接地されたプルアップ
用の第１のトランジスタとしてのＰＭＯＳＦＥＴであ
る。２はプルアップ用ＰＭＯＳＦＥＴ１と並列に配置さ
れ、ソースが電源Ｖｄｄに接続され、ドレインがセンス
アンプ入力信号線１１に接続され、ゲートがプリチャー
ジ制御回路５１の出力線であるプリチャージ制御線１０
に接続されたプリチャージ用の第２のトランジスタとし
てのＰＭＯＳＦＥＴである。３はソースがメモリセル群
３０１から読み出された信号を伝えるためのリードビッ
ト線１２，１２に接続され、ドレインがセンスアンプ入
力信号線１１に接続され、ゲートが読み出し制御回路５
２のメモリ分割制御線ＳＷ１に接続された電圧降下用の
第３のトランジスタとしてのＮＭＯＳＦＥＴである。２
１はソースがメモリセル群３０３から読み出された信号
を伝えるためのリードビット線２６，１２に接続され、
ドレインがセンスアンプ入力信号線１１に接続され、ゲ
ートが読み出し制御回路５２のメモリ分割制御線ＳＷ１
（反転）に接続された電圧降下用の第３のトランジスタ
としてのＮＭＯＳＦＥＴである。

【００１９】２３はソースが電源Ｖｄｄに接続され、ド
レインがセンスアンプ６２の入力信号線２８に接続さ
れ、ゲートが接地されたプルアップ用の第１のトランジ
スタとしてのＰＭＯＳＦＥＴである。２２はプルアップ
用ＰＭＯＳＦＥＴ２３と並列に配置され、ソースが電源
Ｖｄｄに接続され、ドレインがセンスアンプ入力信号線
２８に接続され、ゲートがプリチャージ制御回路５１の
出力線であるプリチャージ制御線２７に接続されたプリ
チャージ用の第２のトランジスタとしてのＰＭＯＳＦＥ
Ｔである。２４はソースがメモリセル群３０２から読み
出された信号を伝えるためのリードビット線２９，１２
に接続され、ドレインがセンスアンプ入力信号線２８に
接続され、ゲートが読み出し制御回路５２のメモリ分割
制御線ＳＷ２に接続された電圧降下用の第３のトランジ
スタとしてのＮＭＯＳＦＥＴである。２５はソースがメ
モリセル群３０４から読み出された信号を伝えるための
リードビット線３０，１２に接続され、ドレインがセン
スアンプ入力信号線２８に接続され、ゲートが読み出し
制御回路５２のメモリ分割制御線ＳＷ２（反転）に接続
された電圧降下用の第３のトランジスタとしてのＮＭＯ
ＳＦＥＴである。

【００２０】メモリセル群３０１〜３０４は実施例１と
同様、複数のダイナミック型メモリセルからなるもので
ある。プリチャージ制御回路５１はセンスアンプ信号入
力線１１，２８及び、リードビット線１２をプリチャー
ジするためのプリチャージ制御クロック信号を出力する
ものである。読み出し制御回路５２は複数のメモリセル
群３０１〜３０４を分割制御するためのクロック信号を
出力するものである。センスアンプ６１はメモリセル群
３０１，３０３のメモリセルから読み出された信号を振
幅増幅するもので、センスアンプ６２はメモリセル群３
０２，３０４のメモリセルから読み出された信号を振幅
増幅するものである。

【００２１】次に、この実施例２の半導体記憶装置の動
作について説明する。図６及び図７は図５におけるプリ
チャージ制御線１０，２７とメモリ分割制御線ＳＷ１，
ＳＷ１（反転），ＳＷ２，ＳＷ２（反転）とセンスアン
プ入力信号線１１，２８の各信号のタイミング波形図で
ある。図６及び図７において、ステップ１ではプリチャ
ージ制御線１０の信号は“Ｌ”でＰＭＯＳＦＥＴ２はオ
ンし、プリチャージ制御線２７の信号は“Ｈ”でＰＭＯ
ＳＦＥＴ２２はオフしている。また、メモリ分割制御線
ＳＷ１の信号は“Ｈ”，メモリ分割制御線ＳＷ１（反
転）の信号は“Ｌ”，メモリ分割制御線ＳＷ２の信号は
“Ｌ”，メモリ分割制御線ＳＷ２（反転）の信号は
“Ｈ”でＮＭＯＳＦＥＴ３及びＮＭＯＳＦＥＴ２５がオ
ンし、ＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２４がオ
フしている。つまり、メモリセル群３０１に対してプリ
チャージを行ない、メモリセル群３０４に対して読み出
しを行なう事ができる。

【００２２】次にステップ２ではプリチャージ制御線１
０の信号は“Ｈ”でＰＭＯＳＦＥＴ２はオフし、プリチ
ャージ制御線２７の信号は“Ｌ”でＰＭＯＳＦＥＴ２２
はオンしている。また、メモリ分割制御線ＳＷ１の信号
は“Ｈ”，メモリ分割制御線ＳＷ１（反転）の信号は
“Ｌ”，メモリ分割制御線ＳＷ２の信号は“Ｈ”，メモ
リ分割制御線ＳＷ２（反転）の信号は“Ｌ”でＮＭＯＳ
ＦＥＴ３及びＮＭＯＳＦＥＴ２４がオンし、ＮＭＯＳＦ
ＥＴ２１及びＮＭＯＳＦＥＴ２５がオフしている。つま
りメモリセル群３０１に対して読み出しを行ない、メモ
リセル群３０２に対してプリチャージを行なっている。

【００２３】次にステップ３ではプリチャージ制御線１
０の信号は“Ｌ”でＰＭＯＳＦＥＴ２はオンし、プリチ
ャージ制御線２７の信号は“Ｈ”でＰＭＯＳＦＥＴ２２
はオフしている。また、メモリ分割制御線ＳＷ１の信号
は“Ｌ”，メモリ分割制御線ＳＷ１（反転）の信号は
“Ｈ”，メモリ分割制御線ＳＷ２の信号は“Ｈ”，メモ
リ分割制御線ＳＷ２（反転）の信号は“Ｌ”でＮＭＯＳ
ＦＥＴ２１及びＮＭＯＳＦＥＴ２４がオンし、ＮＭＯＳ
ＦＥＴ３及びＮＭＯＳＦＥＴ２５がオフしている。つま
りメモリセル群３０２に対して読み出しを行ない、メモ
リセル群３０３に対してプリチャージを行なっている。

【００２４】次に、ステップ４では、プリチャージ制御
線１０の信号は“Ｈ”でＰＭＯＳＦＥＴ２はオフし、プ
リチャージ制御線２７の信号は“Ｌ”でＰＭＯＳＦＥＴ
２２はオンしている。またメモリ分割制御線ＳＷ１の信
号は“Ｌ”，メモリ分割制御線ＳＷ１（反転）の信号は
“Ｈ”，メモリ分割制御線ＳＷ２の信号は“Ｌ”，メモ
リ分割制御線ＳＷ２（反転）の信号は“Ｈ”でＮＭＯＳ
ＦＥＴ２１及びＮＭＯＳＦＥＴ２５がオンし、ＮＭＯＳ
ＦＥＴ３及びＮＭＯＳＦＥＴ２４がオフしている。つま
り、メモリセル群３０３に対して読み出しを行ない、メ
モリセル群３０４に対してプリチャージを行なってい
る。次にステップ５ではステップ１と同じ動作を行う。

【００２５】以上のことから電圧降下用ＮＭＯＳＦＥＴ
３，２１，２４，２５のゲートに各々メモリ分割制御信
号を入力することにより、ＮＭＯＳＦＥＴ３，２１，２
４，２５は電圧降下用としてだけではなく、メモリセル
群３０１〜３０４を切り換えるための切り換えスイッチ
として使用でき、また、プリチャージ用トランジスタ、
プルアップ用トランジスタ、センスアンプを共用できる
ので、低電源電圧時の読み出し動作速度の低下がなく、
低消費電力であり、さらに少ない回路で読み出し安定性
の高い大容量の半導体記憶装置が得られる。

【００２６】

【発明の効果】以上のように第１の発明によれば、第１
の電極が電源に接続され、第２の電極がセンスアンプの
入力信号線に接続され、制御電極が接地されたプルアッ
プ用の第１のトランジスタと、この第１のトランジスタ
と並列に配置され、第１の電極が上記電源に接続され、
第２の電極が上記センスアンプの入力信号線に接続さ
れ、制御電極がプリチャージ制御回路の出力線に接続さ
れたプリチャージ用の第２のトランジスタと、第１の電
極がメモリセル群から読み出された信号を伝えるための
リードビット線に接続され、第２の電極が上記センスア
ンプの入力信号線に接続され、制御電極が上記電源に接
続された第３のトランジスタとを備えて構成したので、
メモリセル群から読み出された信号を伝えるためのリー
ドビット線の信号の振幅電位は従来と同じでも、センス
アンプの入力信号線の信号の振幅電位は電源電位から接
地電位までと大きくなり、センスアンプのゲインが大き
くなることにより、低電源電圧時であっても読み出し動
作速度が低下することを抑えることができ、また、セン
スアンプ入力信号の高低のマージンが従来よりも大きく
なり、これにより低電源電圧時であっても読み出し動作
の安定性が高いという効果が得られる。また、センスア
ンプ入力信号の振幅電位は電源電位から接地電位となる
ことにより、センスアンプの貫通電流を抑えることがで
き、消費電流を低減できるという効果が得られる。

【００２７】第２の発明によれば、メモリセル群とリー
ドビット線を複数個備えるとともに、これらのメモリセ
ル群の読み出しを制御する読み出し制御回路と、第１の
電極が電源に接続され、第２の電極が上記センスアンプ
の入力信号線に接続され、制御電極が接地されたプルア
ップ用の第１のトランジスタと、この第１のトランジス
タと並列にそれぞれ配置され、第１の電極が電源に接続
され、第２の電極が上記センスアンプの入力信号線に接
続され、制御電極が上記プリチャージ制御回路の出力線
に接続されたプリチャージ用の第２のトランジスタとを
１つのセンスアンプに対し１組備え、第１の電極が上記
メモリセル群から読み出された信号を伝えるためのリー
ドビット線に接続され、第２の電極が上記センスアンプ
の入力信号線に接続され、制御電極が上記読み出し制御
回路の出力線に接続された第３のトランジスタと上気メ
モリセル群とを１つのセンスアンプに対して複数組備え
て構成したので、上記第１の発明と同様な効果が得られ
るとともに、第３のトランジスタは電圧降下用だけでな
く、複数のメモリセル群の切り換えスイッチとしても使
用でき、また、プルアップ用の第１のトランジスタ、プ
リチャージ用の第２のトランジスタ、センスアンプを共
用でき、これにより低電源電圧時でも読み出し動作速度
の低下がなく、低消費電力であり、更に少ない回路で読
み出し安定性の高い大容量の半導体記憶装置を提供でき
るという効果が得られる。

【００２８】第３の発明によれば、第１のトランジスタ
及び第２のトランジスタはそれぞれＰチャネルＭＯＳ型
電界効果トランジスタで構成したので、センスアンプ入
力信号線の電位が上昇し、これによりメモリセル内のリ
ードビット線ドライブ用のトランジスタに流れる電流を
少なくすることができるという効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施例１に係る半導体記憶装置の
メモリセル群及び読み出し部の回路図である。

【図２】 実施例及び従来例におけるダイナミック型の
メモリセルの回路図である。

【図３】 実施例１の動作を説明するためのタイミング
波形図である。

【図４】 実施例１の動作を説明するためのタイミング
波形図である。

【図５】 この発明の実施例２に係る半導体記憶装置の
メモリセル群及び読み出し部の回路図である。

【図６】 実施例２の動作を説明するタイミング波形図
である。

【図７】 図６の続きを示すタイミング波形図である。

【図８】 従来の半導体記憶装置のメモリセル群及び読
み出し部の回路図である。

【図９】 従来の半導体記憶装置の動作を説明するため
のタイミング波形図である。

【図１０】 従来の半導体記憶装置の動作を説明するた
めのタイミング波形図である。

【符号の説明】

１，２３ ＰＭＯＳＦＥＴ（第１のトランジスタ）、
２，２２ ＰＭＯＳＦＥＴ（第２のトランジスタ）、
３，２１，２４，２５ ＮＭＯＳＦＥＴ（第３のトラン
ジスタ）、４〜６，４０，４１ ＮＭＯＳＦＥＴ、７
電荷蓄積素子、５０〜５１ プリチャージ制御回路、６
０〜６２ センスアンプ、５２ 読み出し制御回路、２
００メモリセル、３００〜３０４ メモリセル群、１
０，２７ プリチャージ制御線、１１，２８ センスア
ンプ入力信号線、１２，２６，２９，３０ リードビッ
ト線、１３、１４ ノード、１０１ リードワード線、
１０２ ライトアドレス線、１０３ ライトビット線、
ＳＷ１，ＳＷ１（反転），ＳＷ２，ＳＷ２（反転） メ
モリ分割制御線、Ｖｄｄ 電源、Ｇｎｄ 接地。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 礒井 則次 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のダイナミック型のメモリセルから
   なるメモリセル群と、このメモリセル群から読み出され
   た信号を伝えるリードビット線をプリチャージするプリ
   チャージ制御回路と、上記メモリセル群から読み出され
   た信号を増幅するセンスアンプとを備えた半導体記憶装
   置において、第１の電極が電源に接続され、第２の電極
   が上記センスアンプの入力信号線に接続され、制御電極
   が接地されたプルアップ用の第１のトランジスタと、こ
   の第１のトランジスタと並列に配置され、第１の電極が
   上記電源に接続され、第２の電極が上記センスアンプの
   入力信号線に接続され、制御電極が上記プリチャージ制
   御回路の出力線に接続されたプリチャージ用の第２のト
   ランジスタと、第１の電極が上記メモリセル群から読み
   出された信号を伝えるためのリードビット線に接続さ
   れ、第２の電極が上記センスアンプの入力信号線に接続
   され、制御電極が上記電源に接続された第３のトランジ
   スタとを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 複数のダイナミック型のメモリセルから
   なるメモリセル群と、このメモリセル群から読み出され
   た信号を伝えるリードビット線をプリチャージするプリ
   チャージ制御回路と、上記メモリセル群から読み出され
   た信号を増幅するセンスアンプとを備えた半導体記憶装
   置において、上記メモリセル群と上記リードビット線を
   複数個備えるとともに、これらのメモリセル群の読み出
   しを制御する読み出し制御回路と、第１の電極が電源に
   接続され、第２の電極が上記センスアンプの入力信号線
   に接続され、制御電極が接地されたプルアップ用の第１
   のトランジスタと、この第１のトランジスタと並列に配
   置され、第１の電極が電源に接続され、第２の電極が上
   記センスアンプの入力信号線に接続され、制御電極が上
   記プリチャージ制御回路の出力線に接続されたプリチャ
   ージ用の第２のトランジスタとを１つのセンスアンプに
   対し１組備え、第１の電極が上記メモリセル群から読み
   出された信号を伝えるためのリードビット線に接続さ
   れ、第２の電極が上記センスアンプの入力信号線に接続
   され、制御電極が上記読み出し制御回路の出力線に接続
   された複数の第３のトランジスタと上気メモリセル群と
   を１つのセンスアンプに対して複数組備えたことを特徴
   とする半導体記憶装置。
3. 【請求項３】 上記第１のトランジスタ及び上記第２の
   トランジスタはそれぞれＰチャネルＭＯＳ型電界効果ト
   ランジスタで構成し、第３のトランジスタはＮチャネル
   ＭＯＳ型電界効果トランジスタで構成したことを特徴と
   する請求項第１項または第２項記載の半導体記憶装置。