JP2000030443A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 サブスレッショルド電流低減方式を採るダイ
ナミック型ＲＡＭ等の高速化，低コスト化ならびに低消
費電力化を図る。 【解決手段】 ダイナミック型ＲＡＭ等がスタンバイ状
態からアクティブ状態に移行されるとき比較的早い時点
で動作を開始する例えばＸアドレスバッファＸＢ及びＸ
アドレスデコーダＸＤ等のロウ系回路にはサブスレッシ
ョルド電流低減方式を適用せず、比較的遅い時点で動作
を開始する例えばＹアドレスバッファＹＢ及びＹアドレ
スデコーダＹＤを含むカラム系回路ならびにデータ入出
力回路ＩＯ等にのみサブスレッショルド電流低減方式を
適用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＣＭＯＳ（相補型ＭＯＳ）論理ゲー
トを基本素子としかつＳＣＲＣつまりサブスレッショル
ド電流低減方式を採るダイナミック型ＲＡＭ（ランダム
アクセスメモリ）ならびにその高速化，低コスト化，低
消費電力化に利用して特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ論理ゲートがあり、このようなＣＭＯＳ論理ゲート
をその基本素子とするダイナミック型ＲＡＭ等の半導体
集積回路装置がある。また、ＣＭＯＳ論理ゲートを基本
素子とするダイナミック型ＲＡＭ等において、スタンバ
イ状態におけるサブスレッショルド電流の低減を図りう
るいわゆるサブスレッショルド電流低減方式が、例え
ば、特開平５−３４７５５０号及び特開平６−２３７１
６４号等に記載されている。

【０００３】

【発明が解決しようとする課題】サブスレッショルド電
流低減方式を採るダイナミック型ＲＡＭ等では、例えば
図１５に示されるように、カラム系回路等の所定の論理
回路を構成するＣＭＯＳ論理ゲートつまりインバータＶ
１〜Ｖ６の高電位側電源ノード、すなわちＰチャンネル
ＭＯＳＦＥＴＰ１〜Ｐ６のソースが、その入力信号のス
タンバイ状態時の論理レベルに応じて選択的に電源電圧
供給点ＶＤＤ又は内部電圧供給点ＶＤＤＴに結合され、
インバータＶ１〜Ｖ６の低電位側電源ノード、すなわち
ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ６のソースは、選択
的に接地電位供給点ＶＳＳ又は内部電圧供給点ＶＳＳＴ
に結合される。

【０００４】電源電圧供給点ＶＤＤ及び内部電圧供給点
ＶＤＤＴ間には、そのゲートに反転ＳＣＲＣ制御信号Ｓ
ＷＢ（ここで、それが有効とされるとき選択的にロウレ
ベルとされるいわゆる反転信号等については、その名称
の末尾にＢを付して表す。以下同様）を受けるＰチャン
ネル型のスイッチＭＯＳＦＥＴＰ０が設けられ、内部電
圧供給点ＶＳＳＴ及び接地電位供給点ＶＳＳ間には、そ
のゲートに非反転ＳＣＲＣ制御信号ＳＷを受けるＮチャ
ンネル型のスイッチＭＯＳＦＥＴＮ０が設けられる。Ｓ
ＣＲＣ制御信号ＳＷは、ダイナミック型ＲＡＭがアクテ
ィブ状態つまり通常のアクセス動作を行いうる状態とさ
れるとき電源電圧ＶＤＤのようなハイレベルとされ、ス
タンバイ状態とされるときは接地電位ＶＳＳのようなロ
ウレベルとされる。また、反転ＳＣＲＣ制御信号ＳＷＢ
は、ダイナミック型ＲＡＭがアクティブ状態とされると
き接地電位ＶＳＳのようなロウレベルとされ、スタンバ
イ状態とされるときは電源電圧ＶＤＤのようなハイレベ
ルとされる。

【０００５】ダイナミック型ＲＡＭがアクティブ状態と
されるとき、スイッチＭＯＳＦＥＴＰ０は、反転ＳＣＲ
Ｃ制御信号ＳＷＢのロウレベルを受けてオン状態とな
り、スイッチＭＯＳＦＥＴＮ０も、ＳＣＲＣ制御信号Ｓ
Ｗのハイレベルを受けてオン状態となる。したがって、
内部電圧供給点ＶＤＤＴの電位はほぼ電源電圧ＶＤＤと
なり、内部電圧供給点ＶＳＳＴの電位はほぼ接地電位Ｖ
ＳＳとなって、インバータＶ１〜Ｖ６を含む論理回路は
通常の動作状態とされる。

【０００６】一方、ダイナミック型ＲＡＭがスタンバイ
状態とされるとき、スイッチＭＯＳＦＥＴＰ０は、反転
ＳＣＲＣ制御信号ＳＷＢのハイレベルを受けてオフ状態
となり、スイッチＭＯＳＦＥＴＮ０も、ＳＣＲＣ制御信
号ＳＷのロウレベルを受けてオフ状態となる。このた
め、内部電圧供給点ＶＤＤＴの電位は、スイッチＭＯＳ
ＦＥＴＰ０のオフ抵抗とインバータＶ１，Ｖ３ならびに
Ｖ５等を構成するＭＯＳＦＥＴＰ１，Ｐ３ならびにＰ５
等のオフ抵抗との比に応じて例えば電源電圧ＶＤＤより
０．２〜０．３Ｖ（ボルト）程度低い電位となり、内部
電圧供給点ＶＳＳＴの電位は、スイッチＭＯＳＦＥＴＮ
０のオフ抵抗とインバータＶ２，Ｖ４ならびにＶ６等を
構成するＭＯＳＦＥＴＮ２，Ｎ４ならびにＮ６等のオフ
抵抗との比に応じて例えば接地電位ＶＳＳより０．２〜
０．３Ｖ程度高い電位となる。この結果、インバータＶ
１〜Ｖ６のオフ状態にあるＭＯＳＦＥＴＰ１，Ｎ２，Ｐ
３，Ｎ４，Ｐ５ならびにＮ６は、そのゲート・ソース間
に０．２Ｖ〜０．３Ｖ程度の逆バイアスが印加された状
態となり、これによってダイナミック型ＲＡＭのスタン
バイ状態におけるサブスレッショルド電流が低減され
る。

【０００７】なお、上記スイッチＭＯＳＦＥＴＰ０及び
Ｎ０は、インバータＶ１〜Ｖ６のオフ状態となるＭＯＳ
ＦＥＴのソース電圧を切り換えるための言わばソース電
圧切換素子として作用する訳であるが、このソース電圧
切換素子は、図１６に例示されるように、抵抗Ｒ１とこ
の抵抗Ｒ１に並列形態に設けられるスイッチＳ１、ある
いはそのソースが接地電位供給点ＶＳＳ又は内部電圧供
給点ＶＳＴにそれぞれ結合される二つのスイッチＳ２及
びＳ３に置き換えることができる。

【０００８】ところが、ダイナミック型ＲＡＭの大規模
化・大容量化が進む中、上記サブスレッショルド電流低
減方式には次の三つの問題点が残されていることが、本
願発明者等によって明らかとなった。すなわち、第１に
は、ダイナミック型ＲＡＭの大規模化・大容量化にとも
なって内部電圧供給点ＶＤＤＴ及びＶＳＳＴに結合され
るＭＯＳＦＥＴの数が増大しその寄生容量が増大して、
各供給点の充放電に比較的長い時間が必要となり、これ
によってダイナミック型ＲＡＭのスタンバイ状態からア
クティブ状態への移行時の高速性が阻害される。また、
第２には、内部電圧供給点ＶＤＤＴ及びＶＳＳＴに結合
される論理素子の数が増大することで、スイッチＭＯＳ
ＦＥＴＰ０及びＮ０のチャネル抵抗による各供給点のア
クティブ状態時における電位低下又は上昇が問題とな
り、これに対処するにはスイッチＭＯＳＦＥＴＰ０及び
Ｎ０のゲート幅を充分に大きくすることが必要となっ
て、ダイナミック型ＲＡＭの低コスト化が阻害される。
さらに、第３には、内部電圧供給点ＶＤＤＴ及びＶＳＳ
Ｔのスタンバイ状態での電位が、オフ状態にあるスイッ
チＭＯＳＦＥＴＰ０又はＮ０とＭＯＳＦＥＴＰ１，Ｐ３
ならびにＰ５あるいはＮ２，Ｎ４ならびにＮ６のオフ抵
抗比により設定されることで、各供給点の電位がプロセ
スバラツキ等を受けて必要以上に低下し又は上昇する場
合が生じ、これをもとの電源電圧ＶＤＤ又は接地電位Ｖ
ＳＳに戻すために大きな充放電電流が必要となって、ダ
イナミック型ＲＡＭの低消費電力化が阻害される。

【０００９】これらの問題は、ダイナミック型ＲＡＭの
微細化・高集積化が進み、その動作電源の低電圧化が進
むにしたがって深刻な問題となりつつある。

【００１０】この発明の目的は、サブスレッショルド電
流低減方式を採るダイナミック型ＲＡＭ等の高速化，低
コスト化ならびに低消費電力化を図ることにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、第１の手段として、ダイナミ
ック型ＲＡＭ等がスタンバイ状態からアクティブ状態に
移行されるとき比較的早い時点で動作を開始する例えば
Ｘアドレスバッファ及びＸアドレスデコーダ等のロウ系
回路にはサブスレッショルド電流低減方式を適用せず、
比較的遅い時点で動作を開始する例えばＹアドレスバッ
ファ及びＹアドレスデコーダを含むカラム系回路ならび
にデータ入出力回路等のみにサブスレッショルド電流低
減方式を適用する。また、ダイナミック型ＲＡＭ等のロ
ウ系回路及びカラム系回路を含む主たる論理回路のすべ
てにサブスレッショルド電流低減方式を適用したい場
合、スタンバイ状態からアクティブ状態への移行に際し
て例えば各内部電圧の電位が安定するまでに必要な時間
を超える移行時間が仕様条件として設定されたものに限
定する。さらに、特殊な応用例として、ダイナミック型
ＲＡＭ等のセンスアンプにサブスレッショルド電流低減
方式を適用し、センスアンプの駆動ＭＯＳＦＥＴのゲー
トに供給されるセンスアンプ駆動信号の無効レベルを高
電位側コモンソース線の有効レベルより高くしあるいは
低電位側コモンソース線の有効レベルより低くする。

【００１３】次に、第２の手段として、ダイナミック型
ＲＡＭ等に、外部供給される電源電圧をもとにサブスレ
ッショルド電流低減方式に必要な各内部電圧供給点のス
タンバイ状態時における電位を生成する内部電圧発生回
路を設け、電位設定のためのスイッチＭＯＳＦＥＴを削
除する。

【００１４】上記第１の手段によれば、サブスレッショ
ルド電流低減方式が適用される回路のうち、スタンバイ
状態からアクティブ状態への移行時に問題となる回路を
排除して、ダイナミック型ＲＡＭ等の高速化を図ること
ができるとともに、スタンバイ状態からアクティブ状態
への移行時間が仕様条件として設定されたダイナミック
型ＲＡＭ等では、主たる論理回路のすべてに問題なくサ
ブスレッショルド電流低減方式を適用でき、ダイナミッ
ク型ＲＡＭ等のスタンバイ状態時におけるサブスレッシ
ョルド電流をさらに低減できる。また、ダイナミック型
ＲＡＭ等のセンスアンプにサブスレッショルド電流低減
方式を適用することで、特にセンスアンプを含むメモリ
アレイ用動作電源が低電圧化されたダイナミック型ＲＡ
Ｍ等のアクティブ状態等におけるサブスレッショルド電
流を低減しつつ、そのスタンバイ状態時におけるサブス
レッショルド電流を低減することができる。

【００１５】次に上記第２の手段によれば、スイッチＭ
ＯＳＦＥＴを設けることなく、各内部電圧供給点のスタ
ンバイ状態における電位を常に必要電位に保つことがで
きるため、スイッチＭＯＳＦＥＴが大型化されることに
よるダイナミック型ＲＡＭ等のチップサイズ増大を抑え
てその低コスト化を図り、各内部電圧供給点の不必要な
充放電電流をなくしてその低消費電力化を図ることがで
きる。

【００１６】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（メモリ集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＣＭＯＳ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。また、以下に示すダイナミック型ＲＡＭのブ
ロック図では、網かけ処理が施されたブロックに対して
ＳＣＲＣつまりサブスレッショルド電流低減方式が適用
される。

【００１７】図１において、この実施例のダイナミック
型ＲＡＭは、そのレイアウト面積の大半を占めて配置さ
れるメモリアレイＭＡＲＹを基本構成要素とする。メモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定数組の相補ビット線とを含む。これらのワード線及
び相補ビット線の交点には、情報蓄積キャパシタ及びア
ドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型
メモリセルが格子状に配置される。

【００１８】メモリアレイＭＡＲＹを構成するワード
は、図の下方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。このＸアドレスデコー
ダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビット
の内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、
タイミング発生回路ＴＧから内部制御信号ＸＤＧが供給
され、さらに内部電圧発生回路からワード線選択電位と
なる内部電圧ＶＰＰ（第１の電圧）が供給される。ま
た、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給
されるとともに、タイミング発生回路ＴＧから内部制御
信号ＸＬが供給される。なお、この実施例のダイナミッ
ク型ＲＡＭはいわゆるアドレスマルチプレクス方式を採
り、アドレス入力端子Ａ０〜Ａｉには、Ｘアドレス信号
ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉ
が所定の時間をおいて時分割的に供給される。

【００１９】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し
て、ＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、内部制御信号ＸＤＧのハイレベル
を受けて選択的に動作状態とされ、内部アドレス信号Ｘ
０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対応
するワード線を択一的に有効レベルつまり内部電圧ＶＰ
Ｐのようなハイレベルの選択状態とする。なお、ワード
線選択電位となる内部電圧ＶＰＰは、特に制限されない
が、例えば３．５Ｖのような正電位とされる。

【００２０】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合され、これを介して８組ずつ選択的に相補共通データ
線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共通デー
タ線ＣＤ０及び反転共通データ線ＣＤ０Ｂを、合わせて
相補共通データ線ＣＤ０＊のように＊を付して表す。以
下同様）に接続される。センスアンプＳＡには、Ｙアド
レスデコーダＹＤから図示されない所定ビットのビット
線選択信号が供給され、タイミング発生回路ＴＧから反
転センスアンプ駆動信号ＰＡＢ（第１のセンスアンプ駆
動信号），センスアンプ駆動信号ＰＡ（第２のセンスア
ンプ駆動信号）ならびにプリチャージ制御信号ＰＣが供
給される。また、ＹアドレスデコーダＹＤには、Ｙアド
レスバッファＹＢから内部アドレス信号Ｙ０〜Ｙｉが供
給されるとともに、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給され、さらに反転ＳＣＲＣ制御信号
ＳＷＢ（第１の制御信号）及びＳＣＲＣ制御信号ＳＷ
（第２の制御信号）が供給される。Ｙアドレスバッファ
ＹＢには、外部のアクセス装置からアドレス入力端子Ａ
０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分
割的に供給されるとともに、タイミング発生回路ＴＧか
ら内部制御信号ＹＬが供給され、さらに上記ＳＣＲＣ制
御信号ＳＷ及び反転ＳＣＲＣ制御信号ＳＷＢが供給され
る。

【００２１】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して時分割的に供給されるＹアドレ
ス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り
込み保持するとともに、これらのＹアドレス信号をもと
に内部アドレス信号Ｙ０〜Ｙｉを形成し、Ｙアドレスデ
コーダＹＤに供給する。また、ＹアドレスデコーダＹＤ
は、内部制御信号ＹＤＧのハイレベルを受けて選択的に
動作状態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコー
ドして、その出力信号たるビット線選択信号の対応する
ビットを択一的にハイレベルの選択状態とする。

【００２２】なお、この実施例のダイナミック型ＲＡＭ
では、上記ＹアドレスバッファＹＢ及びＹアドレスデコ
ーダＹＤを含むカラム系回路にサブスレッショルド電流
低減方式が適用され、そのスタンバイ状態時におけるサ
ブスレッショルド電流はＳＣＲＣ制御信号ＳＷ及び反転
ＳＣＲＣ制御信号ＳＷＢに従って抑制されるが、このこ
とについては後で詳細に説明する。

【００２３】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のＣ
ＭＯＳインバータが交差結合されてなる単位増幅回路
と、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴ
が直並列結合されてなるビット線プリチャージ回路と、
Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとをそれ
ぞれ含む。このうち、各単位回路の単位増幅回路は、セ
ンスアンプ駆動信号ＰＡがハイレベルとされかつ反転セ
ンスアンプ駆動信号ＰＡＢがロウレベルとされることで
選択的にかつ一斉に動作状態とされ、メモリアレイＭＡ
ＲＹの選択ワード線に結合される所定数のメモリセルか
ら対応する相補ビット線を介して出力される微小読み出
し信号をそれぞれ増幅して、ハイレベル又はロウレベル
の２値読み出し信号とする。

【００２４】一方、センスアンプＳＡの各単位回路のビ
ット線プリチャージ回路を構成する３個のプリチャージ
ＭＯＳＦＥＴは、プリチャージ制御信号ＰＣがハイレベ
ルとされることで選択的にかつ一斉にオン状態となり、
メモリアレイＭＡＲＹの対応する相補ビット線の非反転
及び反転信号線を１．１Ｖのような中間電圧ＨＶにプリ
チャージする。さらに、各単位回路のスイッチＭＯＳＦ
ＥＴ対は、ビット線選択信号の対応するビットがハイレ
ベルとされることで８組ずつ選択的にオン状態とされ、
メモリアレイＭＡＲＹの対応する８組の相補ビット線と
相補共通データ線ＣＤ０＊〜ＣＤ７＊との間を選択的に
接続状態とする。

【００２５】なお、この実施例のダイナミック型ＲＡＭ
では、センスアンプＳＡにサブスレッショルド電流低減
方式が適用され、そのアクティブ状態時及びスタンバイ
状態におけるサブスレッショルド電流が低減されるが、
このことについては、センスアンプＳＡの具体的構成及
び動作を含め、後で詳細に説明する。

【００２６】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
ＧからＳＣＲＣ制御信号ＳＷ及び反転ＳＣＲＣ制御信号
ＳＷＢが供給される。

【００２７】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位
回路を備え、これらの単位回路のそれぞれは、ライトア
ンプ及びメインアンプならびにデータ入力バッファ及び
データ出力バッファを含む。このうち、各単位回路を構
成するライトアンプの出力端子及びメインアンプの入力
端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊
にそれぞれ共通結合される。また、各単位回路のライト
アンプの入力端子は、対応するデータ入力バッファの出
力端子にそれぞれ結合され、各単位回路のメインアンプ
の出力端子は、対応するデータ出力バッファの入力端子
に結合される。各単位回路を構成するデータ入力バッフ
ァの入力端子及びデータ出力バッファの出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。

【００２８】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される８ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。この
とき、各単位回路のライトアンプは、対応するデータ入
力バッファから伝達される書き込みデータをそれぞれ所
定の相補書き込み信号とした後、相補共通データ線ＣＤ
０＊〜ＣＤ７＊からセンスアンプＳＡを介してメモリア
レイＭＡＲＹの選択された８個のメモリセルに書き込
む。

【００２９】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択された８個のメモリセルから相補共通データ線ＣＤ
０＊〜ＣＤ７＊を介して出力される２値読み出し信号を
さらに増幅して、対応するデータ出力バッファに伝達す
る。これらの読み出しデータは、各単位回路のデータ出
力バッファからデータ入出力端子Ｄ０〜Ｄ７を介して外
部のアクセス装置に出力される。

【００３０】なお、この実施例のダイナミック型ＲＡＭ
では、データ入出力回路ＩＯを構成する各回路にサブス
レッショルド電流低減方式が適用され、そのスタンバイ
状態時におけるサブスレッショルド電流はＳＣＲＣ制御
信号ＳＷ及び反転ＳＣＲＣ制御信号ＳＷＢに従って抑制
されるが、このことについては後述するカラム系回路の
該当する説明から類推されたい。

【００３１】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００３２】この実施例のダイナミック型ＲＡＭは、さ
らに、内部電圧発生回路ＶＧを備える。内部電圧発生回
路ＶＧは、電源電圧ＶＣＣ（第１の電源電圧）及び接地
電位ＶＳＳ（第２の電源電圧）をもとに、Ｘアドレスデ
コーダＸＤによるワード線選択電位となる内部電圧ＶＰ
Ｐと、センスアンプＳＡのコモンソース線における高電
位側電位となる内部電圧ＶＤＬと、基板電圧ＶＢＢとを
生成し、ダイナミック型ＲＡＭの各部に供給する。この
実施例において、ダイナミック型ＲＡＭの各部は動作電
源の低電圧化が図られ、電源電圧ＶＤＤは、特に制限さ
れないが、２．５Ｖのような比較的絶対値の小さな正電
位とされる。また、ワード線選択電位となる内部電圧Ｖ
ＰＰは、３．５Ｖのような比較的絶対値の大きな正電位
とされ、内部電圧ＶＤＬは、２．２Ｖのような電源電圧
ＶＤＤより絶対値の小さい正電位とされる。基板電圧Ｖ
ＢＢは、−１．０Ｖのような負電位とされる。

【００３３】以上のように、この実施例のダイナミック
型ＲＡＭではいわゆるサブスレッショルド電流低減方式
が採られ、そのスタンバイ状態におけるサブスレッショ
ルド電流の低減が図られるが、本実施例においてサブス
レッショルド電流低減方式が適用される回路は、ダイナ
ミック型ＲＡＭがスタンバイ状態からアクティブ状態に
移行されたとき比較的遅い時点で動作を開始する第２の
回路、すなわちＹアドレスバッファＹＢ及びＹアドレス
デコーダＹＤを含むカラム系回路ならびにデータ入出力
回路ＩＯに限定され、比較的早い時点で動作を開始する
第１の回路、すなわちＸアドレスバッファＸＢ及びＸア
ドレスデコーダＸＤ等のロウ系回路やタイミング発生回
路ＴＧ等には適用されない。サブスレッショルド電流低
減方式ならびにその適用方法等については、後で詳細に
説明する。

【００３４】図２には、図１のダイナミック型ＲＡＭの
動作タイミングを説明するための一実施例の信号波形図
が示されている。同図をもとに、この実施例のダイナミ
ック型ＲＡＭの動作タイミングとその特徴について説明
する。

【００３５】図２において、ダイナミック型ＲＡＭは、
特に制限されないが、ロウアドレスストローブ信号ＲＡ
ＳＢ及びカラムアドレスストローブ信号ＣＡＳＢが所定
期間を超えて無効レベルつまり電源電圧ＶＤＤのような
ハイレベルとされることでスタンバイ状態とされる。こ
のとき、反転ＳＣＲＣ制御信号ＳＷＢは接地電位ＶＳＳ
のようなロウレベルとされ、ＳＣＲＣ制御信号ＳＷは電
源電圧ＶＤＤのようなハイレベルとされる。これによ
り、サブスレッショルド電流低減方式の適用対象となる
ダイナミック型ＲＡＭのＹアドレスバッファＹＢ及びＹ
アドレスデコーダＹＤを含むカラム系回路ならびにデー
タ入出力回路ＩＯでは、後述するＳＣＲＣ回路が作動状
態となり、これらの回路を含むダイナミック型ＲＡＭの
スタンバイ状態時におけるサブスレッショルド電流が低
減される。

【００３６】次に、ダイナミック型ＲＡＭは、ロウアド
レスストローブ信号ＲＡＳＢがハイレベルからロウレベ
ルに変化されることによりアクティブ状態とされる。カ
ラムアドレスストローブ信号ＣＡＳＢは、ロウアドレス
ストローブ信号ＲＡＳＢの立ち下がりから所定期間をお
いてロウレベルに変化され、ライトイネーブル信号ＷＥ
Ｂは、ダイナミック型ＲＡＭの動作モードに応じて選択
的に所定のタイミングでロウレベルとされる。アドレス
入力端子Ａ０〜Ａｉには、ロウアドレスストローブ信号
ＲＡＳＢの立ち下がりエッジに同期してＡＸｉに代表さ
れるＸアドレス信号ＡＸ０〜ＡＸｉが供給され、カラム
アドレスストローブ信号ＣＡＳＢの立ち下がりエッジに
同期してＡＹｉに代表されるＹアドレス信号ＡＹ０〜Ａ
Ｙｉが供給される。データ入出力端子Ｄ０〜Ｄ７には、
ダイナミック型ＲＡＭが書き込みモードとされるとき、
ライトイネーブル信号ＷＥＢのロウレベル期間を包含す
る所定のタイミングで８ビットの書き込みデータが供給
され、読み出しモードとされるときには、メモリアレイ
ＭＡＲＹの指定されたアドレスから読み出された８ビッ
トの読み出しデータが所定のタイミングて出力される。

【００３７】ＸアドレスバッファＸＢ及びＸアドレスデ
コーダＸＤを含むロウ系回路は、ロウアドレスストロー
ブ信号ＲＡＳＢの立ち下がりを受けて動作状態とされ、
これによってメモリアレイＭＡＲＹのＸアドレス信号Ａ
Ｘ０〜ＡＸｉにより指定される１本のワード線が択一的
に選択レベルとされる。また、ＹアドレスバッファＹＢ
及びＹアドレスデコーダＹＤを含むカラム系回路は、カ
ラムアドレスストローブ信号ＣＡＳＢの立ち下がりを受
けて動作状態とされ、これによってメモリアレイＭＡＲ
ＹのＹアドレス信号ＡＹ０〜ＡＹｉにより指定される８
個のメモリセルに対する書き込み又は読み出し動作が行
われる。

【００３８】一方、反転ＳＣＲＣ制御信号ＳＷＢは、ロ
ウアドレスストローブ信号ＲＡＳＢの立ち下がりを受け
てハイレベルからロウレベルに変化され、ＳＣＲＣ制御
信号ＳＷは、ロウレベルからハイレベルに変化される。
サブスレッショルド電流低減方式の適用対象となるカラ
ム系回路及びデータ入出力回路ＩＯでは、後述するよう
に、反転ＳＣＲＣ制御信号ＳＷＢのロウレベル及びＳＣ
ＲＣ制御信号ＳＷのハイレベルを受けてＳＣＲＣ回路の
実質的な動作が停止され、カラム系回路及びデータ入出
力回路ＩＯは通常の動作状態とされる。しかし、ＳＣＲ
Ｃ回路が完全な停止状態となり、カラム系回路及びデー
タ入出力回路ＩＯが完全な動作状態となるまでには、比
較的長い移行時間ｔｓｃが必要となる。

【００３９】ところが、この実施例の場合、前述のよう
に、ＳＣＲＣ回路を用いたサブスレッショルド電流低減
方式が、ダイナミック型ＲＡＭがアクティブ状態に移行
されてから比較的遅い時点、つまりカラムアドレススト
ローブ信号ＣＡＳＢの立ち下がりを受けて動作を開始す
るＹアドレスバッファＹＢ及びＹアドレスデコーダＹＤ
を含むカラム系回路ならびにデータ入出力回路ＩＯにの
み適用され、しかもＳＣＲＣ回路の動作が停止状態とな
ってからカラムアドレスストローブ信号ＣＡＳＢがロウ
レベルとされカラム系回路及びデータ入出力回路ＩＯの
動作が開始されるまでの間には充分なセットアップ時間
ｔｓｕが確保される。この結果、サブスレッショルド電
流低減方式が適用されることによる制約はなくなり、こ
れによってダイナミック型ＲＡＭの高速化を図ることが
できるものとなる。

【００４０】図３には、図１のダイナミック型ＲＡＭに
含まれるカラム系回路の第１の実施例の基本回路図が示
されている。また、図４には、図３のカラム系回路の第
１の実施例の信号波形図が示され、図５には、図３のカ
ラム系回路を構成するＮチャンネルＭＯＳＦＥＴの一実
施例の動作特性図が示されている。これらの図をもと
に、サブスレッショルド電流低減方式が適用されるカラ
ム系回路の基本的構成及び動作ならびにその特徴につい
て説明する。なお、図３は、サブスレッショルド電流低
減方式の実現手段となるＳＣＲＣ回路の基本的構成及び
動作を例示的に説明するためのものであって、Ｙアドレ
スバッファＹＢ及びＹアドレスデコーダＹＤを含むカラ
ム系回路の実質的な論理構成及び機能等に制約を与える
ものではない。また、ＳＣＲＣ回路に関する以下の説明
は、カラム系回路と同様サブスレッショルド電流低減方
式の適用対象となるデータ入出力回路ＩＯにも該当する
ものであり、参照して類推されたい。以下の回路図にお
いて、そのチャネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型（第１導電型）であっ
て、矢印の付されないＮチャンネル型（第２導電型）と
区別される。

【００４１】図３において、カラム系回路は、特に制限
されないが、直列結合される所定数のＣＭＯＳ論理ゲー
トつまりインバータＶ１ないしＶ６を含む。このうち、
初段のインバータＶ１の入力端子には、ダイナミック型
ＲＡＭの図示されない前段回路から所定の論理入力信号
ＬＳＩが供給され、その出力信号ＶＯ１は、次段のイン
バータＶ２の入力端子に供給される。以下、インバータ
Ｖ２の出力信号ＶＯ２は、インバータＶ３の入力端子に
供給され、インバータＶ３ないしＶ５の出力信号ＶＯ３
ないしＶＯ５は、それぞれ後段のインバータＶ４ないし
Ｖ６の入力端子に供給される。最終段のインバータＶ６
の出力信号は、論理出力信号ＬＳＯとしてダイナミック
型ＲＡＭの図示されない後段回路に供給される。

【００４２】この実施例において、ダイナミック型ＲＡ
Ｍがスタンバイ状態とされるとき、インバータＶ１の入
力端子に供給される論理入力信号ＬＳＩの論理レベル
は、電源電圧ＶＤＤのようなハイレベル（Ｈ）に固定さ
れる。したがって、インバータＶ１の出力信号ＶＯ１の
論理レベルは、接地電位ＶＳＳのようなロウレベル
（Ｌ）に固定され、インバータＶ２ないしＶ６の出力信
号ＶＯ２ないしＶＯ５ならびに論理出力信号ＬＳＯの論
理レベルは、それぞれハイレベル（Ｈ），ロウレベル
（Ｌ），ハイレベル（Ｈ），ロウレベル（Ｌ）ならびに
ハイレベル（Ｈ）に固定される。この結果、カラム系回
路のインバータＶ１ないしＶ６では、ダイナミック型Ｒ
ＡＭがスタンバイ状態とされる間、ＰチャンネルＭＯＳ
ＦＥＴＰ２，Ｐ４ならびにＰ６とＮチャンネルＭＯＳＦ
ＥＴＮ１，Ｎ３ならびにＮ５がオン状態とされ、Ｐチャ
ンネルＭＯＳＦＥＴＰ１，Ｐ３ならびにＰ５とＮチャン
ネルＭＯＳＦＥＴＮ２，Ｎ４ならびにＮ６はオフ状態と
されるものとなる。

【００４３】ダイナミック型ＲＡＭがスタンバイ状態と
される間そのＰチャンネルＭＯＳＦＥＴＰ２，Ｐ４なら
びにＰ６がオン状態とされるインバータＶ２，Ｖ４なら
びにＶ６の高電位側電源ノードつまりＭＯＳＦＥＴＰ
２，Ｐ４ならびにＰ６のソースは、電源電圧供給点ＶＤ
Ｄ（高電位側動作電源供給点）に共通結合され、そのＮ
チャンネルＭＯＳＦＥＴＮ１，Ｎ３ならびにＮ５がオン
状態とされるインバータＶ１，Ｖ３ならびにＶ５の低電
圧側電源ノードつまりＭＯＳＦＥＴＮ１，Ｎ３ならびに
Ｎ５のソースは、接地電位供給点ＶＳＳ（低電圧側動作
電源供給点）に共通結合される。また、ダイナミック型
ＲＡＭがスタンバイ状態とされる間そのＰチャンネルＭ
ＯＳＦＥＴＰ１，Ｐ３ならびにＰ５がオフ状態とされる
インバータＶ１，Ｖ３ならびにＶ５の高電位側電源ノー
ドつまりＭＯＳＦＥＴＰ１，Ｐ３ならびにＰ５のソース
は、内部ノードＶＤＤＴに共通結合され、そのＮチャン
ネルＭＯＳＦＥＴＮ２，Ｎ４ならびにＮ６がオフ状態と
されるインバータＶ２，Ｖ４ならびにＶ６の低電圧側電
源ノードつまりＭＯＳＦＥＴＮ２，Ｎ４ならびにＮ６の
ソースは、内部ノードＶＳＳＴに共通結合される。

【００４４】電源電圧供給点ＶＤＤと内部ノードＶＤＤ
ＴつまりインバータＶ１，Ｖ３ないしＶ５の高電位側電
源ノードとの間には、そのゲートに反転ＳＣＲＣ制御信
号ＳＷＢ（第１の制御信号）を受けるＰチャンネル型の
スイッチＭＯＳＦＥＴＰ０（第１のスイッチＭＯＳＦＥ
Ｔ）が設けられる。また、内部ノードＶＳＳＴつまりイ
ンバータＶ２，Ｖ４ないしＶ６の低電位側電源ノードと
接地電位供給点ＶＳＳとの間には、そのゲートにＳＣＲ
Ｃ制御信号ＳＷ（第２の制御信号）を受けるＮチャンネ
ル型のスイッチＭＯＳＦＥＴＮ０（第２のスイッチＭＯ
ＳＦＥＴ）が設けられる。これらのスイッチＭＯＳＦＥ
ＴＰ０及びＮ０は、インバータＶ１ないしＶ６を構成す
るＭＯＳＦＥＴＰ１ないしＰ６ならびにＮ１ないしＮ６
に比較して充分に大きなサイズで形成され、そのオン状
態時のコンダクタンスは充分に大きくされる。また、反
転ＳＣＲＣ制御信号ＳＷＢは、図４に示されるように、
ダイナミック型ＲＡＭがスタンバイ状態とされるとき電
源電圧ＶＤＤのようなハイレベルとされ、ダイナミック
型ＲＡＭがアクティブ状態とされるときには接地電位Ｖ
ＳＳのようなロウレベルとされる。ＳＣＲＣ制御信号Ｓ
Ｗは、上記反転ＳＣＲＣ制御信号ＳＷＢの相補信号とさ
れるため、ダイナミック型ＲＡＭがスタンバイ状態とさ
れるとき接地電位ＶＳＳのようなロウレベルとされ、ア
クティブ状態とされるとき電源電圧ＶＤＤのようなハイ
レベルとされる。

【００４５】ダイナミック型ＲＡＭがスタンバイ状態と
され反転ＳＣＲＣ制御信号ＳＷＢ及びＳＣＲＣ制御信号
ＳＷがそれぞれハイレベル及びロウレベルとされると
き、カラム系回路では、スイッチＭＯＳＦＥＴＰ０及び
Ｎ０がオフ状態となる。また、インバータＶ１ないしＶ
６を構成するＭＯＳＦＥＴＮ１，Ｐ２，Ｎ３，Ｐ４ない
しＮ５ならびにＰ６がオン状態とされ、ＭＯＳＦＥＴＰ
１，Ｎ２，Ｐ３，Ｎ４ないしＰ５ならびにＮ６はオフ状
態とされる。このため、内部ノードＶＤＤＴの電位は、
オフ状態にあるスイッチＭＯＳＦＥＴＰ０とＭＯＳＦＥ
ＴＰ１，Ｐ３ならびにＰ５のオフ抵抗比に応じて設定さ
れ、例えば２．３Ｖのような電位ＶＤＴとされる。ま
た、内部ノードＶＳＳＴの電位は、やはりオフ状態にあ
るスイッチＭＯＳＦＥＴＮ０とＭＯＳＦＥＴＮ２，Ｎ４
ならびにＮ６のオフ抵抗比に応じて設定され、例えば
０．２Ｖのような電位ＶＳＴとされる。この結果、ＭＯ
ＳＦＥＴＰ１，Ｎ２，Ｐ３，Ｎ４ないしＰ５ならびにＮ
６のゲート・ソース間には、それぞれ電源電圧電位ＶＤ
Ｄ及び電位ＶＤＴ間あるいは電位ＶＳＴ及び接地電位電
位ＶＳＳ間の電位差に相当する０．２Ｖの逆バイアスが
印加される。

【００４６】図５に例示されるように、ＮチャンネルＭ
ＯＳＦＥＴのドレイン電流は、そのゲート・ソース間電
圧が小さくなるにしたがって小さくなり、ゲート・ソー
ス間電圧がゼロとなる点Ａにおいて所定のサブスレッシ
ョルド電流Ｉｓ０を流す。このサブスレッショルド電流
Ｉｓ０は、ダイナミック型ＲＡＭの微細化・低電圧化が
進みＭＯＳＦＥＴのしきい値電圧が小さくされるにした
がって大きくなり、このためにダイナミック型ＲＡＭの
スタンバイ状態時における低消費電力化が阻害される。
本実施例のように、ダイナミック型ＲＡＭがスタンバイ
状態とされるときオフ状態にあるＭＯＳＦＥＴのゲート
・ソース間に例えば０．２Ｖのような逆バイアス−Ｖｓ
ｔが印加されることで、ＭＯＳＦＥＴのサブスレッショ
ルド電流はＩｓｔのように小さくなり、これによってダ
イナミック型ＲＡＭのスタンバイ状態時における低消費
電力化を図ることができるものとなる。

【００４７】次に、ダイナミック型ＲＡＭがスタンバイ
状態からアクティブ状態に移行し、反転ＳＣＲＣ制御信
号ＳＷＢ及びＳＣＲＣ制御信号ＳＷがそれぞれロウレベ
ル及びハイレベルに変化されると、カラム系回路では、
スイッチＭＯＳＦＥＴＰ０及びＮ０がオン状態となる。
これらのスイッチＭＯＳＦＥＴは、前述のように、充分
に大きなサイズで形成され、そのオン抵抗は充分に小さ
い。したがって、内部ノードＶＤＤＴ及びＶＳＳＴの電
位は、ほぼそれぞれ電源電圧ＶＤＤ及び接地電位ＶＳＳ
に達し、カラム系回路を構成するインバータＶ１ないし
Ｖ６は通常の動作状態となってその動作が高速化され、
所定の論理機能を果たす。

【００４８】ところで、ダイナミック型ＲＡＭの高集積
化・大規模化にともなって、カラム系回路の内部ノード
ＶＤＤＴ及びＶＳＳＴに結合されるＭＯＳＦＥＴの数は
多くなり、これを受けて各内部ノードの寄生容量が増大
する。このため、ダイナミック型ＲＡＭがスタンバイ状
態からアクティブ状態に移行された場合の内部ノードＶ
ＤＤＴ及びＶＳＳＴの電位変化は比較的長い移行時間ｔ
ｖを必要とする。しかし、カラム系回路のスイッチＭＯ
ＳＦＥＴＰ０及びＮ０の動作を制御する反転ＳＣＲＣ制
御信号ＳＷＢ及びＳＣＲＣ制御信号ＳＷは、前述のよう
に、ロウアドレスストローブ信号ＲＡＳＢの立ち下がり
を受けて、言い換えるならばカラムアドレスストローブ
信号ＣＡＳＢの立ち下がりを受けて論理入力信号ＬＳＩ
の論理レベルが変化される以前に有効レベルとされるた
め、上記移行時間ｔｖによってカラム系回路の通常動作
が影響を受けることはない。この結果、サブスレッショ
ルド電流低減方式が採用されることの効果を享受しつ
つ、カラム系回路を含むダイナミック型ＲＡＭの高速化
を図ることができるものとなる。

【００４９】図６には、図３のカラム系回路の第２の実
施例の信号波形図が示されている。なお、この実施例の
信号波形は、前記図４の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００５０】図６において、この実施例のカラム系回路
に供給される反転ＳＣＲＣ制御信号ＳＷＢのスタンバイ
状態時におけるハイレベルは、ワード線選択電位つまり
３．５Ｖの内部電圧ＶＰＰとされ、そのアクティブ状態
におけるロウレベルは、−１．０Ｖの基板電圧ＶＢＢと
される。また、ＳＣＲＣ制御信号ＳＷのスタンバイ状態
時におけるロウレベルは、上記基板電圧ＶＢＢとされ、
そのアクティブ状態時におけるハイレベルは、上記内部
電圧ＶＰＰとされる。

【００５１】前述のように、スイッチＭＯＳＦＥＴＰ０
及びＮ０は、比較的大きなサイズをもって形成され、充
分に大きなコンダクタンスを持つ。しかし、そのサイズ
が大きいが故にそのゲート容量も大きくなるため、その
動作が遅くなり、サブスレッショルド電流も大きくな
る。ところが、上記のように、反転ＳＣＲＣ制御信号Ｓ
ＷＢ及びＳＣＲＣ制御信号ＳＷのアクティブ状態時にお
けるロウレベル及びハイレベルをそれぞれ基板電圧ＶＢ
Ｂ及び内部電圧ＶＰＰとすることで、オン状態となるべ
きスイッチＭＯＳＦＥＴＰ０及びＮ０のゲート・ソース
間電圧を大きくしてそのコンダクタンスを充分に大きく
し、そのオン状態への遷移を高速化することができると
ともに、反転ＳＣＲＣ制御信号ＳＷＢ及びＳＣＲＣ制御
信号ＳＷのスタンバイ状態時におけるハイレベル及びロ
ウレベルをそれぞれ内部電圧ＶＰＰ及び基板電圧ＶＢＢ
とすることで、オフ状態となるべきスイッチＭＯＳＦＥ
ＴＰ０及びＮ０のゲート・ソース間に逆バイアスを印加
し、そのサブスレッショルド電流を低減することができ
るものとなる。これにより、ダイナミック型ＲＡＭのア
クティブ状態時におけるさらなる高速化とスタンバイ状
態におけるさらなるサブスレッショルド電流の低減を図
ることができるものである。

【００５２】なお、カラム系回路に供給される内部電圧
ＶＰＰは、前述のように、ワード線選択電位としてもと
もと内部電圧発生回路ＶＧによって生成され、基板電圧
ＶＢＢも同様にもともと内部電圧発生回路ＶＧによって
形成されるものであるため、これらの内部電圧ＶＰＰ及
び基板電圧ＶＢＢがカラム系回路に供給されることによ
って新しい内部電圧発生回路が必要となることはない。

【００５３】図７には、図１のダイナミック型ＲＡＭに
含まれるセンスアンプＳＡの一実施例の部分的な回路図
が示され、図８には、その一実施例の信号波形図が示さ
れている。両図をもとに、この実施例のダイナミック型
ＲＡＭのセンスアンプＳＡの具体的構成及び動作ならび
にその特徴について説明する。

【００５４】図７において、この実施例のダイナミック
型ＲＡＭのセンスアンプＳＡは、メモリアレイＭＡＲＹ
の相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、図に例示されるように、Ｎチャンネル型の３個のプ
リチャージＭＯＳＦＥＴＮ１４〜Ｎ１６が直並列結合さ
れてなるビット線プリチャージ回路と、ＰチャンネルＭ
ＯＳＦＥＴＰ１２及びＮチャンネルＭＯＳＦＥＴＮ１２
あるいはＰチャンネルＭＯＳＦＥＴＰ１３及びＮチャン
ネルＭＯＳＦＥＴＮ１３からなる一対のＣＭＯＳインバ
ータが交差結合されてなる単位増幅回路とを含む。な
お、センスアンプＳＡの各単位回路は、前記のように、
Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴをそれぞ
れ含むが、その図７における図示及び説明を割愛する。

【００５５】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ１４〜Ｎ１６のゲートには、タイミング発生回路ＴＧ
からプリチャージ制御信号ＰＣが共通に供給され、プリ
チャージＭＯＳＦＥＴＮ１４及びＮ１５のソースには、
内部電圧発生回路ＶＧから１．１Ｖの中間電圧ＨＶが供
給される。なお、プリチャージ制御信号ＰＣは、図８に
示されるように、ダイナミック型ＲＡＭが非切断状態又
はスタンバイ状態とされるとき電源電圧ＶＤＤのような
ハイレベルとされ、ダイナミック型ＲＡＭが選択状態又
はアクティブ状態とされる当初、接地電位ＶＳＳのよう
なロウレベルとされる。

【００５６】これにより、センスアンプＳＡの各単位回
路のビット線プリチャージ回路を構成するプリチャージ
ＭＯＳＦＥＴＮ１４〜Ｎ１６は、ダイナミック型ＲＡＭ
が非切断状態又はスタンバイ状態とされるとき、プリチ
ャージ制御信号ＰＣのハイレベルを受けて選択的にかつ
一斉にオン状態となり、対応する相補ビット線Ｂ０＊〜
Ｂｎ＊の非反転及び反転信号線を中間電圧ＨＶにプリチ
ャージする。

【００５７】一方、センスアンプＳＡの各単位回路の単
位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ１２
及びＰ１３のソースは、コモンソース線ＣＳＰ（第１の
コモンソース線）に共通結合され、ＮチャンネルＭＯＳ
ＦＥＴＮ１２及びＮ１３のソースは、コモンソース線Ｃ
ＳＮ（第２のコモンソース線）に共通結合される。コモ
ンソース線ＣＳＰは、そのゲートに反転センスアンプ駆
動信号ＰＡＢ（第１のセンスアンプ駆動信号）を受ける
Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ１（第１の駆動Ｍ
ＯＳＦＥＴ）を介して内部電圧供給点ＶＤＬ（高電位側
動作電源供給点）に結合される。また、コモンソース線
ＣＳＮは、そのゲートにセンスアンプ駆動信号ＰＡ（第
２のセンスアンプ駆動信号）を受けるＮチャンネル型の
駆動ＭＯＳＦＥＴＮ１１（第２の駆動ＭＯＳＦＥＴ）を
介して接地電位供給点ＶＳＳ（低電位側動作電源供給
点）に結合される。なお、コモンソース線ＣＳＰ及びＣ
ＳＮには、ｎ＋１個の単位増幅回路を構成するＰチャン
ネル又はＮチャンネルＭＯＳＦＥＴのソースが共通結合
され、比較的大きな寄生容量が結合される。これに対処
するため、駆動ＭＯＳＦＥＴＰ１１及びＮ１１は比較的
大きなサイズをもって形成され、比較的大きなコンダク
タンスを有するものとされる。

【００５８】この実施例において、反転センスアンプ駆
動信号ＰＡＢは、図８に示されるように、ダイナミック
型ＲＡＭが非選択状態又はスタンバイ状態とされると
き、内部電圧ＶＰＰのような無効レベルつまりハイレベ
ルとされ、ダイナミック型ＲＡＭがアクティブ状態つま
り動作状態とされるとき、メモリアレイＭＡＲＹの選択
ワード線に結合されるｎ＋１個のメモリセルの微小読み
出し信号が対応する相補ビット線Ｂ０＊〜Ｂｎ＊に出力
される所定のタイミングで基板電圧ＶＢＢのような有効
レベルつまりロウレベルとされる。また、センスアンプ
駆動信号ＰＡは、上記反転センスアンプ駆動信号ＰＡＢ
の相補信号であって、ダイナミック型ＲＡＭが非選択状
態又はスタンバイ状態とされるとき、基板電圧ＶＢＢの
ような無効レベルつまりロウレベルとされ、ダイナミッ
ク型ＲＡＭがアクティブ状態つまり動作状態とされると
き、内部電圧ＶＰＰのような有効レベルつまりハイレベ
ルとされる。前記のように、内部電圧ＶＰＰは３．５Ｖ
のワード線選択電位であり、基板電圧ＶＢＢは−１．１
Ｖのような負電位とされる。

【００５９】これにより、センスアンプＳＡの各単位回
路の単位増幅回路は、反転センスアンプ駆動信号ＰＡＢ
が基板電圧ＶＢＢのようなロウレベルとされ、センスア
ンプ駆動信号ＰＡが内部電圧ＶＰＰのようなハイレベル
とされることで選択的にかつ一斉に動作状態とされ、メ
モリアレイＭＡＲＹの選択ワード線に結合されるｎ＋１
個のメモリセルから相補ビット線Ｂ０＊〜Ｂｎ＊を介し
て出力される微小読み出し信号をそれぞれ増幅して、内
部電圧ＶＤＬつまり２．２Ｖをハイレベルとし接地電位
ＶＳＳをロウレベルとする２値読み出し信号とする。

【００６０】前述のように、駆動ＭＯＳＦＥＴＰ１１及
びＮ１１は、比較的大きなサイズをもって形成され、充
分に大きなコンダクタンスを持つ。しかし、そのサイズ
が大きいが故にゲート容量も大きくなるため、その動作
が遅くなり、サブスレッショルド電流も大きくなる。と
ころが、上記のように、反転センスアンプ駆動信号ＰＡ
Ｂ及びセンスアンプ駆動信号ＰＡのアクティブ状態時に
おけるロウレベル及びハイレベルをそれぞれ基板電圧Ｖ
ＢＢ及び内部電圧ＶＰＰとすることで、オン状態となる
べき駆動ＭＯＳＦＥＴＰ１１及びＮ１１のゲート・ソー
ス間電圧を大きくしてそのコンダクタンスを充分に大き
くし、そのオン状態への遷移を高速化することができる
とともに、反転ＳＣＲＣ制御信号ＳＷＢ及びＳＣＲＣ制
御信号ＳＷのスタンバイ状態時におけるハイレベル及び
ロウレベルをそれぞれ内部電圧ＶＰＰ及び基板電圧ＶＢ
Ｂとすることで、オフ状態となるべき駆動ＭＯＳＦＥＴ
Ｐ１１及びＮ１１のゲート・ソース間に逆バイアスを印
加し、そのサブスレッショルド電流を低減することがで
きるものとなる。これにより、ダイナミック型ＲＡＭの
アクティブ状態時における動作のさらなる高速化とスタ
ンバイ状態時におけるサブスレッショルド電流のさらな
る低減を図ることができる。

【００６１】なお、センスアンプＳＡに供給される内部
電圧ＶＰＰは、前述のように、ワード線選択電位として
もともと内部電圧発生回路ＶＧによって生成され、基板
電圧ＶＢＢも同様にもともと内部電圧発生回路ＶＧによ
って形成されるものであるため、これらの内部電圧ＶＰ
Ｐ及び基板電圧ＶＢＢがセンスアンプＳＡに供給される
ことによって新しい内部電圧発生回路が必要となること
はない。

【００６２】図９には、図１のダイナミック型ＲＡＭに
含まれるカラム系回路の第３の実施例の部分的な基本回
路図が示されている。また、図１０には、図９のカラム
系回路に含まれるパワーラインコントロール回路ＰＬＣ
Ｔの一実施例の回路図が示されている。さらに、図１１
には、図１０のパワーラインコントロール回路ＰＬＣＴ
に含まれる参照電圧生成回路ＶＲＧの一実施例の出力特
性図が示され、図１２には、図９のカラム系回路の一実
施例の信号波形図が示されている。これらの図をもと
に、この実施例のカラム系回路の基本的構成及び動作な
らびにその特徴を説明する。なお、図９のカラム系回路
は、前記図３の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。

【００６３】図９において、この実施例のカラム系回路
は、パワーラインコントロール回路ＰＬＣＴ（内部電圧
発生回路）により生成される内部電圧ＶＤＬをその高電
位側動作電源とし、内部電圧ＶＳＬをその低電位側動作
電源とする。また、このカラム系回路は、前記図３のカ
ラム系回路のスイッチＭＯＳＦＥＴＰ０及びＮ０を含ま
ず、内部ノードＶＤＤＴ及びＶＳＳＴには、パワーライ
ンコントロール回路ＰＬＣＴにより生成される内部電圧
ＶＤＤＴ及びＶＳＳＴがそれぞれそのまま供給される。
なお、内部電圧ＶＤＬ及びＶＳＬは、図１２に示される
ように、ダイナミック型ＲＡＭの動作状態に関係なく常
にそれぞれ２．２Ｖ及び０．２Ｖとされる。また、内部
電圧ＶＤＤＴ及びＶＳＳＴは、ダイナミック型ＲＡＭが
スタンバイ状態とされるとき、それぞれ２．０Ｖの電位
ＶＤＴ及び０．４Ｖの電位ＶＳＴとされ、ダイナミック
型ＲＡＭがアクティブ状態とされるときには、それぞれ
２．２Ｖの内部電圧ＶＤＬ及び０．２Ｖの内部電圧ＶＳ
Ｌとされる。

【００６４】パワーラインコントロール回路ＰＬＣＴに
は、タイミング発生回路ＴＧからＳＣＲＣ制御信号ＳＷ
が供給される。このＳＣＲＣ制御信号ＳＷは、図１２に
示されるように、ダイナミック型ＲＡＭがスタンバイ状
態とされるとき接地電位ＶＳＳのようなロウレベルとさ
れ、ダイナミック型ＲＡＭがアクティブ状態とされると
き電源電圧ＶＤＤのようなハイレベルとされる。パワー
ラインコントロール回路ＰＬＣＴは、外部端子ＶＤＤ及
びＶＳＳを介して供給される電源電圧ＶＤＤ（第１の電
源電圧）及び接地電位ＶＳＳ（第２の電源電圧）をもと
に、上記内部電圧ＶＤＬ（第２の電圧），ＶＤＤＴ（第
３の電圧），ＶＳＳＴ（第４の電圧）ならびにＶＳＬ
（第５の電圧）を生成するとともに、ＳＣＲＣ制御信号
ＳＷに従って内部電圧ＶＤＤＴ及びＶＳＳＴの電位を上
記のように制御する。

【００６５】ここで、パワーラインコントロール回路Ｐ
ＬＣＴは、特に制限されないが、図１０に示されるよう
に、４個のオペアンプＯＡ１〜ＯＡ４ならびに参照電圧
生成回路ＶＲＧを含む。このうち、参照電圧生成回路Ｖ
ＲＧは、図１１に示されるような出力特性を有し、電源
電圧ＶＤＤ及び接地電位ＶＳＳをもとに４種類の参照電
圧ＶＲＨ１，ＶＲＨ２，ＶＲＬ２ならびにＶＲＬ１を生
成する。なお、参照電圧ＶＲＨ１は、２．２Ｖとされ、
参照電圧ＶＲＨ２，ＶＲＬ２ならびにＶＲＬ３はそれぞ
れ２．０Ｖ，０．４Ｖならびに０．２Ｖとされる。

【００６６】次に、オペアンプＯＡ１の反転入力端子−
には、参照電圧生成回路ＶＲＧから参照電圧ＶＲＨ１が
供給され、その非反転出力端子はＰチャンネルＭＯＳＦ
ＥＴＰ２１のゲートに結合される。このＭＯＳＦＥＴＰ
２１のソースは、電源電圧ＶＤＤに結合される。また、
そのドレインは、オペアンプＯＡ１の非反転入力端子＋
に結合されるとともに、ダイオード形態とされるＮチャ
ンネルＭＯＳＦＥＴＮ２１を介して接地電位ＶＳＳに結
合される。ＭＯＳＦＥＴＰ２１のドレインつまりオペア
ンプＯＡ１の反転入力端子における電位は、パワーライ
ンコントロール回路ＰＬＣＴの内部電圧ＶＤＬとなる。
なお、ＭＯＳＦＥＴＰ２１は比較的大きなサイズをもっ
て形成されるが、前記図３のカラム系回路のスイッチＭ
ＯＳＦＥＴＰ０に比べれた場合、充分に小さなサイズと
される。

【００６７】内部電圧ＶＤＬが参照電圧ＶＲＨ１より高
い電位とされるとき、オペアンプＯＡ１の非反転出力信
号はその参照電圧ＶＲＨ１との電位差に応じて高くされ
る。このため、ＭＯＳＦＥＴＰ２１のコンダクタンスが
小さくされ、これによって内部電圧ＶＤＬの電位は低く
される。一方、内部電圧ＶＤＬが参照電圧ＶＲＨ１より
低い電位とされるとき、オペアンプＯＡ１の非反転出力
信号はその参照電圧ＶＲＨ１との電位差に応じて低くさ
れる。このため、ＭＯＳＦＥＴＰ２１のコンダクタンス
が大きくされ、これによって内部電圧ＶＤＬの電位は高
くされる。これらの結果、内部電圧ＶＤＬは、その電位
が常に参照電圧ＶＲＨ１と一致すべく制御され、その中
心電位は２．２Ｖに向かって収束される。

【００６８】同様に、オペアンプＯＡ４の反転入力端子
−には、参照電圧生成回路ＶＲＧから参照電圧ＶＲＬ１
が供給され、その非反転出力端子はＰチャンネルＭＯＳ
ＦＥＴＰ２４のゲートに結合される。ＭＯＳＦＥＴＰ２
４のソースは、電源電圧ＶＤＤに結合される。また、そ
のドレインは、オペアンプＯＡ４の非反転入力端子＋に
結合されるとともに、ダイオード形態とされるＮチャン
ネルＭＯＳＦＥＴＮ２４を介して接地電位ＶＳＳに結合
される。ＭＯＳＦＥＴＰ２４のドレインつまりオペアン
プＯＡ４の反転入力端子における電位は、パワーライン
コントロール回路ＰＬＣＴの内部電圧ＶＳＬとなる。な
お、ＭＯＳＦＥＴＰ２４は比較的大きなサイズをもって
形成されるが、前記図３のカラム系回路のスイッチＭＯ
ＳＦＥＴＰ０に比べれた場合、充分に小さなサイズとさ
れる。

【００６９】内部電圧ＶＳＬが参照電圧ＶＲＬ１より高
い電位とされるとき、オペアンプＯＡ４の非反転出力信
号はその参照電圧ＶＲＬ１との電位差に応じて高くされ
る。このため、ＭＯＳＦＥＴＰ２４のコンダクタンスが
小さくされ、これによって内部電圧ＶＳＬの電位は低く
される。一方、内部電圧ＶＳＬが参照電圧ＶＲＬ１より
低い電位とされるとき、オペアンプＯＡ４の非反転出力
信号はその参照電圧ＶＲＬ１との電位差に応じて低くさ
れる。このため、ＭＯＳＦＥＴＰ２４のコンダクタンス
が大きくされ、これによって内部電圧ＶＳＬの電位は高
くされる。これらの結果、内部電圧ＶＳＬは、その電位
が常に参照電圧ＶＲＬ１と一致すべく制御され、その中
心電位は０．２Ｖに向かって収束される。

【００７０】一方、オペアンプＯＡ２の反転入力端子−
には、参照電圧生成回路ＶＲＧからＰチャンネルＭＯＳ
ＦＥＴＰ２５を介して参照電圧ＶＲＨ１が供給されると
ともに、ＰチャンネルＭＯＳＦＥＴＰ２６を介して参照
電圧ＶＲＨ２が供給され、その非反転出力端子はＰチャ
ンネルＭＯＳＦＥＴＰ２２のゲートに結合される。ＭＯ
ＳＦＥＴＰ２４のソースは、電源電圧ＶＤＤに結合され
る。また、そのドレインは、オペアンプＯＡ２の非反転
入力端子＋に結合されるとともに、ダイオード形態とさ
れるＮチャンネルＭＯＳＦＥＴＮ２２を介して接地電位
ＶＳＳに結合される。ＭＯＳＦＥＴＰ２６のゲートに
は、タイミング発生回路ＴＧからＳＣＲＣ制御信号ＳＷ
が供給され、ＭＯＳＦＥＴＰ２５のゲートには、そのイ
ンバータＶＶによる反転信号が供給される。ＭＯＳＦＥ
ＴＰ２２のドレインつまりオペアンプＯＡ２の反転入力
端子における電位は、パワーラインコントロール回路Ｐ
ＬＣＴの内部電圧ＶＤＤＴとなる。なお、ＭＯＳＦＥＴ
Ｐ２２は比較的大きなサイズをもって形成されるが、前
記図３のカラム系回路のスイッチＭＯＳＦＥＴＰ０に比
べれた場合、充分に小さなサイズとされる。

【００７１】前述のように、ＳＣＲＣ制御信号ＳＷは、
ダイナミック型ＲＡＭがスタンバイ状態とされるとき接
地電位ＶＳＳのようなロウレベルとされ、アクティブ状
態とされるとき電源電圧ＶＤＤのようなハイレベルとさ
れる。したがって、オペアンプＯＡ２の反転入力端子−
には、ダイナミック型ＲＡＭがスタンバイ状態とされＳ
ＣＲＣ制御信号ＳＷがロウレベルとされるとき、ＭＯＳ
ＦＥＴＰ２５がオフ状態となりＭＯＳＦＥＴＰ２６がオ
ン状態となって参照電圧ＶＲＨ２が供給され、ダイナミ
ック型ＲＡＭがアクティブ状態とされＳＣＲＣ制御信号
ＳＷがハイレベルとされるときには、ＭＯＳＦＥＴＰ２
５がオン状態となりＭＯＳＦＥＴＰ２６はオフ状態とな
って参照電圧ＶＲＨ１が供給される。これらの結果、内
部電圧ＶＤＤＴは、ダイナミック型ＲＡＭがスタンバイ
状態とされるとき、図１２の前半に示されるように、そ
の電位が参照電圧ＶＲＨ２と一致すべく制御されてその
中心電位は電位ＶＤＴつまり２．０Ｖとされ、アクティ
ブ状態とされるときには、図１２の後半に示されるよう
に、その電位が参照電圧ＶＲＨ１と一致すべく制御され
てその中心電位は電位ＶＤＬつまり２．０Ｖとされる。

【００７２】同様に、オペアンプＯＡ３の反転入力端子
−には、参照電圧生成回路ＶＲＧからＰチャンネルＭＯ
ＳＦＥＴＰ２７を介して参照電圧ＶＲＬ２が供給される
とともに、ＰチャンネルＭＯＳＦＥＴＰ２８を介して参
照電圧ＶＲＬ１が供給され、その非反転出力端子はＰチ
ャンネルＭＯＳＦＥＴＰ２３のゲートに結合される。Ｍ
ＯＳＦＥＴＰ２３のソースは、電源電圧ＶＤＤに結合さ
れる。また、そのドレインは、オペアンプＯＡ３の非反
転入力端子＋に結合されるとともに、ダイオード形態と
されるＮチャンネルＭＯＳＦＥＴＮ２３を介して接地電
位ＶＳＳに結合される。ＭＯＳＦＥＴＰ２７のゲートに
は、タイミング発生回路ＴＧからＳＣＲＣ制御信号ＳＷ
が供給され、ＭＯＳＦＥＴＰ２８のゲートには、そのイ
ンバータＶＶによる反転信号が供給される。ＭＯＳＦＥ
ＴＰ２３のドレインつまりオペアンプＯＡ３の反転入力
端子における電位は、パワーラインコントロール回路Ｐ
ＬＣＴの内部電圧ＶＳＳＴとなる。なお、ＭＯＳＦＥＴ
Ｐ２３は比較的大きなサイズをもって形成されるが、前
記図３のカラム系回路のスイッチＭＯＳＦＥＴＰ０に比
べれた場合、充分に小さなサイズとされる。

【００７３】前述のように、ＳＣＲＣ制御信号ＳＷは、
ダイナミック型ＲＡＭがスタンバイ状態とされるとき接
地電位ＶＳＳのようなロウレベルとされ、アクティブ状
態とされるとき電源電圧ＶＤＤのようなハイレベルとさ
れる。したがって、オペアンプＯＡ３の反転入力端子−
には、ダイナミック型ＲＡＭがスタンバイ状態とされＳ
ＣＲＣ制御信号ＳＷがロウレベルとされるとき、ＭＯＳ
ＦＥＴＰ２８がオフ状態となりＭＯＳＦＥＴＰ２７がオ
ン状態となって参照電圧ＶＲＬ２が供給され、ダイナミ
ック型ＲＡＭがアクティブ状態とされＳＣＲＣ制御信号
ＳＷがハイレベルとされるときには、ＭＯＳＦＥＴＰ２
８がオン状態となりＭＯＳＦＥＴＰ２７はオフ状態とな
って参照電圧ＶＲＬ１が供給される。これらの結果、内
部電圧ＶＳＳＴは、ダイナミック型ＲＡＭがスタンバイ
状態とされるとき、図１２の前半に示されるように、そ
の電位が参照電圧ＶＲＬ２と一致すべく制御されてその
中心電位は電位ＶＳＴつまり０．４Ｖとされ、アクティ
ブ状態とされるときには、図１２の後半に示されるよう
に、その電位が参照電圧ＶＲＬ１と一致すべく制御され
てその中心電位は電位ＶＳＬつまり０．２Ｖとされる。

【００７４】図９の説明に戻ろう。内部電圧ＶＤＬ及び
ＶＳＬは、上記パワーラインコントロール回路ＰＬＣＴ
の制御により、ダイナミック型ＲＡＭの動作状態に関係
なく常にそれぞれ２．２Ｖ及び０．２Ｖとされる。ま
た、内部電圧ＶＤＤＴ及びＶＳＳＴは、ダイナミック型
ＲＡＭがアクティブ状態とされるときそれぞれ内部電圧
ＶＤＬ及びＶＳＬと同じ２．２Ｖ及び０．２Ｖとされ、
ダイナミック型ＲＡＭがスタンバイ状態とされるときに
は、それぞれ内部電圧ＶＤＬより０．２Ｖだけ低い２．
０Ｖあるいは内部電圧ＶＳＬより０．２Ｖだけ高い０．
４Ｖとされる。このため、カラム系回路を構成するイン
バータＶ１ないしＶ６は、ダイナミック型ＲＡＭがアク
ティブ状態とされるとき、その通常動作を比較的高速に
行うことができるが、ダイナミック型ＲＡＭがスタンバ
イ状態とされるときには、オフ状態となるべきＭＯＳＦ
ＥＴＰ１，Ｎ２，Ｐ３，Ｎ４ないしＰ５ならびにＮ６の
ゲート・ソース間に逆バイアスが印加され、これによっ
てダイナミック型ＲＡＭのスタンバイ状態におけるサブ
スレッショルド電流が低減される。

【００７５】ところで、この実施例の場合、内部電圧供
給点ＶＤＬ及びＶＤＤＴ間ならびに内部電圧供給点ＶＳ
Ｌ及びＶＳＳＴ間に電位制御のためのスイッチＭＯＳＦ
ＥＴが設けられず、内部電圧供給点ＶＤＤＴ及びＶＳＳ
Ｔの電位は、パワーラインコントロール回路ＰＬＣＴに
よって常に自動的に制御される。この結果、図３のスイ
ッチＭＯＳＦＥＴＰ０及びＮ０に対応する比較的大きな
サイズのスイッチＭＯＳＦＥＴが設けられることによる
ダイナミック型ＲＡＭのチップサイズの増大を抑制し、
その低コスト化を図ることができるとともに、プロセス
バラツキ等の影響を受けて内部ノードＶＤＤＴ及びＶＳ
ＳＴの電位が必要以上に低く又は高くなるのを防止し、
その充放電電流が大きくなるのを防止して、ダイナミッ
ク型ＲＡＭの低消費電力化を図ることができるものとな
る。

【００７６】図１３には、この発明が適用されたダイナ
ミック型ＲＡＭの第２の実施例のブロック図が示されて
いる。また、図１４には、図１３のダイナミック型ＲＡ
Ｍの動作タイミングを説明するための一実施例の信号波
形図が示されている。なお、この実施例のダイナミック
型ＲＡＭは、前記図１の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００７７】図１３において、この実施例のダイナミッ
ク型ＲＡＭは、通常動作が行われるアクティブモード
と、アクティブモードに比較してその消費電力が低減さ
れるスタンバイモードとを有し、そのモード切り換え制
御は、特に制限されないが、パワーダウンモード信号Ｐ
ＤＭに従って行われる。すなわち、ダイナミック型ＲＡ
Ｍは、図１４に示されるように、パワーダウンモード信
号ＰＤＭが電源電圧ＶＤＤのようなハイレベルとされる
ことでスタンバイモードとされ、接地電位ＶＳＳのよう
なロウレベルとされることでアクティブモードとされ
る。

【００７８】一方、この実施例のダイナミック型ＲＡＭ
は、サブスレッショルド電流低減方式を採り、その適用
対象となるブロックには、図１３に網かけ処理を施して
示されるように、ＣＭＯＳ論理ゲートを含む主たる論理
回路のすべて、つまりロウ系回路をＸアドレスバッファ
ＸＢ及びＸアドレスデコーダＸＤと、カラム系回路を構
成するＹアドレスバッファＹＢ及びＹアドレスデコーダ
ＹＤと、センスアンプＳＡ，データ入出力回路ＩＯなら
びにタイミング発生回路ＴＧの一部とが含まれる。言い
換えるならば、この実施例のダイナミック型ＲＡＭで
は、その動作モードがスタンバイモードつまりスタンバ
イ状態からアクティブモードつまりアクティブ状態に移
行されたとき比較的早い時点で動作を開始するロウ系回
路やタイミング発生回路ＴＧの一部までがサブスレッシ
ョルド電流低減方式の適用対象とされ、そのスタンバイ
状態におけるサブスレッショルド電流は充分に低減され
るものとなるが、サブスレッショルド電流低減方式を採
る従来のダイナミック型ＲＡＭ等では、これらの回路が
含まれることで反転ＳＣＲＣ制御信号ＳＷＢ及びＳＣＲ
Ｃ制御信号ＳＷを受けるＰチャンネル型及びＮチャンネ
ル型のスイッチＭＯＳＦＥＴを含むＳＣＲＣ回路の移行
時間ｔｓｃが問題となっていた。

【００７９】ところが、この実施例のダイナミック型Ｒ
ＡＭでは、パワーダウンモード信号ＰＤＭがロウレベル
に変化されてから実質的なアクティブ状態に入るまでの
間、つまりロウアドレスストローブ信号ＲＡＳＢが最初
にロウレベルとされダイナミック型ＲＡＭが通常動作を
開始するまでの間に、ＳＣＲＣ回路の移行時間ｔｓｃよ
り長い所定の移行時間をおくことが、他の理由、つまり
例えば内部電圧発生回路ＶＧから出力されるすべての内
部電圧の電位が規定された電位に安定するまでの時間を
確保するため等の理由から、その仕様条件として規定さ
れる。したがって、サブスレッショルド電流低減方式の
適用対象に、アクティブ状態への移行後比較的早い時点
で動作を開始するロウ系回路やタイミング発生回路ＴＧ
の一部が含まれるにもかかわらず、ＳＣＲＣ回路の移行
時間ｔｓｃは仕様条件として規定されたダイナミック型
ＲＡＭのアクティブモードへの移行時間内に包含され、
これによって上記のような問題を解消しつつ、ダイナミ
ック型ＲＡＭのスタンバイ状態におけるサブスレッショ
ルド電流を低減できるものである。

【００８０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ダイナミック型ＲＡＭ等がスタンバイ状態からア
クティブ状態に移行されるとき、比較的早い時点で動作
を開始する例えばＸアドレスバッファ及びＸアドレスデ
コーダ等のロウ系回路にはサブスレッショルド電流低減
方式を適用せず、比較的遅い時点で動作を開始する例え
ばＹアドレスバッファ及びＹアドレスデコーダを含むカ
ラム系回路ならびにデータ入出力回路等にのみ適用する
ことで、サブスレッショルド電流低減方式が適用される
回路のうち、スタンバイ状態からアクティブ状態への移
行時に問題となる回路を排除して、ダイナミック型ＲＡ
Ｍ等の高速化を図ることができるという効果が得られ
る。

【００８１】（２）ダイナミック型ＲＡＭ等のロウ系回
路及びカラム系回路を含む主たる論理回路のすべてにサ
ブスレッショルド電流低減方式を適用したい場合、スタ
ンバイ状態からアクティブ状態への移行に際して、例え
ば各内部電圧の電位が安定するまでに必要な時間を超え
る移行時間がその仕様条件として設定されたものに限定
することで、ほとんどの論理回路に問題なくサブスレッ
ショルド電流低減方式を適用し、ダイナミック型ＲＡＭ
等のスタンバイ状態におけるサブスレッショルド電流を
充分に低減することができるという効果が得られる。

【００８２】（３）上記（１）項及び（２）項におい
て、サブスレッショルド電流低減方式に必要なスイッチ
ＭＯＳＦＥＴのゲートに供給される反転ＳＣＲＣ制御信
号及び非反転ＳＣＲＣ制御信号のアクティブ状態時にお
けるロウレベル及びハイレベルをそれぞれ基板電圧用の
負電位及びワード線選択用の高電位とすることで、オン
状態となるべきスイッチＭＯＳＦＥＴのゲート・ソース
間電圧を大きくしてそのコンダクタンスを充分に大きく
し、そのオン状態への遷移を高速化することができると
ともに、反転ＳＣＲＣ制御信号及び非反転ＳＣＲＣ制御
信号のスタンバイ状態時におけるハイレベル及びロウレ
ベルをそれぞれワード線選択用の高電位及び基板電圧用
の負電位とすることで、オフ状態となるべきスイッチＭ
ＯＳＦＥＴのゲート・ソース間に逆バイアスを印加し、
そのスタンバイ状態時におけるサブスレッショルド電流
を低減することができるため、ダイナミック型ＲＡＭの
アクティブ状態時におけるさらなる高速化とスタンバイ
状態におけるさらなるサブスレッショルド電流の低減を
図ることができるという効果が得られる。

【００８３】（４）ダイナミック型ＲＡＭ等のセンスア
ンプにサブスレッショルド電流低減方式を適用し、セン
スアンプの駆動ＭＯＳＦＥＴのゲートに供給されるセン
スアンプ駆動信号の無効レベルを高電位側コモンソース
線の有効レベルより高くしあるいは低電位側コモンソー
ス線の有効レベルより低くすることで、特にセンスアン
プを含むメモリアレイ用動作電源が低電圧化されたダイ
ナミック型ＲＡＭ等のアクティブ状態での非動作時なら
びにスタンバイ状態時におけるサブスレッショルド電流
を低減することができるという効果が得られる。

【００８４】（５）上記（４）項において、反転センス
アンプ駆動信号及びセンスアンプ駆動信号のアクティブ
状態時の有効レベルをそれぞれ基板電圧用の負電位及び
ワード線選択用の高電位とすることで、オン状態となる
べき駆動ＭＯＳＦＥＴのゲート・ソース間電圧を大きく
してそのコンダクタンスを充分に大きくし、そのオン状
態への遷移を高速化して、センスアンプひいてはこれを
含むダイナミック型ＲＡＭ等の動作を高速化することが
できるという効果が得られる。

【００８５】（６）ダイナミック型ＲＡＭ等に、外部供
給される電源電圧をもとに各内部電圧供給点のスタンバ
イ状態時における電位を生成する内部電圧発生回路を設
け、電位設定のためのスイッチＭＯＳＦＥＴを削除する
ことで、スイッチＭＯＳＦＥＴを設けることなく、各内
部電圧供給点のスタンバイ状態における電位を常に必要
電位に保つことができるという効果が得られる。

【００８６】（７）上記（６）項により、スイッチＭＯ
ＳＦＥＴが大型化されることによるダイナミック型ＲＡ
Ｍ等のチップサイズ増大を抑制し、ダイナミック型ＲＡ
Ｍ等の低コスト化を図ることができるという効果が得ら
れる。 （８）上記（６）項により、サブスレッショルド電流低
減方式の実現に必要な内部電圧供給点の電位が必要以上
に高く又は低くされるのを防止し、これらの内部電圧供
給点に対する不必要な充放電電流をなくして、ダイナミ
ック型ＲＡＭ等の低消費電力化を図ることができるとい
う効果が得られる。

【００８７】以上、本発明者によりなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図１３において、ダイナミック型ＲＡＭの
メモリアレイＭＡＲＹは、その直接周辺回路を含めて任
意数のメモリマットに分割することができる。また、ダ
イナミック型ＲＡＭは、×４ビット又は×１６ビット
等、任意のビット構成を採ることができる。ダイナミッ
ク型ＲＡＭは、任意のブロック構成を採りうるし、サブ
スレッショルド電流低減方式の適用対象となるブロック
の組み合わせも任意である。さらに、起動制御信号やア
ドレス信号及び内部制御信号等の組み合わせならびに電
源電圧及び各内部電圧の極性及び絶対値等は、種々の実
施形態を採りうる。

【００８８】図２，図４，図６，図８，図１２ならびに
図１４において、各起動制御信号及び内部信号の有効レ
ベルならびに絶対的な電位関係及びタイミング関係は、
本発明に制約を与えない。図３及び図９において、カラ
ム系回路は、各種の論理ゲートを含むことができるし、
その論理入力信号ＬＳＩならびに各内部ノードのスタン
バイ状態における論理レベルも任意に設定できる。図７
において、センスアンプＳＡの駆動ＭＯＳＦＥＴＰ１１
及びＮ１１は、例えば並列形態とされ時系列的にオン状
態とされる複数の駆動ＭＯＳＦＥＴに置き換えることが
できる。

【００８９】図１０において、パワーラインコントロー
ル回路ＰＬＣＴの具体的な回路構成は、種々の実施形態
を採りうるし、図１１に示される参照電圧生成回路ＶＲ
Ｇの出力特性もほんの一例であって本発明に制約を与え
ない。図１３において、ダイナミック型ＲＡＭの動作モ
ードの切り換え制御は、パワーダウンモード信号ＰＤＭ
によることを必須条件とせず、例えば他の起動制御信
号、つまりロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢならびにライトイネ
ーブル信号ＷＥＢの組み合わせによって制御することも
できる。

【００９０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本とするシンクロナスＤＲＡＭやスタティ
ック型ＲＡＭ等の各種メモリ集積回路装置ならびにこれ
を含むシングルチップマイクロコンピュータ等の論理集
積回路装置にも適用できる。この発明は、少なくともサ
ブスレッショルド電流低減方式を採る半導体集積回路装
置ならびにこれを含む装置又はシステムに広く適用でき
る。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等が
スタンバイ状態からアクティブ状態に移行されるとき比
較的早い時点で動作を開始する例えばＸアドレスバッフ
ァ及びＸアドレスデコーダ等のロウ系回路には、サブス
レッショルド電流低減方式を適用せず、比較的遅い時点
で動作を開始する例えばＹアドレスバッファ及びＹアド
レスデコーダを含むカラム系回路ならびにデータ入出力
回路等にのみ適用することで、サブスレッショルド電流
低減方式が適用される回路のうちスタンバイ状態からア
クティブ状態への移行時に問題となる回路を排除して、
ダイナミック型ＲＡＭ等の高速化を図ることができる。

【００９２】また、ダイナミック型ＲＡＭ等のロウ系回
路及びカラム系回路を含む主たる論理回路のすべてにサ
ブスレッショルド電流低減方式を適用したい場合、スタ
ンバイ状態からアクティブ状態への移行に際して、例え
ば各内部電圧電位が安定するまでに必要な時間等を超え
る移行時間がその仕様条件として設定されたものに限定
することで、ほとんどの論理回路に問題なくサブスレッ
ショルド電流低減方式を適用し、ダイナミック型ＲＡＭ
等のスタンバイ状態におけるサブスレッショルド電流を
さらに低減することができる。

【００９３】さらに、ダイナミック型ＲＡＭ等のセンス
アンプにサブスレッショルド電流低減方式を適用し、セ
ンスアンプの駆動ＭＯＳＦＥＴのゲートに供給されるセ
ンスアンプ駆動信号の無効レベルを高電位側コモンソー
ス線の有効レベルより高くしあるいは低電位側コモンソ
ース線の有効レベルより低くすることで、特にメモリア
レイ用動作電源が低電圧化されたダイナミック型ＲＡＭ
等のアクティブ状態での非動作状態時におけるサブスレ
ッショルド電流を低減しつつ、そのスタンバイ状態時に
おけるサブスレッショルド電流を低減することができ
る。

【００９４】一方、ダイナミック型ＲＡＭ等に、外部供
給される電源電圧をもとに各内部電圧供給点のスタンバ
イ状態時における電位を生成する内部電圧発生回路を設
け、電位設定のためのスイッチＭＯＳＦＥＴを削除する
ことで、スイッチＭＯＳＦＥＴを設けることなく、各内
部電圧供給点のスタンバイ状態における電位を常に必要
電位に保つことができるため、スイッチＭＯＳＦＥＴが
大型化されることによるダイナミック型ＲＡＭ等のチッ
プサイズ増大を抑えてその低コスト化を図ることができ
るとともに、各内部電圧供給点における電位が必要以上
に高く又は低くされるのを防止して、各内部電圧供給点
の不必要な充放電電流をなくし、ダイナミック型ＲＡＭ
等の低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの動作タイミング
を説明するための一実施例を示す信号波形図である。

【図３】図１のダイナミック型ＲＡＭに含まれるカラム
系回路の第１の実施例を示す部分的な基本回路図であ
る。

【図４】図３のカラム系回路の第１の実施例を示す信号
波形図である。

【図５】図３のカラム系回路を構成するＮチャンネルＭ
ＯＳＦＥＴの一実施例を示す動作特性図である。

【図６】図３のカラム系回路の第２の実施例を示す信号
波形図である。

【図７】図１のダイナミック型ＲＡＭに含まれるセンス
アンプの一実施例を示す部分的な回路図である。

【図８】図７のセンスアンプの一実施例を示す信号波形
図である。

【図９】図１のダイナミック型ＲＡＭに含まれるカラム
系回路の第３の実施例を示す部分的な基本回路図であ
る。

【図１０】図９のカラム系回路に含まれるパワーライン
コントロール回路の一実施例を示す回路図である。

【図１１】図１０のパワーラインコントロール回路に含
まれる参照電圧発生回路の一実施例を示す出力特性図て
ある。

【図１２】図９のカラム系回路の一実施例を示す信号波
形図である。

【図１３】この発明が適用されたダイナミック型ＲＡＭ
の第２の実施例を示すブロック図である。

【図１４】図１３のダイナミック型ＲＡＭの一実施例を
示す信号波形図である。

【図１５】この発明に先立って本願発明者等が開発した
ダイナミック型ＲＡＭに含まれるＳＣＲＣ回路の一例を
示す部分的な基本回路図である。

【図１６】図１５のＳＣＲＣ回路を構成する各種ソース
電圧切換回路の回路図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアン
プ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＩＯ……データ入出力回路、ＶＧ……内部電
圧発生回路、ＴＧ……タイミング発生回路。Ｄ０〜Ｄ７
……入力又は出力データあるいはその入出力端子、ＲＡ
ＳＢ……ロウアドレスストローブ信号又はその入力端
子、ＣＡＳＢ……カラムアドレスストローブ信号又はそ
の入力端子、ＷＥＢ……ライトイネーブル信号又はその
入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端
子、ＶＤＤ……電源電圧又はその入力端子、ＶＳＳ……
接地電位又はその入力端子、ＶＰＰ，ＶＤＬ，ＶＤＴ，
ＨＶ，ＶＳＴ，ＶＳＬ……内部電圧、ＶＢＢ……基板電
圧。ＳＣＲＣ……サブスレッショルド電流低減方式又は
そのための回路、ＳＷ，ＳＷＢ……ＳＣＲＣ制御信号、
ｔｓｃ……ＳＣＲＣ移行時間、ｔｓｕ……ＳＣＲＣセッ
トアップ時間、ＡＸｉ……Ｘアドレス信号、ＡＹｉ……
Ｙアドレス信号。ＶＤＤＴ，ＶＳＳＴ……内部ノード又
はその電圧、ＬＳＩ……論理入力信号、ＶＯ１〜ＶＯ５
……内部信号、ＬＳＯ……論理出力信号。ｔｖ……内部
ノード電圧遷移時間。ＰＡＢ，ＰＡ……センスアンプ駆
動信号、ＰＣ……プリチャージ制御信号、ＣＳＰ，ＣＳ
Ｎ……コモンソース線、Ｂ０＊〜Ｂｎ＊……相補ビット
線。ＰＬＣＴ……パワーラインコントロール回路。ＯＡ
１〜ＯＡ４……オペアンプ、ＶＲＧ……参照電圧生成回
路、ＶＲＨ１〜ＶＲＨ２，ＶＲＬ１〜ＶＲＬ２……参照
電圧。Ｖ１〜Ｖ６……ＣＭＯＳインバータ、Ｐ０〜Ｐ
６，Ｐ１１〜Ｐ１３，Ｐ２１〜Ｐ２８……Ｐチャンネル
ＭＯＳＦＥＴ、Ｎ０〜Ｎ６，Ｎ１１〜Ｎ１９，Ｎ２１〜
Ｎ２４……ＮチャンネルＭＯＳＦＥＴ。ＰＤＭ……パワ
ーダウンモード信号。Ｒ１……抵抗、Ｓ１〜Ｓ３……ス
イッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 秀俊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA01 AA15 BA09 BA17 BA18 BA25 BA27 CA07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 スタンバイ状態からアクティブ状態に移
   行されたとき比較的早い時点で動作を開始する第１の回
   路と、比較的遅い時点で動作を開始する第２の回路とを
   具備し、かつ、 スタンバイ状態におけるサブスレッショルド電流の低減
   を図るためのサブスレッショルド電流低減方式が上記第
   ２の回路にのみ適用されてなることを特徴とする半導体
   集積回路装置。
2. 【請求項２】 請求項１において、 上記半導体集積回路装置は、アドレスマルチプレクス方
   式を採るメモリ集積回路装置であって、 上記第２の回路には、上記メモリ集積回路装置のＹアド
   レスバッファ及びＹアドレスデコーダを含むカラム系回
   路と、データ入出力回路とが含まれるものであることを
   特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第２の回路は、 その高電位側動作電源供給点と所定の論理ゲートの高電
   位側電源ノードとの間に設けられ第１の制御信号に従っ
   て選択的にオン状態とされる第１導電型の第１のスイッ
   チＭＯＳＦＥＴと、 その低電位側動作電源供給点と他の所定の論理ゲートの
   低電位側電源ノードとの間に設けられ第２の制御信号に
   従って選択的にオン状態とされる第２導電型の第２のス
   イッチＭＯＳＦＥＴとを含むものであり、 上記メモリ集積回路装置は、 その絶対値が上記高電位側動作電源より大きな第１の電
   圧をその選択レベルとするワード線を含むメモリアレイ
   と、 外部供給される電源電圧をもとに上記第１の電圧及び負
   電位の基板電圧を生成する内部電圧発生回路とを具備す
   るものであって、 上記第１及び第２の制御信号は、 そのハイレベルを上記第１の電圧電位とし、そのロウレ
   ベルを上記基板電圧電位とするものであることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 ワード線及び相補ビット線を含むメモリ
   アレイと、上記相補ビット線のそれぞれに対応して設け
   られ、第１及び第２のコモンソー ス線を介してそれぞれ所定の高電位側及び低電位側動作
   電源が供給されることで選択的に動作状態とされる複数
   の単位増幅回路を含むセンスアンプと、 上記高電位側動作電源の供給点と上記第１のコモンソー
   ス線との間に設けられ第１のセンスアンプ駆動回路の有
   効レベルを受けて選択的にオン状態とされる第１導電型
   の第１の駆動ＭＯＳＦＥＴと、 上記低電位側動作電源の供給点と上記第２のコモンソー
   ス線との間に設けられ第２のセンスアンプ駆動信号の有
   効レベルを受けて選択的にオン状態とされる第２導電型
   の第２の駆動ＭＯＳＦＥＴとを具備し、かつ、 上記第１のセンスアンプ駆動信号の無効レベルが上記高
   電位側電源電圧電位より高くされ、上記第２のセンスア
   ンプ駆動信号の無効レベルが上記低電位側電源電圧電位
   より低くされることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記ワード線は、上記高電位側動作電源より大きな絶対
   値の第１の電圧をその選択レベルとするものであり、 上記半導体集積回路装置は、所定の電源電圧をもとに上
   記第１の電圧及び所定の負電位の基板電圧を生成する内
   部電圧発生回路を具備するものであって、 上記第１のセンスアンプ駆動信号は、上記第１の電圧電
   位をその無効レベルとし、上記第２のセンスアンプ駆動
   信号は、上記基板電圧をその無効レベルとするものであ
   ることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５において、 上記第１のセンスアンプ駆動信号は、上記基板電圧をそ
   の有効レベルとし、上記第２のセンスアンプ駆動信号
   は、上記第１の電圧をその有効レベルとするものである
   ことを特徴とする半導体集積回路装置。
7. 【請求項７】 第１及び第２の電源電圧を受けてその電
   位が上記第１の電源電圧より低くされる第２の電圧と、
   その電位がスタンバイ状態時において上記第２の電圧よ
   り低くされアクティブ状態時において上記第２の電圧と
   同電位とされる第３の電圧と、その電位がスタンバイ状
   態時において上記第３の電圧より低くされアクティブ状
   態時において上記第３の電圧と同電位とされる第４の電
   圧と、その電位が上記第４の電圧より低くされ上記第２
   の電源電圧より高くされる第５の電圧とを生成する内部
   電圧発生回路と、 上記第２の電圧をその実質的な高電位側動作電源とし、
   上記第５の電圧をその実質的な低電位側動作電源とし、
   所定の論理ゲートの高電位側電源ノードが上記第３の電
   圧の供給点に結合され、他の所定の論理ゲートの低電位
   側電源ノードが上記第４の電圧の供給点に結合されるこ
   とによってスタンバイ状態時のサブスレッショルド電流
   の低減が図られる論理回路とを具備することを特徴とす
   る半導体集積回路装置。
8. 【請求項８】 請求項７において、 上記半導体集積回路装置は、アドレスマルチプレクス方
   式を採るメモリ集積回路装置であって、 上記論理回路には、上記メモリ集積回路装置のＹアドレ
   スバッファ及びＹアドレスデコーダを含むカラム系回路
   ならびにデータ入出力回路が含まれるものであることを
   特徴とする半導体集積回路装置。
9. 【請求項９】 通常動作が行われるアクティブモード
   と、上記アクティブモード時に比較してその消費電力が
   低減されるスタンバイモードとを有し、 上記スタンバイモードからアクティブモードに移行する
   とき所定の移行時間をおいて通常動作に入ることがその
   仕様条件として規定され、かつ、 その主たる論理回路において上記スタンバイモードにお
   けるサブスレッショルド電流の低減を図るためのサブス
   レッショルド電流低減方式が適用されてなることを特徴
   とする半導体集積回路装置。
10. 【請求項１０】 請求項９において、 上記半導体集積回路装置は、アドレスマルチプレクス方
    式を採るメモリ集積回路装置であって、 上記論理回路には、上記メモリ集積回路装置のＸアドレ
    スバッファ及びＸアドレスデコーダを含むロウ系回路
    と、Ｙアドレスバッファ及びＹアドレスデコーダを含む
    カラム系回路と、データ入出力回路及びタイミング発生
    回路とが含まれるものであることを特徴とする半導体集
    積回路装置。