JPH1050073A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1050073A JPH1050073A JP8203438A JP20343896A JPH1050073A JP H1050073 A JPH1050073 A JP H1050073A JP 8203438 A JP8203438 A JP 8203438A JP 20343896 A JP20343896 A JP 20343896A JP H1050073 A JPH1050073 A JP H1050073A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- turned
- semiconductor memory
- nmos
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Abstract
(57)【要約】
【課題】低消費電力の半導体記憶装置を提供する。
【解決手段】1)プリチャージ用クロック1で制御され
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)この時、NMOS1はオンしているが、PMOS3
がオフしているため、VDD−GND間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。 3)また、NMOS1がオンしているために、初段イン
バーターの出力は不定とならない。したがって読み出し
データ6も不定とはならず、読み出しデータ6が駆動す
る次段以降のゲートにおいても、貫通電流が流れるのを
抑止出来る。
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)この時、NMOS1はオンしているが、PMOS3
がオフしているため、VDD−GND間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。 3)また、NMOS1がオンしているために、初段イン
バーターの出力は不定とならない。したがって読み出し
データ6も不定とはならず、読み出しデータ6が駆動す
る次段以降のゲートにおいても、貫通電流が流れるのを
抑止出来る。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に読み出し用センスアンプを有する半導体記憶装
置に関する。
し、特に読み出し用センスアンプを有する半導体記憶装
置に関する。
【0002】
【従来の技術】メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置の読み出し動作
を説明する例を、図4、図5に示す。
るセンスアンプを有する半導体記憶装置の読み出し動作
を説明する例を、図4、図5に示す。
【0003】図4の半導体記憶装置の読み出し動作は以
下のように行われる。なお、図4において、高電位電源
線をVDD、低電位電源線をGNDとし、プリチャージ
用クロック1とワード線2はVDDとGNDの間をフル
スイングする信号であると仮定する。
下のように行われる。なお、図4において、高電位電源
線をVDD、低電位電源線をGNDとし、プリチャージ
用クロック1とワード線2はVDDとGNDの間をフル
スイングする信号であると仮定する。
【0004】1)プリチャージ用クロック1で制御され
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)プリチャージ用クロックが反転して、NMOS3が
オフする。
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)プリチャージ用クロックが反転して、NMOS3が
オフする。
【0005】3)ワード線2で制御されたNMOS4が
オンして、メモリセル3のデータが、ビット線4に伝達
される。(読み出し区間) 4)ビット線4のデータが、センスアンプ5で増幅され
て、読み出しデータ6に読み出される。(読み出し区
間) なお、センスアンプ5は、PMOS1およびNMOS1
で構成される初段のインバーター(以降、初段インバー
ター)と、PMOS2およびNMOS2で構成される2
段目のインバーター(以降、2段目インバーター)の2
段で構成されている。
オンして、メモリセル3のデータが、ビット線4に伝達
される。(読み出し区間) 4)ビット線4のデータが、センスアンプ5で増幅され
て、読み出しデータ6に読み出される。(読み出し区
間) なお、センスアンプ5は、PMOS1およびNMOS1
で構成される初段のインバーター(以降、初段インバー
ター)と、PMOS2およびNMOS2で構成される2
段目のインバーター(以降、2段目インバーター)の2
段で構成されている。
【0006】ここで、プリチャージ用トランジスタとし
て、NMOS(NMOS3)を使用しているために、プ
リチャージ期間中のビット線4の電位は、NMOS3の
スレッショルド電圧をVtとすると、最大でもVDD−
Vt程度までしか上昇しない。これにより、ビット線4
の振幅を小さくして、AC性能を向上しているが、その
ために、センスアンプ5の初段のインバーターのPMO
S1が完全にオフしない。従って、プリチャージ期間中
は、PMOS1とNMOS1を介して、VDDからGN
Dに対して貫通電流が流れてしまう。
て、NMOS(NMOS3)を使用しているために、プ
リチャージ期間中のビット線4の電位は、NMOS3の
スレッショルド電圧をVtとすると、最大でもVDD−
Vt程度までしか上昇しない。これにより、ビット線4
の振幅を小さくして、AC性能を向上しているが、その
ために、センスアンプ5の初段のインバーターのPMO
S1が完全にオフしない。従って、プリチャージ期間中
は、PMOS1とNMOS1を介して、VDDからGN
Dに対して貫通電流が流れてしまう。
【0007】以上の問題を解決するために、「特開平5
−54652」で提案されている(特許請求の範囲の請
求項2)従来技術の例を図6、図7に示す。図6に示さ
れる回路は、図4との回路違いは、初段インバーターお
よび2段目インバーターのPMOS(PMOS1、PM
OS2)とVDDの間に、PMOS3、4制御入力7で
制御されるPMOS3、PMOS4を配置し、NMOS
(NMOS1、NMOS2)とGNDの間に、NMOS
5、6制御入力8で制御されるNMOS5、NMOS6
を配置している点である。これにより、プリチャージ区
間中は、7、8を用いて、PMOS3、PMOS4、N
MOS5、NMOS6をオフすることにより、VDD−
GND間の貫通電流を削減している。
−54652」で提案されている(特許請求の範囲の請
求項2)従来技術の例を図6、図7に示す。図6に示さ
れる回路は、図4との回路違いは、初段インバーターお
よび2段目インバーターのPMOS(PMOS1、PM
OS2)とVDDの間に、PMOS3、4制御入力7で
制御されるPMOS3、PMOS4を配置し、NMOS
(NMOS1、NMOS2)とGNDの間に、NMOS
5、6制御入力8で制御されるNMOS5、NMOS6
を配置している点である。これにより、プリチャージ区
間中は、7、8を用いて、PMOS3、PMOS4、N
MOS5、NMOS6をオフすることにより、VDD−
GND間の貫通電流を削減している。
【0008】また、「特開平6−302196」では、
図4の初段インバーターのPMOS1とVDDの間にあ
たる部分にPMOSを配置し、常時オン状態で使用する
抵抗素子とし、その抵抗の電圧降下を利用して貫通電流
を削減する半導体記憶装置が提案されている。
図4の初段インバーターのPMOS1とVDDの間にあ
たる部分にPMOSを配置し、常時オン状態で使用する
抵抗素子とし、その抵抗の電圧降下を利用して貫通電流
を削減する半導体記憶装置が提案されている。
【0009】
【発明が解決しようとする課題】以上説明した従来技術
の例に関し、「特開平5−54652」では、プリチャ
ージ区間中は、読み出しデータ6が不定となり、それが
駆動する次段のゲートの入力が不定となるため、次段の
ゲートのVDD−GND間に貫通電流が流れる可能性が
有る。
の例に関し、「特開平5−54652」では、プリチャ
ージ区間中は、読み出しデータ6が不定となり、それが
駆動する次段のゲートの入力が不定となるため、次段の
ゲートのVDD−GND間に貫通電流が流れる可能性が
有る。
【0010】また、「特開平5−54652」、「特開
平6−302196」ともに、貫通電流削減のために配
置したNMOS、PMOSのため、トランジスタが縦積
み構造となり、読み出し動作時には、読み出し速度を低
下させるという作用を及ぼす。
平6−302196」ともに、貫通電流削減のために配
置したNMOS、PMOSのため、トランジスタが縦積
み構造となり、読み出し動作時には、読み出し速度を低
下させるという作用を及ぼす。
【0011】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルからの読み出し信号を増幅するセンスア
ンプを有する半導体記憶装置において、前記読み出し信
号を前記メモリセルから前記センスアンプまで伝達する
ビット線が、プリチャージ用クロックでオン、オフが制
御されるNMOSを介して、高電位電源線と接続し、読
み出し動作前に前記ビット線をプリチャージする構成を
持ち、前記センスアンプは、CMOSインバータータイ
プのセンスアンプであり、前記CMOSインバータータ
イプセンスアンプの初段インバーターにおいて、前記ビ
ット線でオン、オフが制御される第1のPMOSのソー
スと高電位電源線の間に、プリチャージ用クロックでオ
ン、オフが制御される第2のPMOSを有することを特
徴とする。
は、メモリセルからの読み出し信号を増幅するセンスア
ンプを有する半導体記憶装置において、前記読み出し信
号を前記メモリセルから前記センスアンプまで伝達する
ビット線が、プリチャージ用クロックでオン、オフが制
御されるNMOSを介して、高電位電源線と接続し、読
み出し動作前に前記ビット線をプリチャージする構成を
持ち、前記センスアンプは、CMOSインバータータイ
プのセンスアンプであり、前記CMOSインバータータ
イプセンスアンプの初段インバーターにおいて、前記ビ
ット線でオン、オフが制御される第1のPMOSのソー
スと高電位電源線の間に、プリチャージ用クロックでオ
ン、オフが制御される第2のPMOSを有することを特
徴とする。
【0012】また、本発明の半導体記憶装置は、メモリ
セルからの読み出し信号を増幅するセンスアンプを有す
る半導体記憶装置において、前記読み出し信号を前記メ
モリセルから前記センスアンプまで伝達するビット線
が、プリチャージ用クロックでオン、オフが制御される
NMOSを介して、高電位電源線と接続し、読み出し動
作前に前記ビット線をプリチャージする構成を持ち、前
記センスアンプは、CMOSインバータータイプのセン
スアンプであり、前記CMOSインバータータイプセン
スアンプの初段インバーターにおいて、前記ビット線で
オン、オフが制御される第1のPMOSのソースと高電
位電源線の間に、プリチャージ用クロックと低電位電源
線のどちらかを選択するセレクタの出力でオン、オフが
制御される第2のPMOSを有することを特徴とする。
セルからの読み出し信号を増幅するセンスアンプを有す
る半導体記憶装置において、前記読み出し信号を前記メ
モリセルから前記センスアンプまで伝達するビット線
が、プリチャージ用クロックでオン、オフが制御される
NMOSを介して、高電位電源線と接続し、読み出し動
作前に前記ビット線をプリチャージする構成を持ち、前
記センスアンプは、CMOSインバータータイプのセン
スアンプであり、前記CMOSインバータータイプセン
スアンプの初段インバーターにおいて、前記ビット線で
オン、オフが制御される第1のPMOSのソースと高電
位電源線の間に、プリチャージ用クロックと低電位電源
線のどちらかを選択するセレクタの出力でオン、オフが
制御される第2のPMOSを有することを特徴とする。
【0013】
【発明の実施の形態】次に図面を用いて本発明の実施例
について説明する。
について説明する。
【0014】図1に本発明の第1の実施例を、図2に図
1の半導体記憶装置の動作タイミング図を示す。
1の半導体記憶装置の動作タイミング図を示す。
【0015】図1の半導体記憶装置は、図4の半導体記
憶装置において、初段インバーターのPMOS1とVD
Dの間にあたる部分にPMOS3を配置し、さらにPM
OS3をプリチャージ用クロック1を用いて、オン、オ
フを制御する構成となっている。
憶装置において、初段インバーターのPMOS1とVD
Dの間にあたる部分にPMOS3を配置し、さらにPM
OS3をプリチャージ用クロック1を用いて、オン、オ
フを制御する構成となっている。
【0016】図1の半導体記憶装置の読み出し動作は以
下のように行われる。なお、図1において、高電位電源
線をVDD、低電位電源線をGNDとし、プリチャージ
用クロック1とワード線2はVDDとGNDの間をフル
スイングする信号であると仮定する。
下のように行われる。なお、図1において、高電位電源
線をVDD、低電位電源線をGNDとし、プリチャージ
用クロック1とワード線2はVDDとGNDの間をフル
スイングする信号であると仮定する。
【0017】1)プリチャージ用クロック1で制御され
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)この時、NMOS1はオンしているが、PMOS3
がオフしているため、VDD−GND間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。
たNMOS3をオンして、ビット線4をプリチャージす
る。(プリチャージ区間) 2)この時、NMOS1はオンしているが、PMOS3
がオフしているため、VDD−GND間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。
【0018】3)また、NMOS1がオンしているため
に、初段インバーターの出力は不定とならない。したが
って読み出しデータ6も不定とはならず、読み出しデー
タ6が駆動する次段以降のゲートにおいても、貫通電流
が流れるのを抑止出来る。
に、初段インバーターの出力は不定とならない。したが
って読み出しデータ6も不定とはならず、読み出しデー
タ6が駆動する次段以降のゲートにおいても、貫通電流
が流れるのを抑止出来る。
【0019】4)次に、プリチャージ用クロックが反転
して、NMOS3がオフする。
して、NMOS3がオフする。
【0020】5)同時にPMOS3がオンする。
【0021】6)以降は、図4の半導体記憶装置と同様
に読み出し動作を行う。
に読み出し動作を行う。
【0022】ここで、PMOS3をPMOS1に比し
て、十分大きいサイズ(10倍程度)のPMOSで構成
することにより、PMOS1とPMOS3が縦積み構造
になることによる読み出し速度へのオーバーヘッドを最
小限に押さえることが可能である。
て、十分大きいサイズ(10倍程度)のPMOSで構成
することにより、PMOS1とPMOS3が縦積み構造
になることによる読み出し速度へのオーバーヘッドを最
小限に押さえることが可能である。
【0023】なお、多ビットのメモリにおいても、PM
OS3に相当するPMOSは、最低1個で所望の動作を
行うことが可能であり、PMOS3に大きいサイズのP
MOSを使用することによる使用面積のオーバーヘッド
の影響もほとんど無い。
OS3に相当するPMOSは、最低1個で所望の動作を
行うことが可能であり、PMOS3に大きいサイズのP
MOSを使用することによる使用面積のオーバーヘッド
の影響もほとんど無い。
【0024】図3に本発明の第2の実施例を示す。
【0025】図3の半導体記憶装置においては、図1の
半導体記憶装置においてPMOS1のソース側にセレク
タ11を配置し、PMOS1のソース側をPMOS3の
ドレインに接続するか、直接VDDと接続するかを、セ
レクト信号10により制御している。これにより、消費
電力が増えても高速動作をさせたい場合は、PMOS1
のソースとVDDを接続するようにセレクタの設定を行
い、動作速度が遅くても低消費電力としたい場合は、P
MOS1のソースとPMOS3のドレインを接続するよ
うにセレクタの設定を行う。
半導体記憶装置においてPMOS1のソース側にセレク
タ11を配置し、PMOS1のソース側をPMOS3の
ドレインに接続するか、直接VDDと接続するかを、セ
レクト信号10により制御している。これにより、消費
電力が増えても高速動作をさせたい場合は、PMOS1
のソースとVDDを接続するようにセレクタの設定を行
い、動作速度が遅くても低消費電力としたい場合は、P
MOS1のソースとPMOS3のドレインを接続するよ
うにセレクタの設定を行う。
【0026】
【発明の効果】以上述べた様に、本発明によれば、低消
費電力の半導体記憶装置を提供することが出来、使用目
的等に応じて、低消費電力モードと高速モードを切り替
えられる半導体記憶装置を提供することが出来る。
費電力の半導体記憶装置を提供することが出来、使用目
的等に応じて、低消費電力モードと高速モードを切り替
えられる半導体記憶装置を提供することが出来る。
【図1】本発明の第1の実施例を示す図
【図2】第1の実施例の動作タイミングについて説明し
た図
た図
【図3】本発明の第2の実施例を示す図
【図4】従来例を示す図
【図5】図4の実施例の動作タイミングについて説明し
た図
た図
【図6】従来例を示す図
【図7】図6の実施例の動作タイミングについて説明し
た図
た図
Claims (2)
- 【請求項1】 メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置において、前記
読み出し信号を前記メモリセルから前記センスアンプま
で伝達するビット線が、プリチャージ用クロックでオ
ン、オフが制御されるNMOSを介して、高電位電源線
と接続し、読み出し動作前に前記ビット線をプリチャー
ジする構成を持ち、前記センスアンプは、CMOSイン
バータータイプのセンスアンプであり、前記CMOSイ
ンバータータイプセンスアンプの初段インバーターにお
いて、前記ビット線でオン、オフが制御される第1のP
MOSのソースと高電位電源線の間に、プリチャージ用
クロックでオン、オフが制御される第2のPMOSを有
することを特徴とする半導体記憶装置。 - 【請求項2】 メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置において、前記
読み出し信号を前記メモリセルから前記センスアンプま
で伝達するビット線が、プリチャージ用クロックでオ
ン、オフが制御されるNMOSを介して、高電位電源線
と接続し、読み出し動作前に前記ビット線をプリチャー
ジする構成を持ち、前記センスアンプは、CMOSイン
バータータイプのセンスアンプであり、前記CMOSイ
ンバータータイプセンスアンプの初段インバーターにお
いて、前記ビット線でオン、オフが制御される第1のP
MOSのソースと高電位電源線の間に、プリチャージ用
クロックと低電位電源線のどちらかを選択するセレクタ
の出力でオン、オフが制御される第2のPMOSを有す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8203438A JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8203438A JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1050073A true JPH1050073A (ja) | 1998-02-20 |
Family
ID=16474109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8203438A Pending JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1050073A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
JP2013009311A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1996
- 1996-08-01 JP JP8203438A patent/JPH1050073A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
JP2013009311A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |