JPH1050073A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1050073A JPH1050073A JP8203438A JP20343896A JPH1050073A JP H1050073 A JPH1050073 A JP H1050073A JP 8203438 A JP8203438 A JP 8203438A JP 20343896 A JP20343896 A JP 20343896A JP H1050073 A JPH1050073 A JP H1050073A
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- Japan
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- sense amplifier
- bit line
- turned
- semiconductor memory
- nmos
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Abstract
(57)【要約】
【課題】低消費電力の半導体記憶装置を提供する。
【解決手段】１）プリチャージ用クロック１で制御され
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）この時、ＮＭＯＳ１はオンしているが、ＰＭＯＳ３
がオフしているため、ＶＤＤ−ＧＮＤ間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。 ３）また、ＮＭＯＳ１がオンしているために、初段イン
バーターの出力は不定とならない。したがって読み出し
データ６も不定とはならず、読み出しデータ６が駆動す
る次段以降のゲートにおいても、貫通電流が流れるのを
抑止出来る。
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）この時、ＮＭＯＳ１はオンしているが、ＰＭＯＳ３
がオフしているため、ＶＤＤ−ＧＮＤ間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。 ３）また、ＮＭＯＳ１がオンしているために、初段イン
バーターの出力は不定とならない。したがって読み出し
データ６も不定とはならず、読み出しデータ６が駆動す
る次段以降のゲートにおいても、貫通電流が流れるのを
抑止出来る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に読み出し用センスアンプを有する半導体記憶装
置に関する。
し、特に読み出し用センスアンプを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置の読み出し動作
を説明する例を、図４、図５に示す。
るセンスアンプを有する半導体記憶装置の読み出し動作
を説明する例を、図４、図５に示す。
【０００３】図４の半導体記憶装置の読み出し動作は以
下のように行われる。なお、図４において、高電位電源
線をＶＤＤ、低電位電源線をＧＮＤとし、プリチャージ
用クロック１とワード線２はＶＤＤとＧＮＤの間をフル
スイングする信号であると仮定する。
下のように行われる。なお、図４において、高電位電源
線をＶＤＤ、低電位電源線をＧＮＤとし、プリチャージ
用クロック１とワード線２はＶＤＤとＧＮＤの間をフル
スイングする信号であると仮定する。
【０００４】１）プリチャージ用クロック１で制御され
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）プリチャージ用クロックが反転して、ＮＭＯＳ３が
オフする。
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）プリチャージ用クロックが反転して、ＮＭＯＳ３が
オフする。
【０００５】３）ワード線２で制御されたＮＭＯＳ４が
オンして、メモリセル３のデータが、ビット線４に伝達
される。（読み出し区間） ４）ビット線４のデータが、センスアンプ５で増幅され
て、読み出しデータ６に読み出される。（読み出し区
間） なお、センスアンプ５は、ＰＭＯＳ１およびＮＭＯＳ１
で構成される初段のインバーター（以降、初段インバー
ター）と、ＰＭＯＳ２およびＮＭＯＳ２で構成される２
段目のインバーター（以降、２段目インバーター）の２
段で構成されている。
オンして、メモリセル３のデータが、ビット線４に伝達
される。（読み出し区間） ４）ビット線４のデータが、センスアンプ５で増幅され
て、読み出しデータ６に読み出される。（読み出し区
間） なお、センスアンプ５は、ＰＭＯＳ１およびＮＭＯＳ１
で構成される初段のインバーター（以降、初段インバー
ター）と、ＰＭＯＳ２およびＮＭＯＳ２で構成される２
段目のインバーター（以降、２段目インバーター）の２
段で構成されている。
【０００６】ここで、プリチャージ用トランジスタとし
て、ＮＭＯＳ（ＮＭＯＳ３）を使用しているために、プ
リチャージ期間中のビット線４の電位は、ＮＭＯＳ３の
スレッショルド電圧をＶｔとすると、最大でもＶＤＤ−
Ｖｔ程度までしか上昇しない。これにより、ビット線４
の振幅を小さくして、ＡＣ性能を向上しているが、その
ために、センスアンプ５の初段のインバーターのＰＭＯ
Ｓ１が完全にオフしない。従って、プリチャージ期間中
は、ＰＭＯＳ１とＮＭＯＳ１を介して、ＶＤＤからＧＮ
Ｄに対して貫通電流が流れてしまう。
て、ＮＭＯＳ（ＮＭＯＳ３）を使用しているために、プ
リチャージ期間中のビット線４の電位は、ＮＭＯＳ３の
スレッショルド電圧をＶｔとすると、最大でもＶＤＤ−
Ｖｔ程度までしか上昇しない。これにより、ビット線４
の振幅を小さくして、ＡＣ性能を向上しているが、その
ために、センスアンプ５の初段のインバーターのＰＭＯ
Ｓ１が完全にオフしない。従って、プリチャージ期間中
は、ＰＭＯＳ１とＮＭＯＳ１を介して、ＶＤＤからＧＮ
Ｄに対して貫通電流が流れてしまう。
【０００７】以上の問題を解決するために、「特開平５
−５４６５２」で提案されている（特許請求の範囲の請
求項２）従来技術の例を図６、図７に示す。図６に示さ
れる回路は、図４との回路違いは、初段インバーターお
よび２段目インバーターのＰＭＯＳ（ＰＭＯＳ１、ＰＭ
ＯＳ２）とＶＤＤの間に、ＰＭＯＳ３、４制御入力７で
制御されるＰＭＯＳ３、ＰＭＯＳ４を配置し、ＮＭＯＳ
（ＮＭＯＳ１、ＮＭＯＳ２）とＧＮＤの間に、ＮＭＯＳ
５、６制御入力８で制御されるＮＭＯＳ５、ＮＭＯＳ６
を配置している点である。これにより、プリチャージ区
間中は、７、８を用いて、ＰＭＯＳ３、ＰＭＯＳ４、Ｎ
ＭＯＳ５、ＮＭＯＳ６をオフすることにより、ＶＤＤ−
ＧＮＤ間の貫通電流を削減している。
−５４６５２」で提案されている（特許請求の範囲の請
求項２）従来技術の例を図６、図７に示す。図６に示さ
れる回路は、図４との回路違いは、初段インバーターお
よび２段目インバーターのＰＭＯＳ（ＰＭＯＳ１、ＰＭ
ＯＳ２）とＶＤＤの間に、ＰＭＯＳ３、４制御入力７で
制御されるＰＭＯＳ３、ＰＭＯＳ４を配置し、ＮＭＯＳ
（ＮＭＯＳ１、ＮＭＯＳ２）とＧＮＤの間に、ＮＭＯＳ
５、６制御入力８で制御されるＮＭＯＳ５、ＮＭＯＳ６
を配置している点である。これにより、プリチャージ区
間中は、７、８を用いて、ＰＭＯＳ３、ＰＭＯＳ４、Ｎ
ＭＯＳ５、ＮＭＯＳ６をオフすることにより、ＶＤＤ−
ＧＮＤ間の貫通電流を削減している。
【０００８】また、「特開平６−３０２１９６」では、
図４の初段インバーターのＰＭＯＳ１とＶＤＤの間にあ
たる部分にＰＭＯＳを配置し、常時オン状態で使用する
抵抗素子とし、その抵抗の電圧降下を利用して貫通電流
を削減する半導体記憶装置が提案されている。
図４の初段インバーターのＰＭＯＳ１とＶＤＤの間にあ
たる部分にＰＭＯＳを配置し、常時オン状態で使用する
抵抗素子とし、その抵抗の電圧降下を利用して貫通電流
を削減する半導体記憶装置が提案されている。
【０００９】
【発明が解決しようとする課題】以上説明した従来技術
の例に関し、「特開平５−５４６５２」では、プリチャ
ージ区間中は、読み出しデータ６が不定となり、それが
駆動する次段のゲートの入力が不定となるため、次段の
ゲートのＶＤＤ−ＧＮＤ間に貫通電流が流れる可能性が
有る。
の例に関し、「特開平５−５４６５２」では、プリチャ
ージ区間中は、読み出しデータ６が不定となり、それが
駆動する次段のゲートの入力が不定となるため、次段の
ゲートのＶＤＤ−ＧＮＤ間に貫通電流が流れる可能性が
有る。
【００１０】また、「特開平５−５４６５２」、「特開
平６−３０２１９６」ともに、貫通電流削減のために配
置したＮＭＯＳ、ＰＭＯＳのため、トランジスタが縦積
み構造となり、読み出し動作時には、読み出し速度を低
下させるという作用を及ぼす。
平６−３０２１９６」ともに、貫通電流削減のために配
置したＮＭＯＳ、ＰＭＯＳのため、トランジスタが縦積
み構造となり、読み出し動作時には、読み出し速度を低
下させるという作用を及ぼす。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルからの読み出し信号を増幅するセンスア
ンプを有する半導体記憶装置において、前記読み出し信
号を前記メモリセルから前記センスアンプまで伝達する
ビット線が、プリチャージ用クロックでオン、オフが制
御されるＮＭＯＳを介して、高電位電源線と接続し、読
み出し動作前に前記ビット線をプリチャージする構成を
持ち、前記センスアンプは、ＣＭＯＳインバータータイ
プのセンスアンプであり、前記ＣＭＯＳインバータータ
イプセンスアンプの初段インバーターにおいて、前記ビ
ット線でオン、オフが制御される第１のＰＭＯＳのソー
スと高電位電源線の間に、プリチャージ用クロックでオ
ン、オフが制御される第２のＰＭＯＳを有することを特
徴とする。
は、メモリセルからの読み出し信号を増幅するセンスア
ンプを有する半導体記憶装置において、前記読み出し信
号を前記メモリセルから前記センスアンプまで伝達する
ビット線が、プリチャージ用クロックでオン、オフが制
御されるＮＭＯＳを介して、高電位電源線と接続し、読
み出し動作前に前記ビット線をプリチャージする構成を
持ち、前記センスアンプは、ＣＭＯＳインバータータイ
プのセンスアンプであり、前記ＣＭＯＳインバータータ
イプセンスアンプの初段インバーターにおいて、前記ビ
ット線でオン、オフが制御される第１のＰＭＯＳのソー
スと高電位電源線の間に、プリチャージ用クロックでオ
ン、オフが制御される第２のＰＭＯＳを有することを特
徴とする。
【００１２】また、本発明の半導体記憶装置は、メモリ
セルからの読み出し信号を増幅するセンスアンプを有す
る半導体記憶装置において、前記読み出し信号を前記メ
モリセルから前記センスアンプまで伝達するビット線
が、プリチャージ用クロックでオン、オフが制御される
ＮＭＯＳを介して、高電位電源線と接続し、読み出し動
作前に前記ビット線をプリチャージする構成を持ち、前
記センスアンプは、ＣＭＯＳインバータータイプのセン
スアンプであり、前記ＣＭＯＳインバータータイプセン
スアンプの初段インバーターにおいて、前記ビット線で
オン、オフが制御される第１のＰＭＯＳのソースと高電
位電源線の間に、プリチャージ用クロックと低電位電源
線のどちらかを選択するセレクタの出力でオン、オフが
制御される第２のＰＭＯＳを有することを特徴とする。
セルからの読み出し信号を増幅するセンスアンプを有す
る半導体記憶装置において、前記読み出し信号を前記メ
モリセルから前記センスアンプまで伝達するビット線
が、プリチャージ用クロックでオン、オフが制御される
ＮＭＯＳを介して、高電位電源線と接続し、読み出し動
作前に前記ビット線をプリチャージする構成を持ち、前
記センスアンプは、ＣＭＯＳインバータータイプのセン
スアンプであり、前記ＣＭＯＳインバータータイプセン
スアンプの初段インバーターにおいて、前記ビット線で
オン、オフが制御される第１のＰＭＯＳのソースと高電
位電源線の間に、プリチャージ用クロックと低電位電源
線のどちらかを選択するセレクタの出力でオン、オフが
制御される第２のＰＭＯＳを有することを特徴とする。
【００１３】
【発明の実施の形態】次に図面を用いて本発明の実施例
について説明する。
について説明する。
【００１４】図１に本発明の第１の実施例を、図２に図
１の半導体記憶装置の動作タイミング図を示す。
１の半導体記憶装置の動作タイミング図を示す。
【００１５】図１の半導体記憶装置は、図４の半導体記
憶装置において、初段インバーターのＰＭＯＳ１とＶＤ
Ｄの間にあたる部分にＰＭＯＳ３を配置し、さらにＰＭ
ＯＳ３をプリチャージ用クロック１を用いて、オン、オ
フを制御する構成となっている。
憶装置において、初段インバーターのＰＭＯＳ１とＶＤ
Ｄの間にあたる部分にＰＭＯＳ３を配置し、さらにＰＭ
ＯＳ３をプリチャージ用クロック１を用いて、オン、オ
フを制御する構成となっている。
【００１６】図１の半導体記憶装置の読み出し動作は以
下のように行われる。なお、図１において、高電位電源
線をＶＤＤ、低電位電源線をＧＮＤとし、プリチャージ
用クロック１とワード線２はＶＤＤとＧＮＤの間をフル
スイングする信号であると仮定する。
下のように行われる。なお、図１において、高電位電源
線をＶＤＤ、低電位電源線をＧＮＤとし、プリチャージ
用クロック１とワード線２はＶＤＤとＧＮＤの間をフル
スイングする信号であると仮定する。
【００１７】１）プリチャージ用クロック１で制御され
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）この時、ＮＭＯＳ１はオンしているが、ＰＭＯＳ３
がオフしているため、ＶＤＤ−ＧＮＤ間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。
たＮＭＯＳ３をオンして、ビット線４をプリチャージす
る。（プリチャージ区間） ２）この時、ＮＭＯＳ１はオンしているが、ＰＭＯＳ３
がオフしているため、ＶＤＤ−ＧＮＤ間の、純粋なリー
ク分を除き、貫通電流はほとんど流れない。
【００１８】３）また、ＮＭＯＳ１がオンしているため
に、初段インバーターの出力は不定とならない。したが
って読み出しデータ６も不定とはならず、読み出しデー
タ６が駆動する次段以降のゲートにおいても、貫通電流
が流れるのを抑止出来る。
に、初段インバーターの出力は不定とならない。したが
って読み出しデータ６も不定とはならず、読み出しデー
タ６が駆動する次段以降のゲートにおいても、貫通電流
が流れるのを抑止出来る。
【００１９】４）次に、プリチャージ用クロックが反転
して、ＮＭＯＳ３がオフする。
して、ＮＭＯＳ３がオフする。
【００２０】５）同時にＰＭＯＳ３がオンする。
【００２１】６）以降は、図４の半導体記憶装置と同様
に読み出し動作を行う。
に読み出し動作を行う。
【００２２】ここで、ＰＭＯＳ３をＰＭＯＳ１に比し
て、十分大きいサイズ（１０倍程度）のＰＭＯＳで構成
することにより、ＰＭＯＳ１とＰＭＯＳ３が縦積み構造
になることによる読み出し速度へのオーバーヘッドを最
小限に押さえることが可能である。
て、十分大きいサイズ（１０倍程度）のＰＭＯＳで構成
することにより、ＰＭＯＳ１とＰＭＯＳ３が縦積み構造
になることによる読み出し速度へのオーバーヘッドを最
小限に押さえることが可能である。
【００２３】なお、多ビットのメモリにおいても、ＰＭ
ＯＳ３に相当するＰＭＯＳは、最低１個で所望の動作を
行うことが可能であり、ＰＭＯＳ３に大きいサイズのＰ
ＭＯＳを使用することによる使用面積のオーバーヘッド
の影響もほとんど無い。
ＯＳ３に相当するＰＭＯＳは、最低１個で所望の動作を
行うことが可能であり、ＰＭＯＳ３に大きいサイズのＰ
ＭＯＳを使用することによる使用面積のオーバーヘッド
の影響もほとんど無い。
【００２４】図３に本発明の第２の実施例を示す。
【００２５】図３の半導体記憶装置においては、図１の
半導体記憶装置においてＰＭＯＳ１のソース側にセレク
タ１１を配置し、ＰＭＯＳ１のソース側をＰＭＯＳ３の
ドレインに接続するか、直接ＶＤＤと接続するかを、セ
レクト信号１０により制御している。これにより、消費
電力が増えても高速動作をさせたい場合は、ＰＭＯＳ１
のソースとＶＤＤを接続するようにセレクタの設定を行
い、動作速度が遅くても低消費電力としたい場合は、Ｐ
ＭＯＳ１のソースとＰＭＯＳ３のドレインを接続するよ
うにセレクタの設定を行う。
半導体記憶装置においてＰＭＯＳ１のソース側にセレク
タ１１を配置し、ＰＭＯＳ１のソース側をＰＭＯＳ３の
ドレインに接続するか、直接ＶＤＤと接続するかを、セ
レクト信号１０により制御している。これにより、消費
電力が増えても高速動作をさせたい場合は、ＰＭＯＳ１
のソースとＶＤＤを接続するようにセレクタの設定を行
い、動作速度が遅くても低消費電力としたい場合は、Ｐ
ＭＯＳ１のソースとＰＭＯＳ３のドレインを接続するよ
うにセレクタの設定を行う。
【００２６】
【発明の効果】以上述べた様に、本発明によれば、低消
費電力の半導体記憶装置を提供することが出来、使用目
的等に応じて、低消費電力モードと高速モードを切り替
えられる半導体記憶装置を提供することが出来る。
費電力の半導体記憶装置を提供することが出来、使用目
的等に応じて、低消費電力モードと高速モードを切り替
えられる半導体記憶装置を提供することが出来る。
【図１】本発明の第１の実施例を示す図
【図２】第１の実施例の動作タイミングについて説明し
た図
た図
【図３】本発明の第２の実施例を示す図
【図４】従来例を示す図
【図５】図４の実施例の動作タイミングについて説明し
た図
た図
【図６】従来例を示す図
【図７】図６の実施例の動作タイミングについて説明し
た図
た図
Claims (2)
- 【請求項１】 メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置において、前記
読み出し信号を前記メモリセルから前記センスアンプま
で伝達するビット線が、プリチャージ用クロックでオ
ン、オフが制御されるＮＭＯＳを介して、高電位電源線
と接続し、読み出し動作前に前記ビット線をプリチャー
ジする構成を持ち、前記センスアンプは、ＣＭＯＳイン
バータータイプのセンスアンプであり、前記ＣＭＯＳイ
ンバータータイプセンスアンプの初段インバーターにお
いて、前記ビット線でオン、オフが制御される第１のＰ
ＭＯＳのソースと高電位電源線の間に、プリチャージ用
クロックでオン、オフが制御される第２のＰＭＯＳを有
することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルからの読み出し信号を増幅す
るセンスアンプを有する半導体記憶装置において、前記
読み出し信号を前記メモリセルから前記センスアンプま
で伝達するビット線が、プリチャージ用クロックでオ
ン、オフが制御されるＮＭＯＳを介して、高電位電源線
と接続し、読み出し動作前に前記ビット線をプリチャー
ジする構成を持ち、前記センスアンプは、ＣＭＯＳイン
バータータイプのセンスアンプであり、前記ＣＭＯＳイ
ンバータータイプセンスアンプの初段インバーターにお
いて、前記ビット線でオン、オフが制御される第１のＰ
ＭＯＳのソースと高電位電源線の間に、プリチャージ用
クロックと低電位電源線のどちらかを選択するセレクタ
の出力でオン、オフが制御される第２のＰＭＯＳを有す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203438A JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203438A JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050073A true JPH1050073A (ja) | 1998-02-20 |
Family
ID=16474109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203438A Pending JPH1050073A (ja) | 1996-08-01 | 1996-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2013009311A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1996
- 1996-08-01 JP JP8203438A patent/JPH1050073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2013009311A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |