JP2693970B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2693970B2 JP2693970B2 JP63208429A JP20842988A JP2693970B2 JP 2693970 B2 JP2693970 B2 JP 2693970B2 JP 63208429 A JP63208429 A JP 63208429A JP 20842988 A JP20842988 A JP 20842988A JP 2693970 B2 JP2693970 B2 JP 2693970B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはそれに含まれる差動
増幅回路に関し、例えばSRAM（スタティック・ランダム
・アクセス・メモリ）のセンスアンプに適用して有効な
技術に関するものである。
増幅回路に関し、例えばSRAM（スタティック・ランダム
・アクセス・メモリ）のセンスアンプに適用して有効な
技術に関するものである。
SRAMにおいて、メモリセルからの読み出し信号を増幅
する差動増幅型センスアンプの多くは基本的に一対の入
力トランジスタ、カレントミラー負荷、及び電流源とさ
れるパワースイッチトランジスタを備えて構成される。
する差動増幅型センスアンプの多くは基本的に一対の入
力トランジスタ、カレントミラー負荷、及び電流源とさ
れるパワースイッチトランジスタを備えて構成される。
このような差動増幅型センスアンプの増幅能力はパワ
ースイッチトランジスタを介して流れるバイアス電流に
比例する。したがって、センスアンプによるメモリセル
データの増幅確定時間を短縮しようとすればパワースイ
ッチトランジスタのサイズを大きくすればよい。
ースイッチトランジスタを介して流れるバイアス電流に
比例する。したがって、センスアンプによるメモリセル
データの増幅確定時間を短縮しようとすればパワースイ
ッチトランジスタのサイズを大きくすればよい。
尚、差動増幅型センスアンプを持つSRAMについて記載
された文献の例としては特開昭58−4349号がある。
された文献の例としては特開昭58−4349号がある。
しかしながら、差動増幅型センスアンプのパワースイ
ッチトランジスタを大型化すると、利得を大きくするこ
とができる反面その電力消費量も格段に増える。例え
ば、アドレス信号の変化を検出することによってメモリ
サイクルを発生させ、次のメモリサイクルまでセンスア
ンプの出力状態を完全スタティックに保持するような動
作モードを持つSRAMの場合、読み出し動作が指示された
チップ選択状態においては常時その差動増幅型センスア
ンプは活性化されなければならないため、センスアンプ
の利得増大すなわち高速動作のためには著しく電力消費
量が増す。電力消費量が増大すると、放熱能力の高い材
質もしくは構造のパッケージに半導体集積回路を封入し
なければならなくなり、差動増幅型センスアンプの利得
がパッケージの材質や構造に制約を受け、ひいてはSRAM
の高速動作が阻まれることにもなる。
ッチトランジスタを大型化すると、利得を大きくするこ
とができる反面その電力消費量も格段に増える。例え
ば、アドレス信号の変化を検出することによってメモリ
サイクルを発生させ、次のメモリサイクルまでセンスア
ンプの出力状態を完全スタティックに保持するような動
作モードを持つSRAMの場合、読み出し動作が指示された
チップ選択状態においては常時その差動増幅型センスア
ンプは活性化されなければならないため、センスアンプ
の利得増大すなわち高速動作のためには著しく電力消費
量が増す。電力消費量が増大すると、放熱能力の高い材
質もしくは構造のパッケージに半導体集積回路を封入し
なければならなくなり、差動増幅型センスアンプの利得
がパッケージの材質や構造に制約を受け、ひいてはSRAM
の高速動作が阻まれることにもなる。
本発明の目的は、半導体集積回路に含まれる差動増幅
回路の利得を電力消費量の著しい増大を招くことなく上
げることができるようにするものである。
回路の利得を電力消費量の著しい増大を招くことなく上
げることができるようにするものである。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路に含まれる差動増幅回路の
パワースイッチトランジスタを複数個設け、この差動増
幅回路の出力を反転動作させ得るときに全てのパワース
イッチトランジスタをオン動作させ、出力レベルの反転
動作が確定し得る以降その出力論理値を保持する期間に
は一部のパワースイッチトランジスタをオフ動作させる
ようにするものである。
パワースイッチトランジスタを複数個設け、この差動増
幅回路の出力を反転動作させ得るときに全てのパワース
イッチトランジスタをオン動作させ、出力レベルの反転
動作が確定し得る以降その出力論理値を保持する期間に
は一部のパワースイッチトランジスタをオフ動作させる
ようにするものである。
また、上記差動増幅回路に対しさらに利得の向上を図
るには、、上記入力トランジスタと同じ入力信号を受け
る別の入力トランジスタを、選択トランジスタを介して
夫々の入力トランジスタに並列接続し、それら選択トラ
ンジスタを、上記オフ動作される一部のパワースイッチ
トランジスタと同相でスイッチ制御する構成を付加する
とよい。
るには、、上記入力トランジスタと同じ入力信号を受け
る別の入力トランジスタを、選択トランジスタを介して
夫々の入力トランジスタに並列接続し、それら選択トラ
ンジスタを、上記オフ動作される一部のパワースイッチ
トランジスタと同相でスイッチ制御する構成を付加する
とよい。
また、この構成に対してさらに利得を上げようとする
なら、上記夫々の選択トランジスタと電源端子との間
に、カレントミラー負荷を構成するトラジスタと同じ導
電型の別の選択トランジスタ及び負荷トランジスタを直
列接続し、当該別の選択トランジスタを上記選択トラン
ジスタと同相でスイッチ制御すると共に、上記負荷トラ
ンジスタの選択ゲートをカレントミラー負荷を構成する
トランジスタの選択ゲートに結合するとよい。
なら、上記夫々の選択トランジスタと電源端子との間
に、カレントミラー負荷を構成するトラジスタと同じ導
電型の別の選択トランジスタ及び負荷トランジスタを直
列接続し、当該別の選択トランジスタを上記選択トラン
ジスタと同相でスイッチ制御すると共に、上記負荷トラ
ンジスタの選択ゲートをカレントミラー負荷を構成する
トランジスタの選択ゲートに結合するとよい。
上記した手段によれば、差動増幅回路の出力を反転さ
せるときに最大のバイアス電流が流され、出力レベルの
反転動作が確定した後はその出力論理値を保持し得るに
足る相対的に小さなバイアス電流が流されることによ
り、全体的な電力消費量を著しく増大させることなく、
半導体集積回路に含まれる差動増幅回路の利得を上げる
ことを達成するものである。
せるときに最大のバイアス電流が流され、出力レベルの
反転動作が確定した後はその出力論理値を保持し得るに
足る相対的に小さなバイアス電流が流されることによ
り、全体的な電力消費量を著しく増大させることなく、
半導体集積回路に含まれる差動増幅回路の利得を上げる
ことを達成するものである。
第６図には本発明の一実施例であるSRAMのブロック図
が示される。。
が示される。。
同図に示されるSRAMは、特に制限されないが、MOS集
積回路製造技術によってシリコン基板のような１つの半
導体基板に形成される。
積回路製造技術によってシリコン基板のような１つの半
導体基板に形成される。
本実施例のSRAMは、スタテッィク型メモリセルを複数
個マトリクス配置して成るメモリセルアレイ１を有す
る。メモリセル２は、特に制限されないが、第５図に示
されるようにＰチャンネル型MOSFETQ1とＮチャンネル型
MOSFETQ2とによって構成される一対のCMOS（相補型MO
S）インバータ回路2A,2Bの入力端子及び出力端子を相互
に交叉結合したフリップフロップ回路を主体とし、上記
CMOSインバータ回路2A,2Bの出力端子には一対のＮチャ
ンネル型選択MOSFETQ3,Q4が結合されて構成される。メ
モリセル１のデータ入出力端子即ち選択MOSFETQ3,Q4の
一方のドレイン／ソース電極はビット線BL,▲▼に
結合され、メモリセルの選択端子とされる選択MOSFETQ
3,Q4のゲート電極は代表的に示されたワード線WLに結合
される。
個マトリクス配置して成るメモリセルアレイ１を有す
る。メモリセル２は、特に制限されないが、第５図に示
されるようにＰチャンネル型MOSFETQ1とＮチャンネル型
MOSFETQ2とによって構成される一対のCMOS（相補型MO
S）インバータ回路2A,2Bの入力端子及び出力端子を相互
に交叉結合したフリップフロップ回路を主体とし、上記
CMOSインバータ回路2A,2Bの出力端子には一対のＮチャ
ンネル型選択MOSFETQ3,Q4が結合されて構成される。メ
モリセル１のデータ入出力端子即ち選択MOSFETQ3,Q4の
一方のドレイン／ソース電極はビット線BL,▲▼に
結合され、メモリセルの選択端子とされる選択MOSFETQ
3,Q4のゲート電極は代表的に示されたワード線WLに結合
される。
上記メモリセル２のデータ入出力端子は列毎に対応す
るビット線に結合され、メモリセル２の選択端子は行毎
に対応するワード線に結合される。ワード線を選択する
ために外部から供給されるローアドレス信号Arはローア
ドレスバッファ３に供給され、内部相補アドレス信号と
してローアドレスデコーダ及びワードドライバ４に与え
られる。ローアドレスデコーダ及びワードドライバ４は
その内部相補アドレス信号を解読し、これに対応する１
本のワード線を選択レベルに駆動する。
るビット線に結合され、メモリセル２の選択端子は行毎
に対応するワード線に結合される。ワード線を選択する
ために外部から供給されるローアドレス信号Arはローア
ドレスバッファ３に供給され、内部相補アドレス信号と
してローアドレスデコーダ及びワードドライバ４に与え
られる。ローアドレスデコーダ及びワードドライバ４は
その内部相補アドレス信号を解読し、これに対応する１
本のワード線を選択レベルに駆動する。
上記ビット線は、カラムスイッチ回路５に含まれるト
ランスファゲートを介してコモンデータ線対CD,▲
▼に共通接続される。上記トランスファゲートを選択す
るために外部から供給されるカラムアドレス信号Acはカ
ラムアドレスバッファ６に供給され、内部相補アドレス
信号としてカラムアドレスデコーダ７に与えられる。カ
ラムアドレスデコーダ７はその内部相補アドレス信号を
解読し、これに対応するトランスファゲートをオン動作
させて所定のビット線をコモンデータ線CD,▲▼に
導通にする。尚、各ビット線の他端部には夫々図示しな
いプリチャージ素子もしくは負荷素子が結合されてい
る。
ランスファゲートを介してコモンデータ線対CD,▲
▼に共通接続される。上記トランスファゲートを選択す
るために外部から供給されるカラムアドレス信号Acはカ
ラムアドレスバッファ６に供給され、内部相補アドレス
信号としてカラムアドレスデコーダ７に与えられる。カ
ラムアドレスデコーダ７はその内部相補アドレス信号を
解読し、これに対応するトランスファゲートをオン動作
させて所定のビット線をコモンデータ線CD,▲▼に
導通にする。尚、各ビット線の他端部には夫々図示しな
いプリチャージ素子もしくは負荷素子が結合されてい
る。
上記コモンデータ線対CD,▲▼には、書き込み回
路８の出力端子とセンスアンプ９の入力端子が結合され
る。書き込み回路８は、入出力回路10から供給される書
き込みデータに従ってコモンデータ線対CD,▲▼を
所定の相補レベルに駆動する。センスアンプ９は、メモ
リセルデータの読み出しによってコモンデータ線対CD,
▲▼に生ずる微小なレベル変化を増幅して入出力回
路10に与える。
路８の出力端子とセンスアンプ９の入力端子が結合され
る。書き込み回路８は、入出力回路10から供給される書
き込みデータに従ってコモンデータ線対CD,▲▼を
所定の相補レベルに駆動する。センスアンプ９は、メモ
リセルデータの読み出しによってコモンデータ線対CD,
▲▼に生ずる微小なレベル変化を増幅して入出力回
路10に与える。
本実施例のSRAMは、特に制限されないが、アドレス変
化検出回路11を備える。このアドレス変化検出回路11
は、ローアドレスバッファ３及びカラムアドレスバッフ
ァ６から出力される内部相補アドレス信号の変化を検出
すると、検出パルスφatdを発生する。この検出パルス
φatdはタイミングジェネレータ12に供給される。この
タイミングジェネレータ12には、特に制限されないが、
そのほかに外部制御信号としてのチップセリクト信号▲
▼、ライトイネーブル信号▲▼、及びアウトプ
ットイネーブル信号▲▼が供給される。チップセレ
クト信号▲▼はそのローレベルによってチップ選択
状態を指示し、ライトイネーブル信号▲▼はそのロ
ーレベルによって書き込み動作を指示し、アウトプット
イネーブル信号▲▼は入出力回路10の動作を指示す
る。これら各種信号を受けるタインミングジェネレータ
12は、それら信号▲▼，▲▼，▲▼のレベ
ル並びに検出パルスφatdの発生タイミングに従って内
部動作モードを決定し、これに従ってSRAM内部を所定の
手順で制御する。
化検出回路11を備える。このアドレス変化検出回路11
は、ローアドレスバッファ３及びカラムアドレスバッフ
ァ６から出力される内部相補アドレス信号の変化を検出
すると、検出パルスφatdを発生する。この検出パルス
φatdはタイミングジェネレータ12に供給される。この
タイミングジェネレータ12には、特に制限されないが、
そのほかに外部制御信号としてのチップセリクト信号▲
▼、ライトイネーブル信号▲▼、及びアウトプ
ットイネーブル信号▲▼が供給される。チップセレ
クト信号▲▼はそのローレベルによってチップ選択
状態を指示し、ライトイネーブル信号▲▼はそのロ
ーレベルによって書き込み動作を指示し、アウトプット
イネーブル信号▲▼は入出力回路10の動作を指示す
る。これら各種信号を受けるタインミングジェネレータ
12は、それら信号▲▼，▲▼，▲▼のレベ
ル並びに検出パルスφatdの発生タイミングに従って内
部動作モードを決定し、これに従ってSRAM内部を所定の
手順で制御する。
ここで、本実施例のSRAMは、特に制限されないが、検
出パルスφatdに同期してメモリサイクルを発生させ、
読み出し動作が指示されたチップ選択状態においては次
のメモリサイクルまでセンスアンプ９の出力状態を完全
スタティックに保持する動作を繰り返す。したがって本
実施例のSRAMにおいては、読み出し動作が指示されたチ
ップ選択状態において常時センスアンプ９は活性化され
なければならない。以下このようなセンスアンプ９にお
いて、電力消費量を著しく増大させることなくその利得
を上げるための構成を中心に説明する。
出パルスφatdに同期してメモリサイクルを発生させ、
読み出し動作が指示されたチップ選択状態においては次
のメモリサイクルまでセンスアンプ９の出力状態を完全
スタティックに保持する動作を繰り返す。したがって本
実施例のSRAMにおいては、読み出し動作が指示されたチ
ップ選択状態において常時センスアンプ９は活性化され
なければならない。以下このようなセンスアンプ９にお
いて、電力消費量を著しく増大させることなくその利得
を上げるための構成を中心に説明する。
第１図にはセンスアンプ９の一例が示される。
このセンスアンプ９は、特に制限されないが、４個の
シングルエンド形式の差動増幅回路15A〜15Dを合計４個
用い、２個づつ並列接続した構成を直列２段設けて構成
される。
シングルエンド形式の差動増幅回路15A〜15Dを合計４個
用い、２個づつ並列接続した構成を直列２段設けて構成
される。
上記差動増幅回路15Aは、特に制限されないが、ソー
ス電極が共通接続された差動対を成す一対のＮチャンネ
ル型入力MOSFETQ11a,Q12aを有し、その入力MOSFETQ11a,
Q12aのドレイン電極の夫々に、カレントミラー負荷を構
成するＰチャンネル型MOSFETQ13a,Q14aのドレイン電極
を接続して成る。上記カレントミラー負荷を構成するＰ
チャンネル型MOSFETQ13a,Q14aのソース電極は電源電圧V
ddに接続され、それらゲート電極の共通接続端は入力MO
SFETQ11aのドレイン電極に結合される。差動増幅回路15
Aの一方の入力端子とされる入力MOSFETQ11aのゲート電
極はコモンデータ線CDに結合され、他方の入力端子とさ
れる入力MOSFETQ12aのゲート電極はコモンデータ線▲
▼に結合される。差動増幅回路15Aの出力端子はMOSFE
TQ12aとQ14aとの結合ドレイン電極とされる。上記入力M
OSFETQ11aとQ12aとのソース電極の共通接続端は電流源
として働くＮチャンネル型パワースイッチMOSFETQ19eを
介して接地電位Vssに接続される。
ス電極が共通接続された差動対を成す一対のＮチャンネ
ル型入力MOSFETQ11a,Q12aを有し、その入力MOSFETQ11a,
Q12aのドレイン電極の夫々に、カレントミラー負荷を構
成するＰチャンネル型MOSFETQ13a,Q14aのドレイン電極
を接続して成る。上記カレントミラー負荷を構成するＰ
チャンネル型MOSFETQ13a,Q14aのソース電極は電源電圧V
ddに接続され、それらゲート電極の共通接続端は入力MO
SFETQ11aのドレイン電極に結合される。差動増幅回路15
Aの一方の入力端子とされる入力MOSFETQ11aのゲート電
極はコモンデータ線CDに結合され、他方の入力端子とさ
れる入力MOSFETQ12aのゲート電極はコモンデータ線▲
▼に結合される。差動増幅回路15Aの出力端子はMOSFE
TQ12aとQ14aとの結合ドレイン電極とされる。上記入力M
OSFETQ11aとQ12aとのソース電極の共通接続端は電流源
として働くＮチャンネル型パワースイッチMOSFETQ19eを
介して接地電位Vssに接続される。
ここまでの構成はカレントミラー負荷を持つ一般的な
差動増幅回路の構成と変わらない。
差動増幅回路の構成と変わらない。
ここで、斯る一般的な差動増幅回路の機能をここまで
の構成に基づいて説明する。上記パワースイッチMOSFET
Q19eがオン状態にされて入力MOSFETQ11a,Q12aに相補的
な信号が与えられると、MOSFETQ11a,Q12aの夫々に流れ
るドレイン・ソース間電流が相違され、これにより、MO
SFETQ11aのドレイン・ソース間電流はMOSFETQ13aのドレ
イン電圧を変化させ、この変化とMOSFET12aのドレイン
・ソース間電流の変化によってMOSFETQ14のドレイン電
圧が決定される。例えば、MOSFETQ11aのゲート入力電圧
がMOSFETQ12aのゲート入力電圧よりも高い場合には、MO
SFETQ12aのドレイン電圧はMOSFETQ11aのドレイン電圧に
比べて高くされる。逆にMOSFETQ12aのゲート入力電圧が
MOSFETQ11aのゲート入力電圧よりも高い場合には、MOSF
ETQ12aのドレイン電圧はMOSFETQ11aのドレイン電圧に比
べて低くされる。
の構成に基づいて説明する。上記パワースイッチMOSFET
Q19eがオン状態にされて入力MOSFETQ11a,Q12aに相補的
な信号が与えられると、MOSFETQ11a,Q12aの夫々に流れ
るドレイン・ソース間電流が相違され、これにより、MO
SFETQ11aのドレイン・ソース間電流はMOSFETQ13aのドレ
イン電圧を変化させ、この変化とMOSFET12aのドレイン
・ソース間電流の変化によってMOSFETQ14のドレイン電
圧が決定される。例えば、MOSFETQ11aのゲート入力電圧
がMOSFETQ12aのゲート入力電圧よりも高い場合には、MO
SFETQ12aのドレイン電圧はMOSFETQ11aのドレイン電圧に
比べて高くされる。逆にMOSFETQ12aのゲート入力電圧が
MOSFETQ11aのゲート入力電圧よりも高い場合には、MOSF
ETQ12aのドレイン電圧はMOSFETQ11aのドレイン電圧に比
べて低くされる。
このようにカレントミラー負荷を持つ差動増幅回路
は、一対の入力MOSFETQ11a,Q12aのゲート入力電圧の差
によってそれらMOSFETQ11a,Q12aに生ずる電流差をMOSFE
TQ14aのドレイン電圧の変化としてその出力端子に取り
出すものであるから、差動増幅回路15Aの利得を上げる
には、それを構成するMOSFETを夫々飽和領域で動作させ
ることはもとより、入力MOSFETQ11a側とMOSFETQ12a側に
流れる電流を増すようにしてその電流差が大きくなるよ
うにすればよい。
は、一対の入力MOSFETQ11a,Q12aのゲート入力電圧の差
によってそれらMOSFETQ11a,Q12aに生ずる電流差をMOSFE
TQ14aのドレイン電圧の変化としてその出力端子に取り
出すものであるから、差動増幅回路15Aの利得を上げる
には、それを構成するMOSFETを夫々飽和領域で動作させ
ることはもとより、入力MOSFETQ11a側とMOSFETQ12a側に
流れる電流を増すようにしてその電流差が大きくなるよ
うにすればよい。
本実施例においては、差動増幅回路15Aに流れる電流
を大きくするため、上記パワースイッチMOSFETQ19eとは
別にもう１つのＮチャンネル型パワースイッチMOSFETQ2
0eを設け、更にこれに応じてカレントミラー負荷を介し
て夫々の入力側に流れる電流を大きくするため、上記入
力MOSFETQ11aと同じ入力信号を受ける別のｎチャンネル
型入力MOSFETQ15aを、ｎチャンネル型選択MOSFETQ16aを
介してその入力MOSFETQ11aに並列接続し、同様に上記入
力MOSFETQ12aと同じ入力信号を受ける別のｎチャンネル
型入力MOSFETQ17aを、ｎチャンネル型選択MOSFETQ18aを
介してその入力MOSFETQ12aに並列接続する。
を大きくするため、上記パワースイッチMOSFETQ19eとは
別にもう１つのＮチャンネル型パワースイッチMOSFETQ2
0eを設け、更にこれに応じてカレントミラー負荷を介し
て夫々の入力側に流れる電流を大きくするため、上記入
力MOSFETQ11aと同じ入力信号を受ける別のｎチャンネル
型入力MOSFETQ15aを、ｎチャンネル型選択MOSFETQ16aを
介してその入力MOSFETQ11aに並列接続し、同様に上記入
力MOSFETQ12aと同じ入力信号を受ける別のｎチャンネル
型入力MOSFETQ17aを、ｎチャンネル型選択MOSFETQ18aを
介してその入力MOSFETQ12aに並列接続する。
上記一方のパワースイッチMOSFETQ19eは、特に制限さ
れないが、タイミングジェネレータ12から出力される制
御信号csによってスイッチ制御される。上記チップセレ
クト信号▲▼のローレベルによってチップ選択状態
にされ、且つライトイネーブル信号▲▼のハイレベ
ルによって読み出し動作が指示されているとき、その制
御信号csは常時ハイレベルにされる。従って、読み出し
動作が指示されているチップ選択状態において差動増幅
回路15Aは常時活性化される。他方のパワースイッチMOS
FETQ20e、及び選択MOSFETQ16a,Q18aは、上記タイミング
ジェネレータ12から出力される制御信号φsaによってス
イッチ制御される。この制御信号φsaは、特に制限され
ないが、上記検出パルスφatdが発生されてメモリセル
データがコモンデータ線CD,▲▼に読み出されるタ
イミングに呼応して所定期間ハイレベルにされる。ここ
で所定期間とは差動増幅回路15Aによる出力の反転動作
が確定されまでの期間を少なくとも含む期間とされ、タ
イミングジェネレータ12の回路構成により予め決定され
ている。
れないが、タイミングジェネレータ12から出力される制
御信号csによってスイッチ制御される。上記チップセレ
クト信号▲▼のローレベルによってチップ選択状態
にされ、且つライトイネーブル信号▲▼のハイレベ
ルによって読み出し動作が指示されているとき、その制
御信号csは常時ハイレベルにされる。従って、読み出し
動作が指示されているチップ選択状態において差動増幅
回路15Aは常時活性化される。他方のパワースイッチMOS
FETQ20e、及び選択MOSFETQ16a,Q18aは、上記タイミング
ジェネレータ12から出力される制御信号φsaによってス
イッチ制御される。この制御信号φsaは、特に制限され
ないが、上記検出パルスφatdが発生されてメモリセル
データがコモンデータ線CD,▲▼に読み出されるタ
イミングに呼応して所定期間ハイレベルにされる。ここ
で所定期間とは差動増幅回路15Aによる出力の反転動作
が確定されまでの期間を少なくとも含む期間とされ、タ
イミングジェネレータ12の回路構成により予め決定され
ている。
したがって、パワースイッチMOSFETQ20e、並びにMOSF
ETQ15aとMOSFETQ16a、そしてMOSFETQ17aとMOSFETQ18a
は、上記パワースイッチMOSFETQ19eとの共働作用で差動
増幅回路15Aの反転出力動作を高速に行うことができる
利得を得るに足る電流を流すように、メモリ・リード・
サイクルにおける所定期間だけ機能される。そして、差
動増幅回路15Aの増幅動作が確定された後にその出力論
理レベルを維持すればよい期間には、比較的トランジス
タサイズの小さなパワースイッチMOSFETQ19eによって流
されるバイアス電流だけで差動増幅回路15Aを活性に維
持して、無駄な電力消費を抑える。
ETQ15aとMOSFETQ16a、そしてMOSFETQ17aとMOSFETQ18a
は、上記パワースイッチMOSFETQ19eとの共働作用で差動
増幅回路15Aの反転出力動作を高速に行うことができる
利得を得るに足る電流を流すように、メモリ・リード・
サイクルにおける所定期間だけ機能される。そして、差
動増幅回路15Aの増幅動作が確定された後にその出力論
理レベルを維持すればよい期間には、比較的トランジス
タサイズの小さなパワースイッチMOSFETQ19eによって流
されるバイアス電流だけで差動増幅回路15Aを活性に維
持して、無駄な電力消費を抑える。
その他の差動増幅回路15B〜15Dも上記差動増幅回路15
Aと同様に構成されている。即ち、差動増幅回路15Bは上
記パワースイッチMOSFETQ19e,Q20eを共有してMOSFETQ11
b〜Q18bにより構成され、入力MOSFETQ11bのゲート電極
がコモンデータ線▲▼に、そして入力MOSFETQ12bの
ゲート電極が他方のコモンデータ線CDに結合されてい
る。差動増幅回路15CはパワースイッチMOSFETQ19f,Q20f
と、MOSFETQ11c〜Q18cにより構成され、入力MOSFETQ11c
のゲート電極は上記差動増幅回路15Bの出力端子に、そ
して入力MOSFETQ12cのゲート電極は差動増幅回路15Aの
出力端子に結合されている。差動増幅回路15Dは上記パ
ワースイッチMOSFETQ19f,Q20fを共有してMOSFETQ11d〜Q
18dにより構成され、入力MOSFETQ11dのゲート電極は上
記差動増幅回路15Aの出力端子に、そして入力MOSFETQ12
dのゲート電極は差動増幅回路15Bの出力端子に結合され
ている。尚、センスアンプ９の出力端子とされるMOSFET
Q14cのドレイン電極とMOSFETQ14dのドレイン電極には出
力電圧Vout1,Vout2が得られる。
Aと同様に構成されている。即ち、差動増幅回路15Bは上
記パワースイッチMOSFETQ19e,Q20eを共有してMOSFETQ11
b〜Q18bにより構成され、入力MOSFETQ11bのゲート電極
がコモンデータ線▲▼に、そして入力MOSFETQ12bの
ゲート電極が他方のコモンデータ線CDに結合されてい
る。差動増幅回路15CはパワースイッチMOSFETQ19f,Q20f
と、MOSFETQ11c〜Q18cにより構成され、入力MOSFETQ11c
のゲート電極は上記差動増幅回路15Bの出力端子に、そ
して入力MOSFETQ12cのゲート電極は差動増幅回路15Aの
出力端子に結合されている。差動増幅回路15Dは上記パ
ワースイッチMOSFETQ19f,Q20fを共有してMOSFETQ11d〜Q
18dにより構成され、入力MOSFETQ11dのゲート電極は上
記差動増幅回路15Aの出力端子に、そして入力MOSFETQ12
dのゲート電極は差動増幅回路15Bの出力端子に結合され
ている。尚、センスアンプ９の出力端子とされるMOSFET
Q14cのドレイン電極とMOSFETQ14dのドレイン電極には出
力電圧Vout1,Vout2が得られる。
特に本実施例のセンスアンプ９のように、シングルエ
ンド形式の差動増幅回路15A,15Bを２個並列接続する
と、差動増幅回路15Aはコモンデータ線CDのレベルに対
するコモンデータ線▲▼のレベル差に応じた電圧を
出力し、その一方差動増幅回路15Bはコモンデータ線▲
▼のレベルに対するコモンデータ線CDのレベル差に
応じた電圧を出力するから、コモンデータ線CD,▲
▼のレベル差に対する増幅度を増してその結果を相補レ
ベルで次段に与えることができる。次段の並列接続され
た差動増幅回路15C,15Dも同様に機能し、更に前段及び
後段の直列２段構成にすることにより、増幅感度もしく
は増幅速度をより一層増すことができる。
ンド形式の差動増幅回路15A,15Bを２個並列接続する
と、差動増幅回路15Aはコモンデータ線CDのレベルに対
するコモンデータ線▲▼のレベル差に応じた電圧を
出力し、その一方差動増幅回路15Bはコモンデータ線▲
▼のレベルに対するコモンデータ線CDのレベル差に
応じた電圧を出力するから、コモンデータ線CD,▲
▼のレベル差に対する増幅度を増してその結果を相補レ
ベルで次段に与えることができる。次段の並列接続され
た差動増幅回路15C,15Dも同様に機能し、更に前段及び
後段の直列２段構成にすることにより、増幅感度もしく
は増幅速度をより一層増すことができる。
次にセンスアンプ９の動作の一例を第４図のタイミン
グチャートをも参照しながら説明する。
グチャートをも参照しながら説明する。
チップセレクト信号▲▼がローレベル及びライト
イネーブル信号▲▼がハイレベルにされることによ
り読み出し動作が指示されている状態において、制御信
号csは常時ハイレベルにされ、これに呼応してセンスア
ンプ９はパワースイッチMOSFETQ19e,Q19fを介して常に
活性化され、読み出しデータを完全スタティックに保持
するようにされる。
イネーブル信号▲▼がハイレベルにされることによ
り読み出し動作が指示されている状態において、制御信
号csは常時ハイレベルにされ、これに呼応してセンスア
ンプ９はパワースイッチMOSFETQ19e,Q19fを介して常に
活性化され、読み出しデータを完全スタティックに保持
するようにされる。
時刻t0にアドレス信号Ar/Acの変化がアドレス変化検
出回路11で検出されると、検出パルスφatdが発生さ
れ、これを受けるタイミングジェネレータ12の制御に基
づいてメモリ・リード・サイクルが開始される。メモリ
・リード・サイクルが開始されると、ローアドレス信号
Arに対応する所定１本のワード線が選択レベルに駆動さ
れると共に、カラムアドレス信号に対応するビット線対
がコモンデータCD,▲▼に導通にされる。これによ
りコモンデータ線CD,▲▼が所定のメモリセルデー
タに従って相補的なレベル変化を開始される。第４図に
はコモンデータ線CD,▲▼がメモリセルデータによ
ってレベル反転される場合が一例として示される。
出回路11で検出されると、検出パルスφatdが発生さ
れ、これを受けるタイミングジェネレータ12の制御に基
づいてメモリ・リード・サイクルが開始される。メモリ
・リード・サイクルが開始されると、ローアドレス信号
Arに対応する所定１本のワード線が選択レベルに駆動さ
れると共に、カラムアドレス信号に対応するビット線対
がコモンデータCD,▲▼に導通にされる。これによ
りコモンデータ線CD,▲▼が所定のメモリセルデー
タに従って相補的なレベル変化を開始される。第４図に
はコモンデータ線CD,▲▼がメモリセルデータによ
ってレベル反転される場合が一例として示される。
そうすると、コモンデータ線CD,▲▼のレベルが
反転開始されるタイミングに同期して時刻t1に制御信号
φsaがハイレベルにされ、これによって、センスアンプ
９に含まれるパワースイッチMOSFETQ20e,Q20fがオン動
作されると共に選択MOSFETQ16a〜Q16dとQ18a〜Q18dがオ
ン動作される。この状態のセンスアンプ９はバイアス電
流を最大限に流し得る状態とされる。例えば差動増幅回
路15Aに着目すると、カレントミラー負荷を介して流れ
る電流は４個の入力MOSFETQ12a,Q17A,Q15a,Q11aから２
個のパワースイッチMOSFETQ19e,Q20fを通って回路の接
地端子Vssに導かれる。その他の差動増幅回路15B〜15D
においても同様である。したがって各差動増幅回路15A
〜15Dの利得が最大限とされることにより、センスアン
プ９の出力電圧Vout1,Vout2はコモンデータ線CD,▲
▼のレベルに従って高速にレベル反転され、外部に読み
出すべきデータは速やかに確定される。従来の差動増幅
回路を用いる場合には２点鎖線で示されるようにその出
力電圧Vout1,Vout2は比較的緩やかに変化される。
反転開始されるタイミングに同期して時刻t1に制御信号
φsaがハイレベルにされ、これによって、センスアンプ
９に含まれるパワースイッチMOSFETQ20e,Q20fがオン動
作されると共に選択MOSFETQ16a〜Q16dとQ18a〜Q18dがオ
ン動作される。この状態のセンスアンプ９はバイアス電
流を最大限に流し得る状態とされる。例えば差動増幅回
路15Aに着目すると、カレントミラー負荷を介して流れ
る電流は４個の入力MOSFETQ12a,Q17A,Q15a,Q11aから２
個のパワースイッチMOSFETQ19e,Q20fを通って回路の接
地端子Vssに導かれる。その他の差動増幅回路15B〜15D
においても同様である。したがって各差動増幅回路15A
〜15Dの利得が最大限とされることにより、センスアン
プ９の出力電圧Vout1,Vout2はコモンデータ線CD,▲
▼のレベルに従って高速にレベル反転され、外部に読み
出すべきデータは速やかに確定される。従来の差動増幅
回路を用いる場合には２点鎖線で示されるようにその出
力電圧Vout1,Vout2は比較的緩やかに変化される。
センスアンプ９による出力電圧Vout1,Vout2のレベル
反転動作が確定されると、それ以降における所定タイミ
ング例えば時刻t2に制御信号φsaがローレベルにネゲー
トされる。これにより、センスアンプ９はパワースイッ
チMOSFETQ19e,Q19fによる比較的低い利得状態で回路の
活性状態を維持しながら、確定された出力論理値をスタ
ティックに保持する。このように、センスアンプ９の増
幅動作が確定された後にその出力論理レベルを維持すれ
ばよい期間には、比較的トランジスタサイズの小さなパ
ワースイッチMOSFETQ19eQ19fによって流されるバイアス
電流だけで差動増幅回路15Aを活性に維持して、無駄な
電力消費を抑える。
反転動作が確定されると、それ以降における所定タイミ
ング例えば時刻t2に制御信号φsaがローレベルにネゲー
トされる。これにより、センスアンプ９はパワースイッ
チMOSFETQ19e,Q19fによる比較的低い利得状態で回路の
活性状態を維持しながら、確定された出力論理値をスタ
ティックに保持する。このように、センスアンプ９の増
幅動作が確定された後にその出力論理レベルを維持すれ
ばよい期間には、比較的トランジスタサイズの小さなパ
ワースイッチMOSFETQ19eQ19fによって流されるバイアス
電流だけで差動増幅回路15Aを活性に維持して、無駄な
電力消費を抑える。
ここで、時刻t1〜t2におけるセンスアンプ９の高利得
動作状態での消費電力をPa、それ以外の期間におけるセ
ンスアンプ９の低利得動作状態での消費電力をPsとし、
読み出し動作時間に対する高利得動作時間の割合をTaと
すれば、読み出し動作における平均消費電力Paveは、Pa
ve＝Ps＋Ta（Pa−Ps）の関係を採り、Taの減少に従って
平均消費電力Paveを、低利得動作状態での消費電力Psに
近ずけることができる。
動作状態での消費電力をPa、それ以外の期間におけるセ
ンスアンプ９の低利得動作状態での消費電力をPsとし、
読み出し動作時間に対する高利得動作時間の割合をTaと
すれば、読み出し動作における平均消費電力Paveは、Pa
ve＝Ps＋Ta（Pa−Ps）の関係を採り、Taの減少に従って
平均消費電力Paveを、低利得動作状態での消費電力Psに
近ずけることができる。
第２図には本発明に係る差動増幅回路の他の実施例が
示される。
示される。
第２図に示される差動増幅回路20は、第１図の差動増
幅回路15Aに対し、選択MOSFETQ18aのドレイン電極と電
源端子Vddとの間にＰチャンネル型選択MOSFETQ21aとＰ
チャンネル型負荷MOSFETQ22aを直列に挿入すると共に、
上記選択MOSFETQ16aのドレイン電極と電源端子Vddとの
間にＰチャンネル型選択MOSFETQ23aとＰチャンネル型負
荷MOSFETQ24aを直列に挿入し、その負荷MOSFETQ22a,Q24
aのゲート電極を上記MOSFETQ14a,Q13aのゲート電極に共
通接続すると共に、上記選択MOSFETQ21a,Q23aを選択信
号φsaでスイッチ制御するようにした点が相違する。
幅回路15Aに対し、選択MOSFETQ18aのドレイン電極と電
源端子Vddとの間にＰチャンネル型選択MOSFETQ21aとＰ
チャンネル型負荷MOSFETQ22aを直列に挿入すると共に、
上記選択MOSFETQ16aのドレイン電極と電源端子Vddとの
間にＰチャンネル型選択MOSFETQ23aとＰチャンネル型負
荷MOSFETQ24aを直列に挿入し、その負荷MOSFETQ22a,Q24
aのゲート電極を上記MOSFETQ14a,Q13aのゲート電極に共
通接続すると共に、上記選択MOSFETQ21a,Q23aを選択信
号φsaでスイッチ制御するようにした点が相違する。
第３図には本発明に係る差動増幅回路のその他の実施
例が示される。
例が示される。
第３図に示される差動増幅回路20は、第１図の差動増
幅回路15Aに対し、選択MOSFETQ16a,Q18a並びに入力MOSF
ETQ15a,Q17aを取り除いた点が相違され、出力反転動作
に際してパワースイッチMOSFETQ19eで電流駆動能力を上
げ、それ以外の期間では当該パワースイッチMOSFETQ19e
をカットオフして無駄な電力消費を抑えようとするもの
である。
幅回路15Aに対し、選択MOSFETQ16a,Q18a並びに入力MOSF
ETQ15a,Q17aを取り除いた点が相違され、出力反転動作
に際してパワースイッチMOSFETQ19eで電流駆動能力を上
げ、それ以外の期間では当該パワースイッチMOSFETQ19e
をカットオフして無駄な電力消費を抑えようとするもの
である。
上記実施例によれば以下の作用効果がある。
（１）第１図に示されるように、上記パワースイッチMO
SFETQ19eとは別にもう１つのパワースイッチMOSFETQ20e
を設け、更にこれに応じてカレントミラー負荷を介して
夫々の入力側に流れる電流を大きくするため、上記入力
MOSFETQ11i（ｉ＝ａ〜ｄ）と同じ入力信号を受ける別の
型入力MOSFETQ15iを選択MOSFETQ16iを介してその入力MO
SFETQ11iに並列接続し、同様に入力MOSFEQ12iと同じ入
力信号を受ける別の入力MOSFETQ17iを選択MOSFETQ18iを
介してその入力MOSFETQ12iに並列接続し、それらMOSFET
をセンスアンプ９による出力反転動作が確定されまでの
期間を少なくとも含む期間だけ（第４図における時刻t1
〜t2）利用可能とすることにより、センスアンプ９によ
る出力反転動作時には各差動増幅回路15A〜15Dに流れる
電流が大きくなりもしくは電流駆動能力が高められてセ
ンスアンプ９の反転出力動作を高速化することができ、
しかも、センスアンプ９による反転出力動作が確定され
た後にその出力論理レベルを維持すればよい期間には、
比較的トランジスタサイズの小さなパワースイッチMOSF
ETQ19e,Q19fによって流されるバイアス電流だけで差動
増幅回路15Aを活性に維持するから、無駄な電力消費を
抑えてデータの高速読み出しを可能にすることができ
る。
SFETQ19eとは別にもう１つのパワースイッチMOSFETQ20e
を設け、更にこれに応じてカレントミラー負荷を介して
夫々の入力側に流れる電流を大きくするため、上記入力
MOSFETQ11i（ｉ＝ａ〜ｄ）と同じ入力信号を受ける別の
型入力MOSFETQ15iを選択MOSFETQ16iを介してその入力MO
SFETQ11iに並列接続し、同様に入力MOSFEQ12iと同じ入
力信号を受ける別の入力MOSFETQ17iを選択MOSFETQ18iを
介してその入力MOSFETQ12iに並列接続し、それらMOSFET
をセンスアンプ９による出力反転動作が確定されまでの
期間を少なくとも含む期間だけ（第４図における時刻t1
〜t2）利用可能とすることにより、センスアンプ９によ
る出力反転動作時には各差動増幅回路15A〜15Dに流れる
電流が大きくなりもしくは電流駆動能力が高められてセ
ンスアンプ９の反転出力動作を高速化することができ、
しかも、センスアンプ９による反転出力動作が確定され
た後にその出力論理レベルを維持すればよい期間には、
比較的トランジスタサイズの小さなパワースイッチMOSF
ETQ19e,Q19fによって流されるバイアス電流だけで差動
増幅回路15Aを活性に維持するから、無駄な電力消費を
抑えてデータの高速読み出しを可能にすることができ
る。
（２）第２図に示されるように、等価的に１対の入力MO
SFETとカレントミラー負荷を２組備えた回路構成を主体
として差動増幅回路を構成すると、第１図に示される差
動増幅回路に比べて相対的に高い電位方向に対しても利
得を上げることができるようになり、さらにはMOSFETQ1
8a（Q16a）とQ21a（Q23a）とのトランジスタ定数の設定
次第で差動増幅回路の動作点をも任意に設定可能とする
ことができる。
SFETとカレントミラー負荷を２組備えた回路構成を主体
として差動増幅回路を構成すると、第１図に示される差
動増幅回路に比べて相対的に高い電位方向に対しても利
得を上げることができるようになり、さらにはMOSFETQ1
8a（Q16a）とQ21a（Q23a）とのトランジスタ定数の設定
次第で差動増幅回路の動作点をも任意に設定可能とする
ことができる。
（３）第３図に示されるように出力反転動作に際して１
対のパワースイッチンMOSFETを並列的にオン動作させて
差動増幅回路の電流駆動能力を上げ、それ以外の期間で
は一方のパワースイッチMOSFETをカットオフして無駄な
電力消費を抑えるような構成においては、差動増幅回路
の利得を電力消費量の著しい増大を招くことなく上げる
という要請を、差動増幅回路を構成するトランジスタ数
を極力低減して満足することができる。
対のパワースイッチンMOSFETを並列的にオン動作させて
差動増幅回路の電流駆動能力を上げ、それ以外の期間で
は一方のパワースイッチMOSFETをカットオフして無駄な
電力消費を抑えるような構成においては、差動増幅回路
の利得を電力消費量の著しい増大を招くことなく上げる
という要請を、差動増幅回路を構成するトランジスタ数
を極力低減して満足することができる。
（４）上記作用効果より、読み出し動作が指示されたチ
ップ選択状態において常時差動増幅型センスアンプを活
性化する必要のある動作モードを持つSRAMにおいて、全
体的な電力消費利用を低減してデータの読み出し動作を
高速化することができる。
ップ選択状態において常時差動増幅型センスアンプを活
性化する必要のある動作モードを持つSRAMにおいて、全
体的な電力消費利用を低減してデータの読み出し動作を
高速化することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
することができる。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
することができる。
例えば上記実施例ではＮチャンネル入力型差動増幅回
路について説明したが、入力電圧が接地電位寄りの場合
には、入力MOSFETをＰチャンネル型MOSFET、カレントミ
ラー負荷をＮチャンネル型MOSFETによって構成してもよ
い。また、上記実施例ではMOSFETによって差動増幅回路
を構成したがバイポーラトランジスタによって構成する
こともできる。
路について説明したが、入力電圧が接地電位寄りの場合
には、入力MOSFETをＰチャンネル型MOSFET、カレントミ
ラー負荷をＮチャンネル型MOSFETによって構成してもよ
い。また、上記実施例ではMOSFETによって差動増幅回路
を構成したがバイポーラトランジスタによって構成する
こともできる。
また、差動増幅回路をセンスアンプに適用する場合、
上記実施例のように１対の差動増幅回路を並列接続した
構成を直列２段に設ける構成に限定されず、１個の差動
増幅回路を利用してシングルエンド出力を最終出力とし
たり、並列接続した２個の差動増幅回路で構成したりす
ることができる。
上記実施例のように１対の差動増幅回路を並列接続した
構成を直列２段に設ける構成に限定されず、１個の差動
増幅回路を利用してシングルエンド出力を最終出力とし
たり、並列接続した２個の差動増幅回路で構成したりす
ることができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるSRAMに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ダイナミックRAMなどその他の半導体記憶装
置、さらにマイクロプロセッサやマイクロコンピュータ
などのデータ処理用LSIなど各種半導体集積回路に広く
適用することができる。
明をその背景となった利用分野であるSRAMに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ダイナミックRAMなどその他の半導体記憶装
置、さらにマイクロプロセッサやマイクロコンピュータ
などのデータ処理用LSIなど各種半導体集積回路に広く
適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、半導体集積回路に含まれる差動増幅回路の
パワースイッチトランジスタを複数個設け、この差動増
幅回路の出力を反転動作させ得るときに全てのパワース
イッチトランジスタをオン動作させ、出力レベルの反転
動作が確定し得る以降その出力論理値を保持する期間に
は一部のパワースイッチトランジスタをオフ動作させる
ようにすることにより、差動増幅回路の利得を電力消費
量の著しい増大を招くことなく上げることができるよう
になると共に、差動増幅回路を構成するトランジスタ数
を極力低減してその効果を得ることができる。
パワースイッチトランジスタを複数個設け、この差動増
幅回路の出力を反転動作させ得るときに全てのパワース
イッチトランジスタをオン動作させ、出力レベルの反転
動作が確定し得る以降その出力論理値を保持する期間に
は一部のパワースイッチトランジスタをオフ動作させる
ようにすることにより、差動増幅回路の利得を電力消費
量の著しい増大を招くことなく上げることができるよう
になると共に、差動増幅回路を構成するトランジスタ数
を極力低減してその効果を得ることができる。
また、上記差動増幅回路に対し、入力トランジスタと
同じ入力信号を受ける別の入力トランジスタを、選択ト
ランジスタを介して夫々の入力トランジスタに並列接続
し、それら選択トランジスタを、上記オフ動作される一
部のパワースイッチトランジスタと同相でスイッチ制御
することにより、差動増幅回路の利得を電力消費量の著
しい増大を招くことなく上げるという効果を得るに際し
て差動増幅回路の最大利得を更に上げることができる。
同じ入力信号を受ける別の入力トランジスタを、選択ト
ランジスタを介して夫々の入力トランジスタに並列接続
し、それら選択トランジスタを、上記オフ動作される一
部のパワースイッチトランジスタと同相でスイッチ制御
することにより、差動増幅回路の利得を電力消費量の著
しい増大を招くことなく上げるという効果を得るに際し
て差動増幅回路の最大利得を更に上げることができる。
そして、上記構成の差動増幅回路に対して、上記夫々
の選択トランジスタと電源端子との間に、カレントミラ
ー負荷を構成するトランジスタと同じ導電型の別の選択
トランジスタ及び負荷トランジスタを直列接続し、当該
別の選択トランジスタを上記選択トランジスタと同相で
スイッチ制御すると共に、上記負荷トラジスタの選択ゲ
ートをカレントミラー負荷を構成するトランジスタの選
択ゲートに結合しておくことにより、電位の高い方向と
低い方向の双方に最大利得を上げることができると共
に、相互に導電型の異なる選択トランジスタの定数次第
で差動増幅回路の動作点をも任意に設定可能とすること
ができるようになるという効果を更に得ることができ
る。
の選択トランジスタと電源端子との間に、カレントミラ
ー負荷を構成するトランジスタと同じ導電型の別の選択
トランジスタ及び負荷トランジスタを直列接続し、当該
別の選択トランジスタを上記選択トランジスタと同相で
スイッチ制御すると共に、上記負荷トラジスタの選択ゲ
ートをカレントミラー負荷を構成するトランジスタの選
択ゲートに結合しておくことにより、電位の高い方向と
低い方向の双方に最大利得を上げることができると共
に、相互に導電型の異なる選択トランジスタの定数次第
で差動増幅回路の動作点をも任意に設定可能とすること
ができるようになるという効果を更に得ることができ
る。
第１図は本発明の一実施例である差動増幅回路を含むセ
ンスアンプの回路図、 第２図は本発明の他の実施例である差動増幅回路を示す
回路図、 第３図は本発明のその他の実施例である差動増幅回路を
示す回路図、 第４図は第１図に示されるセンスアンプの動作の一例を
示すタイミングチャート、 第５図はスタティック型メモリセルの一例を示す回路
図、 第６図は本発明が適用されるSRAMの一例を示すブロック
図である。 ９……センスアンプ、11……アドレス変化検出回路、15
A〜15D……差動増幅回路、Q11a,Q12a……入力MOSFET、Q
13a,Q14a……負荷MOSFET、Q15a,Q17a……入力MOSFET、Q
16a,Q18a……選択MOSFET、Q19e,Q20e……パワースイッ
チMOSFET、Q21a,Q23a……選択MOSFET、Q22a,Q24a……負
荷MOSFET。
ンスアンプの回路図、 第２図は本発明の他の実施例である差動増幅回路を示す
回路図、 第３図は本発明のその他の実施例である差動増幅回路を
示す回路図、 第４図は第１図に示されるセンスアンプの動作の一例を
示すタイミングチャート、 第５図はスタティック型メモリセルの一例を示す回路
図、 第６図は本発明が適用されるSRAMの一例を示すブロック
図である。 ９……センスアンプ、11……アドレス変化検出回路、15
A〜15D……差動増幅回路、Q11a,Q12a……入力MOSFET、Q
13a,Q14a……負荷MOSFET、Q15a,Q17a……入力MOSFET、Q
16a,Q18a……選択MOSFET、Q19e,Q20e……パワースイッ
チMOSFET、Q21a,Q23a……選択MOSFET、Q22a,Q24a……負
荷MOSFET。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 隆夫 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 花村 昭次 東京都国分寺市東恋ケ窪１丁目480番地 株式会社日立製作所中央研究所内
Claims (2)
- 【請求項１】一対の入力トランジスタ、カレントミラー
負荷、及び電流源とされるパワースイッチトランジスタ
を備えた差動増幅回路を含む半導体集積回路において、 上記パワースイッチトランジスタを複数個設け、上記差
動増幅回路の出力を反転動作させ得るときに全てのパワ
ースイッチトランジスタをオン動作させ、出力レベルの
反転動作が確定し得る以降その出力論理値を保持する期
間においては一部のパワースイッチトランジスタをオフ
動作させるようにし、 上記入力トランジスタと同じ入力信号を受ける別の入力
トランジスタを、選択トランジスタを介して夫々の入力
トランジスタに並列接続し、それら選択トランジスタ
を、上記オフ動作される一部のパワースイッチトランジ
スタと同相でスイッチ制御するようにしたことを特徴と
する半導体集積回路。 - 【請求項２】上記夫々の選択トランジスタと電源端子と
の間に、カレントミラー負荷を構成するトランジスタと
同じ導電型の別の選択トランジスタ及び負荷トランジス
タを直列接続し、当該別の選択トランジスタを上記選択
トランジスタと同相でスイッチ制御すると共に、カレン
トミラー負荷を構成するトランジスタの選択ゲートに上
記負荷トランジスタの選択ゲートを結合した請求項１記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208429A JP2693970B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208429A JP2693970B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258797A JPH0258797A (ja) | 1990-02-27 |
| JP2693970B2 true JP2693970B2 (ja) | 1997-12-24 |
Family
ID=16556068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208429A Expired - Fee Related JP2693970B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路 |
Country Status (1)
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|---|---|
| JP (1) | JP2693970B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
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1988
- 1988-08-24 JP JP63208429A patent/JP2693970B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258797A (ja) | 1990-02-27 |
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