JP2006252748A

JP2006252748A - フラッシュメモリ装置のページバッファ回路

Info

Publication number: JP2006252748A
Application number: JP2005353313A
Authority: JP
Inventors: Yun Bong Lee; 允峰李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-03-10
Filing date: 2005-12-07
Publication date: 2006-09-21
Also published as: US7149130B2; KR20060099149A; US20060203549A1; CN1832043A; KR100672122B1; CN100511482C

Abstract

【課題】スタンバイモードで消費電力を減少させることが可能なフラッシュメモリ装置のページバッファ回路を提供する。
【解決手段】フラッシュメモリ装置のページバッファ回路は、プログラム動作の際にプログラムデータを格納するキャッシュレジスタ回路と、メインラッチ信号に応答して、読み出し動作の際にセンシングノードを介してビットラインから受信される読み出しデータに対応する第１状態データを格納し、あるいはプログラム動作の際にセンシングノードを介してキャッシュレジスタ回路から受信されるプログラムデータに対応する第２状態データを格納するメインレジスタ回路と、アクティブモードではメインレジスタ回路とキャッシュレジスタ回路に動作電圧として第１および第２電圧を供給し、スタンバイモードではメインレジスタ回路とキャッシュレジスタ回路に動作電圧として第３電圧を供給する電源供給回路とを含む。
【選択図】図３

Description

本発明は、フラッシュメモリ装置に係り、特に、フラッシュメモリ装置のページバッファ回路に関する。

一般に、フラッシュメモリ装置は、読み出し動作、プログラム動作および消去動作を行う。また、フラッシュメモリ装置は、短時間内に大容量のデータをプログラムしたり読み出したりするためにページバッファを含む。よって、ページバッファによってページ単位でフラッシュメモリ装置のプログラムまたは読み出し動作が行われる。

図１は従来のフラッシュメモリ装置のページバッファ回路を示す図である。ページバッファ回路１０は、ビットライン選択部１１、プリチャージ回路Ｐ１１、メインレジスタ回路１２、キャッシュレジスタ回路１３およびパス回路Ｎ１７〜Ｎ２１を含む。前記メインレジスタ回路１２は、メインラッチ回路１４とＮＭＯＳトランジスタＮ１１〜Ｎ１３を含み、前記キャッシュレジスタ回路１３は、ＮＭＯＳトランジスタＮ１４〜Ｎ１６を含む。図１に示すように、前記メインラッチ回路１４と前記キャッシュラッチ回路１５には、動作電源電圧として電圧ＶＣＣ、ＶＳＳがそれぞれ入力される。

図２は図１のメインラッチ回路（またはキャッシュラッチ回路）を詳細に示す図である。図２を参照すると、メインラッチ回路１４（またはキャッシュラッチ回路１５）は、ＰＭＯＳトランジスタＰ３１、Ｐ３２とＮＭＯＳトランジスタＮ３１、Ｎ３２を含む。前記ＰＭＯＳトランジスタＰ３１、Ｐ３２のソースには前記電圧ＶＣＣが入力され、前記ＰＭＯＳトランジスタＰ３１のドレインと前記ＰＭＯＳトランジスタＰ３２のゲートはノードＤ１に連結される。また、前記ＰＭＯＳトランジスタＰ３１のゲートと前記ＰＭＯＳトランジスタＰ３２のドレインはノードＤ２に連結される。また、前記ＮＭＯＳトランジスタＮ３１、Ｎ３２のソースは前記電圧ＶＳＳに連結され、前記ＮＭＯＳトランジスタＮ３１のドレインと前記ＮＭＯＳトランジスタＮ３２のゲートは前記ノードＤ１に連結される。また、前記ＮＭＯＳトランジスタＮ３１のゲートと前記ＮＭＯＳトランジスタＮ３２のドレインは前記ノードＤ２に連結される。前記ノードＤ１では信号ＱＢｂまたはＱＡｂが入力または出力され、前記ノードＤ２では信号ＱＢまたはＱＡが入力または出力される。

ところが、前記ページバッファ１０を含むフラッシュメモリ装置は、スタンバイ(standby)モードの時とノーマル(normal)動作モードの時に全て同一に前記メインラッチ回路１４と前記キャッシュラッチ回路１５に動作電源電圧として、前記電圧ＶＣＣ、ＶＳＳが入力される。一方、前記スタンバイモードの時、前記メインラッチ回路１４と前記キャッシュラッチ回路１５のノードＤ１、Ｄ２の信号ＱＢｂまたはＱＡｂ、ＱＢまたはＱＡは、設定された電圧レベルに固定される。さらに詳しくは、例えば前記ノードＤ２の信号ＱＢまたはＱＡが前記電圧ＶＳＳレベルに固定されるとき、前記ノードＤ１の信号ＱＢｂまたはＱＡｂは前記電圧ＶＣＣレベルに固定できる。

その結果、前記ＰＭＯＳトランジスタＰ３１と前記ＮＭＯＳトランジスタＮ３２がターンオンされ、前記ＰＭＯＳトランジスタＰ３２と前記ＮＭＯＳトランジスタＮ３１がターンオフされる。ここで、ターンオフされた前記ＰＭＯＳトランジスタＰ３２と前記ＮＭＯＳトランジスタＮ３１には、破線矢印で表示されたように漏洩電流Ｉ_Ｌが発生できる。

結局、消費電流が最小化されるべきスタンバイモードでメインラッチ回路１４とキャッシュラッチ回路１５の漏洩電流により、前記ページバッファ１０の消耗電力が増加するという問題点がある。

よって、本発明の目的は、スタンバイモードとノーマル動作モードで互いに異なる電源電圧をラッチ回路に供給させることにより、スタンバイモードで消費電力を減少させることが可能なフラッシュメモリ装置のページバッファ回路を提供することにある。

上記目的を達成するための手段は、フラッシュメモリ装置のページバッファ回路において、ビットライン選択信号に応答して、少なくとも２本のビットラインのいずれか一方をセンシングノードに連結させるビットライン選択部と、プログラム動作の際にプログラムデータを格納するキャッシュレジスタ回路と、メインラッチ信号に応答して、読み出し動作の際に前記センシングノードを介して前記少なくとも２本のビットラインのいずれか一方から受信される読み出しデータに対応する第１状態データを格納し、あるいはプログラム動作の際に前記センシングノードを介して前記キャッシュレジスタ回路から受信される前記プログラムデータに対応する第２状態データを格納するメインレジスタ回路と、アクティブモードで前記メインレジスタ回路と前記キャッシュレジスタ回路に動作電圧として第１および第２電圧を供給し、スタンバイモードで前記メインレジスタ回路と前記キャッシュレジスタ回路に動作電圧として第３電圧を供給する電源供給回路とを含むことを特徴とする。

上述したように、本発明によれば、スタンバイモードとノーマル動作モードで互いに異なる電源電圧をラッチ回路に供給させることにより、スタンバイモードでページバッファ回路の消費電力を減少させることができる。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。

図３は本発明の一実施例に係るフラッシュメモリ装置のページバッファ回路を示す回路図である。図３を参照すると、ページバッファ回路１００は、ビットライン選択部１１０、メインレジスタ回路１２０、キャッシュレジスタ回路１３０、電源供給回路１４０、プリチャージ回路Ｐ１０１およびスイッチＮ１０７〜Ｎ１１１を含む。ここで、前記プリチャージ回路Ｐ１０１はＰＭＯＳトランジスタで実現でき、前記スイッチＮ１０７〜Ｎ１１１はＮＭＯＳトランジスタで実現できる。以下、前記プリチャージ回路Ｐ１０１はＰＭＯＳトランジスタとして参照され、前記スイッチＮ１０７〜Ｎ１１１はＮＭＯＳトランジスタとしてそれぞれ参照される。

前記ビットライン選択部１１０は、ビットライン選択信号ＢＳＬｅ、ＢＳＬｏに応答して、ビットラインＢＬｅ、ＢＬｏのいずれか一方をセンシングノードＳ０に連結させる。

前記メインレジスタ回路１２０は、センシング回路１２１、メインラッチ回路１２２およびメインラッチリセット回路Ｎ１０１を含む。

前記センシング回路１２１はＮＭＯＳトランジスタＮ１０２、Ｎ１０３を含む。前記センシング回路１２１は、メインラッチ信号ＭＬＣＨと前記センシングノードＳ０を介して受信される読み出しデータＲＤに応答して第１状態データＱＢ１ｂを発生し、あるいは前記メインラッチ信号ＭＬＣＨと前記センシングノードＳ０を介して受信されるプログラムデータＱＡ１またはＱＡ２に応答して第２状態データＱＢ２ｂを発生する。

前記メインラッチ回路１２２は、前記センシング回路１２１から受信される前記第１状態データＱＢ１ｂまたは前記第２状態データＱＢ２ｂをラッチし、前記第１状態データの反転されたデータＱＢ１または第２状態データの反転されたデータＱＢ２を出力する。前記メインラッチリセット回路Ｎ１０１は、メインラッチリセット信号ＭＲＳＴに応答して前記メインラッチ回路１２２を初期化させる。

前記キャッシュレジスタ回路１３０は、キャッシュラッチ回路１３１とキャッシュラッチリセット回路Ｎ１０４を含む。

前記キャッシュラッチ回路１３１は、ＮＭＯＳトランジスタＮ１０７がターンオンされるときに前記ＮＭＯＳトランジスタＮ１０７を介して受信される前記プログラムデータＱＡ１ｂをラッチし、あるいは前記ＮＭＯＳトランジスタＮ１０８がターンオンされるときに前記ＮＭＯＳトランジスタＮ１０８を介して受信される前記プログラムデータＱＡ２をラッチする。また、前記キャッシュラッチ回路１３１は、前記プログラムデータＱＡ１ｂをラッチし、その反転されたデータＱＡ１を出力し、あるいは前記プログラムデータＱＡ２をラッチし、その反転されたデータＱＡ１を出力する。

前記キャッシュラッチリセット回路Ｎ１０４は、キャッシュラッチリセット信号ＣＳＥＴに応答して、前記キャッシュラッチ回路１３１を初期化させる。前記キャッシュレジスタ回路１３０は、前記キャッシュ読み出し制御回路１３２をさらに含むことができる。

前記キャッシュ読み出し制御回路１３２は、実質的に前記ページバッファ１００のノーマル動作の際に動作しない。前記キャッシュラッチ回路１３１を用いた読み出し動作が行われる場合、前記キャッシュ読み出し制御回路１３２がキャッシュラッチ信号ＣＬＣＨに応答して動作する。

前記プリチャージ回路Ｐ１０１としてのＰＭＯＳトランジスタは、プリチャージ制御信号ＰＲＥＣＨｂに応答して、前記センシングノードＳ０を電圧ＶＣＣのレベルにプリチャージする。前記ＮＭＯＳトランジスタＮ１０９は、制御信号ＰＤＵＭＰに応答してターンオンまたはターンオフされる。好ましくは、前記ＮＭＯＳトランジスタＮ１０９はプログラム動作の際にターンオンされる。前記ＮＭＯＳトランジスタＮ１０９は、ターンオンされるとき、前記キャッシュラッチ回路１３１から受信される前記反転されたデータＱＡ１または前記プログラムデータＱＡ２を前記センシングノードＳ０を介して前記メインレジスタ回路１２０に伝達し、ターンオフされるとき、前記キャッシュラッチ回路１３１を前記センシングノードＳ０から分離する。

前記ＮＭＯＳトランジスタＮ１１０は、前記プログラム動作の際、前記メインラッチ回路１２２から受信される前記反転されたデータＱＢ２を前記ビットライン選択部１１０を介して前記センシングノードＳ０に連結された前記ビットラインＢＬｅ、ＢＬｏのいずれか一方に出力する。前記ＮＭＯＳトランジスタＮ１１１は、読み出し動作の際、第３制御信号ＰＢＤ０に応答して前記メインラッチ回路１２２から受信される前記反転されたデータＱＢ１をＹゲート回路２００に出力する。

前記電源供給回路１４０は、選択制御信号ＳＣＴＬ１、ＳＣＴＬ２（第１選択制御手段、第２選択制御手段）に応答して、アクティブモードで、前記メインレジスタ回路１２２と前記キャッシュレジスタ回路１３１に動作電圧として電圧ＶＣＣ、ＶＳＳを供給する。また、前記電源供給回路１４０は、前記選択制御信号ＳＣＴＬ１、ＳＣＴＬ２に応答して、スタンバイモードで、前記メインレジスタ回路１２２と前記キャッシュレジスタ回路１３１に前記動作電圧として電圧ＶＣＣ／２を供給する。

次に、図４を参照して、前記メインラッチ回路１２２、前記キャッシュラッチ回路１３１および前記電源供給回路１４０の構成および具体的な動作についてより詳細に説明する。

図４を参照すると、前記メインラッチ回路１２２は、インバータ１２３、１２４（第１インバータ、第２インバータ）を含み、ノードＮ１に前記インバータ１２３の出力と前記インバータ１２４の入力が共に連結され、ノードＮ２に前記インバータ１２３の入力と前記インバータ１２４の出力が共に連結される。

前記インバータ１２４は、前記ノードＮ１を介して入力される前記第１状態データＱＢ１ｂまたは前記第２状態データＱＢ２ｂに応答して、前記ノードＮ２に前記第１状態データの反転されたデータＱＢ１または第２状態データの反転されたデータＱＢ２を出力する。

前記インバータ１２３は、ＰＭＯＳトランジスタＰ１５１とＮＭＯＳトランジスタＮ１５１を含み、前記インバータ１２４はＰＭＯＳトランジスタＰ１５２とＮＭＯＳトランジスタＮＮ１５２を含む。前記インバータ１２３、１２４にはノードＮ３、Ｎ４を介してその動作電圧が供給される。

前記キャッシュラッチ回路１３１は、インバータ１３３、１３４（第３インバータ、第４インバータ）を含み、ノードＮ５に前記インバータ１３３の出力と前記インバータ１３４の入力が共に連結され、ノードＮ６に前記インバータ１３３の入力と前記インバータ１３４の出力が共に連結される。

前記インバータ１３４は、前記ノードＮ５を介して入力される前記プログラムデータＱＡ１ｂに応答して、前記ノードＮ６にその反転されたデータＱＡ１を出力する。また、前記インバータ１３３は、前記ノードＮ６を介して入力される前記プログラムデータＱＡ２に応答して、前記ノードＮ５にその反転されたデータＱＡ２ｂを出力する。また、前記インバータ１３３は、ＰＭＯＳトランジスタＰ１６１とＮＭＯＳトランジスタＮ１６１を含み、前記インバータ１３４は、ＰＭＯＳトランジスタＰ１６２とＮＭＯＳトランジスタＮ１６２を含む。前記インバータ１３３、１３４にはノードＮ７、Ｎ８を介してその動作電圧が供給される。

前記電源供給回路１４０は、スイッチＳＷ１〜ＳＷ４を含む。前記スイッチＳＷ１は、前記ノードＮ３、Ｎ７と前記電圧ＶＣＣとの間に連結され、前記選択制御信号ＳＣＴＬ１に応答してターンオンまたはオフされる。前記スイッチＳＷ２は、前記ノードＮ４、Ｎ８と前記電圧ＶＳＳとの間に連結され、前記選択制御信号ＳＣＴＬ１に応答してターンオンまたはオフされる。前記スイッチＳＷ３は、前記ノードＮ３、Ｎ７と前記電圧ＶＣＣ／２との間に連結され、前記選択制御信号ＳＣＴＬ２に応答してターンオンまたはオフされる。前記スイッチＳＷ４は、前記ノードＮ４、Ｎ８と前記電圧ＶＣＣ／２との間に連結され、前記選択制御信号ＳＣＴＬ２に応答してターンオンまたはオフされる。

次に、アクティブモード時とスタンバイモード時の前記メインラッチ回路１２２、前記キャッシュラッチ回路１３１および前記電源供給回路１４０の動作について詳細に説明する。

まず、前記アクティブモードのとき、前記選択制御信号ＳＣＴＬ１がイネーブルされ、前記選択制御信号ＳＣＴＬ２がディスエーブルされる。

その後、前記選択制御信号ＳＣＴＬ１に応答して前記スイッチＳＷ１、ＳＷ２がターンオンされ、前記選択制御信号ＳＣＴＬ２に応答して前記スイッチＳＷ３、ＳＷ４がターンオフされる。その結果、前記ノードＮ３、Ｎ７には前記電圧ＶＣＣが供給され、前記ノードＮ４、Ｎ８には前記電圧ＶＳＳが供給される。結局、前記メインラッチ回路１２２と前記キャッシュラッチ回路１３１にはその動作電圧として前記電圧ＶＣＣ、ＶＳＳが入力される。

この際、前記ノードＮ１、Ｎ２は互いに異なる電圧レベルを有し、前記ノードＮ５、Ｎ６も互いに異なる電圧レベルを有する。例えば、前記ノードＮ１、Ｎ５が前記電圧ＶＣＣのレベルになるとき、前記ノードＮ２、Ｎ６は前記電圧ＶＳＳのレベルになる。

次に、前記スタンバイモードのとき、前記選択制御信号ＳＣＴＬ１がディスエーブルされ、前記選択制御信号ＳＣＴＬ２がイネーブルされる。その後、前記選択制御信号ＳＣＴＬ１に応答して、前記スイッチＳＷ１、ＳＷ２がターンオフされ、前記選択制御信号ＳＣＴＬ１に応答して、前記スイッチＳＷ３、ＳＷ４がターンオンされる。その結果、前記ノードＮ３、Ｎ７、Ｎ４、Ｎ８の全てに前記電圧ＶＣＣ／２が供給される。結局、前記メインラッチ回路１２２と前記キャッシュラッチ回路１３１にはその動作電圧として前記電圧ＶＣＣ／２が供給される。

この際、前記ノードＮ１、Ｎ２、Ｎ５、Ｎ６はいずれも同一の電圧レベルを有する。すなわち、前記ノードＮ１、Ｎ２、Ｎ５、Ｎ６は前記電圧ＶＣＣ／２のレベルに維持される。例えば、前記メインラッチ回路１２２の場合、前記ＰＭＯＳトランジスタＰ１５１と前記ＮＭＯＳトランジスタＮ１５２がターンオンされ、前記ＰＭＯＳトランジスタＰ１５２と前記ＮＭＯＳトランジスタＮ１５１がターンオフされるとき、前記ノードＮ１、Ｎ２に前記電圧ＶＣＣ／２が伝達される。結局、前記ノードＮ１、Ｎ２と前記ノードＮ３、Ｎ４が前記電圧ＶＣＣ／２のレベルであって同じなので、ターンオフされた前記ＰＭＯＳトランジスタＰ１５２と前記ＮＭＯＳトランジスタＮ１５１で漏洩電流が発生しない。したがって、前記ページバッファ１０は、前記スタンバイモードで漏洩電流による消費電力が減少できる。

尚、前記電圧ＶＣＣ、ＶＳＳ（第１電圧、第２電圧）と、前記電圧ＶＣＣ／２（第３電圧）とすると、各電圧の関係は、前記第３電圧が、前記第１電圧より小さくて前記第２電圧より大きい。

前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。

従来のフラッシュメモリ装置のページバッファ回路を示す図である。図１のメインラッチ回路（またはキャッシュラッチ回路）を詳細に示す図である。本発明の一実施例に係るフラッシュメモリ装置のページバッファ回路を示す図である。図３のメインラッチ回路、キャッシュラッチ回路および電源供給回路を詳細に示す図である。

符号の説明

１００ページバッファ回路
１１０ビットライン選択部
１２０メインレジスタ回路
１３０キャッシュレジスタ回路
１４０電源供給回路
１２２メインラッチ回路
１３１キャッシュラッチ回路
ＳＷ１〜ＳＷ４スイッチ

Claims

フラッシュメモリ装置のページバッファ回路において、
ビットライン選択信号に応答して、少なくとも２本のビットラインのいずれか一方をセンシングノードに連結させるビットライン選択部と、
プログラム動作の際にプログラムデータを格納するキャッシュレジスタ回路と、
メインラッチ信号に応答して、読み出し動作の際に前記センシングノードを介して前記少なくとも２本のビットラインのいずれか一方から受信される読み出しデータに対応する第１状態データを格納し、あるいはプログラム動作の際に前記センシングノードを介して前記キャッシュレジスタ回路から受信される前記プログラムデータに対応する第２状態データを格納するメインレジスタ回路と、
アクティブモードで前記メインレジスタ回路と前記キャッシュレジスタ回路に動作電圧として第１および第２電圧を供給し、スタンバイモードで前記メインレジスタ回路と前記キャッシュレジスタ回路に動作電圧として第３電圧を供給する電源供給回路とを含むことを特徴とするフラッシュメモリ装置のページバッファ回路。
プリチャージ制御信号に応答して、前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と、
第１制御信号に応答して、前記プログラム動作の際に前記キャッシュレジスタ回路から受信される前記プログラムデータを前記センシングノードを介して前記メインレジスタ回路に出力し、前記読み出し動作の際に前記キャッシュレジスタ回路を前記センシングノードから分離する第１スイッチと、
前記プログラム動作の際に、第２制御信号に応答して、前記メインレジスタ回路から受信される前記第２状態データの反転されたデータを前記ビットライン選択部を介して前記センシングノードに連結された前記少なくとも２本のビットラインのいずれか一方に出力する第２スイッチと、
前記読み出し動作の際に、第３制御信号に応答して、前記メインレジスタ回路から受信される前記第１状態データの反転されたデータをＹゲート回路に出力する第３スイッチとをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
前記第３電圧は、前記第１電圧より小さくて前記第２電圧より大きいことを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
前記メインレジスタ回路は、
前記メインラッチ信号と前記読み出しデータに応答して前記第１状態データを発生し、あるいは前記メインラッチ信号と前記プログラムデータに応答して前記第２状態データを発生するセンシング回路と、
第１ノードを介して前記センシング回路と連結され、前記第１ノードを介して受信される前記第１状態データまたは前記第２状態データをラッチし、第２ノードに前記第１状態データの反転されたデータまたは第２状態データの反転されたデータを出力するメインラッチ回路と、
メインラッチリセット信号に応答して前記メインラッチ回路を初期化させるメインラッチリセット回路とを含み、
前記アクティブモードで前記第１ノードと前記第２ノードは互いに異なる電圧レベルを有し、前記スタンバイモードで前記第１ノードと前記第２ノードは同一の電圧レベルを有することを特徴とする請求項１に記載のフラッシュメモリ装置のページバッファ回路。
前記キャッシュレジスタ回路は、
第３ノードと第４ノードとの間に連結され、前記第３ノードを介して受信される前記プログラムデータをラッチし、前記第４ノードに前記プログラムデータの反転されたデータを出力し、あるいは前記第４ノードを介して受信される前記プログラムデータをラッチし、前記第３ノードに前記プログラムデータの反転されたデータを出力するキャッシュラッチ回路と、
前記第３ノードを介して前記キャッシュラッチ回路に連結され、キャッシュラッチリセット信号に応答して前記キャッシュラッチ回路を初期化させるキャッシュラッチリセット回路とを含み、
前記アクティブモードで前記第３ノードと前記第４ノードは互いに異なる電圧レベルを有し、前記スタンバイモードで前記第３ノードと前記第４ノードは同一の電圧レベルを有することを特徴とする請求項４に記載のフラッシュメモリ装置のページバッファ回路。
前記メインラッチ回路は、
前記第１ノードに連結される出力と、前記第２ノードに連結される入力を有し、第３および第４ノードを介して前記動作電圧を受信する第１インバータと、
前記第１ノードに連結される入力と、前記第２ノードに連結される出力を有し、前記第３および第４ノードを介して前記動作電圧を受信する第２インバータとを含み、
前記キャッシュラッチ回路は、
前記第５ノードに連結される出力と、前記第６ノード連結される入力を有し、第７および第８ノードを介して前記動作電圧を受信する第３インバータと、
前記第５ノードに連結される入力と、前記第６ノードに連結される出力を有し、前記第７および前記８ノードを介して前記動作電圧を受信する第４インバータとを含むことを特徴とする請求項５に記載のフラッシュメモリ装置のページバッファ回路。
前記電源供給回路は、
前記第３ノードおよび前記第７ノードと、前記第１電圧との間に連結され、第１選択制御信号に応答してターンオンまたはオフされる第１スイッチと、
前記第４ノードおよび前記第８ノードと、前記第２電圧との間に連結され、前記第１選択制御信号に応答してターンオンまたはオフされる第２スイッチと、
前記第３ノードおよび前記第７ノードと、前記第３電圧との間に連結され、第２選択制御信号に応答してターンオンまたはオフされる第３スイッチと、
前記第４ノードおよび前記第８ノードと、前記第３電圧との間に連結され、前記第２選択制御信号に応答してターンオンまたはオフされる第４スイッチとを含むことを特徴とする請求項６に記載のフラッシュメモリ装置のページバッファ回路。
前記アクティブモードで前記第１選択制御信号がイネーブルされ、前記第２選択制御信号はディスエーブルされ、前記スタンバイモードで前記第２選択制御信号がイネーブルされ、前記第１選択制御信号はディスエーブルされ、
前記第１選択制御信号がイネーブルされるとき、前記第１および第２スイッチがターンオンされ、前記第２選択制御信号がイネーブルされるとき、前記第３および第４スイッチがターンオンされることを特徴とする請求項７に記載のフラッシュメモリ装置のページバッファ回路。