KR102300824B1 - 반도체 기억 장치 및 플래쉬 메모리의 동작 방법 - Google Patents

반도체 기억 장치 및 플래쉬 메모리의 동작 방법 Download PDF

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Abstract

[과제] 딥 파워다운 모드를 해제하기 위한 전용 커맨드를 필요로 하지 않고 딥 파워다운 모드로부터의 복귀 시간을 단축하는 반도체 기억 장치를 제공한다. [해결수단] 본 발명의 플래쉬 메모리는, 외부 전원 전압에 의해 동작되는 표준 커맨드 I/F 회로 및 DPD 컨트롤러와, 외부 전원 전압으로부터 제1 전류 경로를 통해 전력이 공급되는 전압 공급 노드와, 외부 전원 전압으로부터 제2 전류 경로를 통해 전력이 공급되는 전압 공급 노드와, 전압 공급 노드에 접속된 내부 회로 그룹과, 전압 공급 노드에 접속된 차지 펌프 회로를 포함한다. DPD 모드가 해제되었을 때, 차지 펌프 회로를 인에이블 한 후에, 내부 회로 그룹을 인에이블 한다.

Description

반도체 기억 장치 및 플래쉬 메모리의 동작 방법{SEMICONDUCTOR STORING APPARATUS AND FLASH MEMORY OPERATION METHOD}
본 발명은, 플래쉬 메모리 등의 반도체 기억 장치에 관한 것으로, 특히, 스탠바이 모드(Stand-by mode) 또는 딥 파워다운 모드(Deep Power-down mode)의 동작에 관한 것이다.
NAND형 플래쉬 메모리는, 페이지 단위로 독출이나 프로그램을 실시하고, 또 블록 단위로 소거를 실시하는 것이 가능하다. 특허문헌 1에 나타낸 플래쉬 메모리는, 스탠바이 모드와 노멀 동작 모드에서 상이한 전원 전압을 페이지 버퍼/센스 회로에 공급함으로써, 스탠바이 모드의 소비 전력을 감소시키는 기술을 개시하고 있다.
[특허문헌 1] 일본 특허공개 2006-252748호 공보
플래쉬 메모리에서는, 유저로부터의 커맨드에 응답해 독출, 프로그램, 소거 등을 실시하는 액티브 모드와, 유저로부터의 커맨드를 접수해 가능한 스탠바이 모드가 있다. 스탠바이 모드에서는, 소비 전력이 일정 이하가 되도록 내부 회로의 동작이 제한되지만, 유저로부터 커맨드가 입력되었을 경우에는, 그에 즉석으로 응답해야 한다. 이 때문에, 스탠바이 모드라고 해도, 로직 회로나 레지스터 등의 휘발성 회로에는 오프 리크(Off Leak) 전류가 발생하고, 오프 리크 전류는 디바이스 사이즈의 축소(Shrink)에 수반하여 증가하고, 또, 내부 전원 전압을 사용하는 경우는 내부 전원 전압 검출 회로를 동작시켜야 하므로, 어느 정도의 전력이 소비되어 버린다. 즉, 스탠바이 모드에서의 소비 전류를 삭감하는 것이 어려워지고 있다.
스탠바이 모드에서의 소비 전력을 한층 더 삭감하기 위해, 플래쉬 메모리에 따라서는 딥 파워다운 모드(이하, "DPD 모드"라고 한다)가 탑재되어 있는 것이 있다. DPD 모드에서는, 스탠바이 모드를 위한 일부 액티브한 내부 회로에의 내부 공급 전원을 컷오프(cut off)해서, 오프 리크 전류를 삭감한다. DPD 모드는, 예를 들면, DPD 개시 커맨드에 의해 해당 모드에 돌입하고, DPD 해제 커맨드에 의해 해당 모드로부터 복귀한다. DPD 모드로부터의 복귀는, 컷오프한 회로를 정상적으로 동작시키기 위해 일정한 시간을 필요로 하지만, 그 대신에, 소비 전력을 큰 폭으로 저감할 수 있는 메리트가 있다.
도 1a에, SPI 기능을 탑재한 NAND형 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 도시한다. 스탠바이 모드 시, 칩 셀렉트 신호(/CS)를 로우(Low) 레벨로 하는 것에 의해 플래쉬 메모리가 선택되고, 그 사이에 클록 신호에 동기해 DPD 커맨드(B9h)가 데이터 입력 단자(DI)로부터 입력된다. 플래쉬 메모리는, DPD 커맨드의 입력으로부터 일정 기간(tDP)이 경과한 시각(TDPD)에서, DPD 모드로 이행하고, 특정 내부 회로에의 내부 공급 전압을 차단한다. 시각(TDPD) 이전의 기간에서는, 스탠바이 모드의 전류가 소비되고, 시각(TDPD) 이후의 기간에서는, DPD 모드의 전류가 소비된다.
또, 도 1b에, DPD 모드로부터 복귀할 때의 동작 파형의 일례를 도시한다. 스탠바이 모드 시, 칩 셀렉트 신호(/CS)를 로우 레벨로 하는 것에 의해 플래쉬 메모리가 선택되고, 그 사이에 클록 신호에 동기해 DPD 모드를 해제하는 DPD 해제 커맨드(ABh)가 데이터 입력 단자(DI)로부터 입력된다. 플래쉬 메모리는, DPD 해제 커맨드의 입력으로부터 tRES의 기간 중에 컷오프한 내부 회로에 전력을 공급하고, 시각(TST)에서 내부 회로가 정상적인 동작을 실시할 수 있는 상태로 복귀한다. 시각(TST)의 이전에는, DPD 모드의 전류가 소비되고, 시각(TST)의 이후에는, 스탠바이 모드의 전류가 소비된다.
도 2는, DPD 모드를 지원하는 NAND형 플래쉬 메모리의 내부 블록도이다. 플래쉬 메모리(10)는, DPD 컨트롤러(20), 메모리 셀 어레이(30), 행 디코더(XDEC)(40), 페이지 버퍼/센스 회로(50), 주변 회로(60), 고전압 회로(70) 등을 포함한다. 플래쉬 메모리(10)에는, 외부 전원 전압(예를 들면, 3.3 V)(VCC)이 공급되고, DPD 컨트롤러(20)는, 외부 전원 전압(VCC)을 직접 이용해 동작한다. 외부 전원 전압(VCC)과 내부 회로와의 사이에는, PMOS 트랜지스터(P)가 접속되고, 트랜지스터(P)의 게이트에는, DPD 인에이블 신호(DPDEN)가 인가된다. 액티브 모드 및 스탠바이 모드일 때, DPD 컨트롤러(20)는, L레벨의 DPD 인에이블 신호(DPDEN)를 생성해, 트랜지스터(P)를 도통(導通)시킨다. 이에 따라, 각 내부 회로에는 전압 공급 노드(INTVDD)를 통해 내부 전압(VDD)이 공급된다. DPD 모드일 때, DPD 컨트롤러(20)는, H레벨의 DPD 인에이블 신호(DPDEN)를 생성해, 트랜지스터(P)를 비(非)도통으로 한다. 이에 따라, 외부 전원 전압(VCC)의 공급이 컷오프되어, 내부 회로의 동작이 정지된다.
DPD 모드를 해제하는 경우, 유저는, 도 1b에 도시한 것처럼, 외부로부터 DPD 해제 커맨드(ABh)를 입력한다. DPD 컨트롤러(20)는, DPD 해제 커맨드의 입력에 응답하여, DPD 인에이블 신호(DPDEN)를 L레벨로 천이(遷移)해, 트랜지스터(P)를 도통시키고, 외부 전원 전압(VCC)으로부터 내부 회로에의 전력 공급을 개시시킨다. 이에 따라, 내부 회로는, 기간(tRES) 후에 동작 가능한 상태로 복귀한다.
이처럼 종래의 플래쉬 메모리에서는, DPD 모드를 사용하려면, 유저는, DPD 커맨드 뿐만 아니라, DPD 해제 커맨드를 입력해야 하고, DPD 커맨드 및 DPD 해제 커맨드를 지원하고 있지 않는 플래쉬 메모리 컨트롤러에서는 DPD 모드를 사용할 수 없다. 게다가, DPD 모드를 해제하여 외부 전원 전압(VCC)으로부터의 전력을 전압 공급 노드(INTVDD)에 공급할 때, 내부 회로의 부하 용량이 크면, 전압 공급 노드(INTVDD)가, 내부 회로가 동작 가능한 전압에 도달할 때까지의 시간(tRES)이 길어져 버린다고 한다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 딥 파워다운 모드를 해제하기 위한 전용 커맨드를 필요로 하지 않고, 딥 파워다운 모드로부터의 복귀 시간을 단축할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 플래쉬 메모리의 동작 방법은, 전력 공급원으로부터 내부 회로에의 전력 공급을 차단하는 딥 파워다운 모드로 이행하는 단계와, 독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 상기 딥 파워다운 모드를 해제하는 단계와, 상기 딥 파워다운 모드의 해제 후에, 상기 표준 커맨드를 실행하는 단계를 포함하고, 상기 해제하는 단계는, 상기 전력 공급원으로부터 상기 내부 회로의 적어도 제1 회로 부분과 제2 회로 부분의 각각에 개별적으로 전력을 공급한다.
어느 실시 형태에서는, 상기 해제하는 단계는, 상기 제1 회로 부분에 상기 제1 회로 부분을 동작 가능하게 하기 위한 제1 인에이블 신호를 더 공급하고, 상기 제1 인에이블 신호의 공급 후에, 상기 제2 회로 부분에 상기 제2 회로 부분을 동작 가능하게 하기 위한 제2 인에이블 신호를 더 공급한다. 어느 실시 형태에서는, 상기 실행하는 단계는, 제1 처리 시퀀스에서 상기 제1 회로 부분을 이용하고, 상기 제1 처리 시퀀스 후의 제2 처리 시퀀스에서 상기 제2 회로 부분을 이용한다. 어느 실시 형태에서는, 상기 제1 인에이블 신호를 공급할 때까지의 제1 복귀 시간 및 상기 제2 인에이블 신호를 공급할 때까지의 제2 복귀 시간은, 상기 내부 회로의 전체를 동작 가능한 상태로 하기 위한 복귀 시간 보다 짧다. 어느 실시 형태에서는, 상기 제1 회로 부분의 부하 용량은, 상기 제2 회로 부분의 부하 용량 보다 작다. 어느 실시 형태에서는, 상기 제1 회로 부분은, 차지 펌프 회로를 포함하고, 상기 제2 회로 부분은, 메모리 셀 어레이의 주변 회로를 포함하고, 상기 차지 펌프가 승압한 전압을 생성하기 위해 필요한 시간은, 상기 제2 복귀 시간과 상기 제1 복귀 시간의 차분(差分) 보다 짧다. 어느 실시 형태에서는, 상기 딥 파워다운 모드는, 스탠바이 모드가 일정 시간 계속되었을 때, 상기 스탠바이 모드로부터 이행한다.
본 발명에 따른 반도체 기억 장치는, 적어도 제1 회로 부분 및 제2 회로 부분을 포함하는 내부 회로와, 전력 공급원으로부터 상기 제1 및 제2 회로 부분에의 전력 공급을 차단하는 딥 파워다운 모드로 이행하는 이행 수단과, 독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 상기 딥 파워다운 모드를 해제하는 해제 수단과, 상기 딥 파워다운 모드의 해제 후에, 상기 표준 커맨드를 실행하는 실행 수단을 포함하고, 상기 해제 수단은, 상기 전력 공급원으로부터 상기 제1 회로 부분에 전력을 공급하는 제1 전류 경로와, 상기 전력 공급원으로부터 상기 제2 회로 부분에 전력을 공급하는 제2 전류 경로를 포함한다.
어느 실시 형태에서는, 상기 해제 수단은, 상기 제1 회로 부분에 상기 제1 회로 부분을 동작 가능하게 하기 위한 제1 인에이블 신호를 공급하는 제1 공급 수단과, 상기 제1 인에이블 신호의 공급 후에, 상기 제2 회로 부분에 상기 제2 회로 부분을 동작 가능하게 하기 위한 제2 인에이블 신호를 공급하는 제2 공급 수단을 포함한다. 어느 실시 형태에서는, 상기 실행 수단은, 제1 처리 시퀀스에서 상기 제1 회로 부분을 이용하고, 상기 제1 처리 시퀀스 후의 제2 처리 시퀀스에서 상기 제2 회로 부분을 이용한다. 어느 실시 형태에서는, 상기 제1 인에이블 신호를 공급할 때까지의 제1 복귀 시간 및 제2 인에이블 신호를 공급할 때까지의 제2 복귀 시간은, 상기 제1 및 제2 회로 부분을 동작 가능한 상태로 하기 위한 복귀 시간 보다 짧다. 어느 실시 형태에서는, 상기 제1 회로 부분의 부하 용량은, 상기 제2 회로 부분의 부하 용량 보다 작다. 어느 실시 형태에서는, 상기 제1 회로 부분은, 차지 펌프 회로를 포함하고, 상기 제2 회로 부분은, 메모리 셀 어레이의 주변 회로를 포함하고, 상기 차지 펌프가 승압한 전압을 생성하기 위해 필요한 시간은, 상기 제2 복귀 시간과 상기 제1 복귀 시간의 차분 보다 짧다. 어느 실시 형태에서는, 상기 해제 수단은, 상기 제1 및 제2 전류 경로에 제1 및 제2 트랜지스터를 포함하고, 상기 해제 수단은, 상기 제1 및 제2 트랜지스터의 도통(導通) 또는 비(非)도통을 제어한다. 어느 실시 형태에서는, 상기 반도체 기억 장치는, 플래쉬 메모리이다.
본 발명에 의하면, 딥 파워다운 모드를 해제하기 위한 전용 커맨드를 필요로 하지 않고, 표준 커맨드의 입력에 응답하여 딥 파워다운 모드를 해제할 수 있다. 게다가, 딥 파워다운 모드를 해제함에 있어서, 전력 공급원으로부터 제1 회로 부분과 제2 회로 부분에 개별적으로 전력을 공급하도록 했으므로, 제1 회로 부분과 제2 회로 부분에 공통으로 전력을 공급하는 경우에 비해, 제1 회로 부분 또는 제2 회로 부분을 동작 가능한 상태로 하는 시간을 짧게 할 수 있어, 결과적으로 딥 파워다운 모드로부터의 복귀 시간의 최소화를 도모할 수 있다.
[도 1a] 종래의 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 도시한 도면이다.
[도 1b] 종래의 플래쉬 메모리의 DPD 모드를 해제할 때의 동작 파형의 일례를 도시한 도면이다.
[도 2] 종래의 플래쉬 메모리의 내부 구성을 도시한 도면이다.
[도 3] 본 발명의 실시예에 따른 플래쉬 메모리의 내부 구성을 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 DPD 모드를 해제할 때의 각 부의 동작 파형을 도시한 도면이다.
본 발명의 반도체 기억 장치는, 특별히 한정을 하지 않지만, 예를 들면, NAND형이나 NOR형의 플래쉬 메모리 등에서 실시된다.
[실시예]
다음으로, 본 발명의 실시예에 대해 도면을 참조해 상세히 설명한다. 도 3은, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 개략 내부 구성을 도시한 도면이다. 플래쉬 메모리(100)는, 표준 커맨드를 수취하는 표준 커맨드 I/F(인터페이스) 회로(110), DPD 모드로의 이행 및 DPD 모드의 해제 등을 제어하는 DPD 컨트롤러(120), 메모리 셀 어레이(130), 행 디코더(XDEC)(140), 페이지 버퍼/센스 회로(150), 주변 회로(160), 고전압 회로(170), 차지 펌프 회로(180) 등의 내부 회로를 포함해 구성된다.
본 실시예의 플래쉬 메모리(100)는, 복수의 전력 소비 모드에서 동작 가능하다. 액티브 모드는, 소비 전력의 제약 없이 풀 스펙으로 표준 커맨드(예를 들면, 독출, 프로그램, 소거) 등의 동작을 실행한다. 스탠바이 모드는, 액티브 모드가 아닐 때, 결정된 소비 전력의 요구에 따라 내부 회로를 동작시키면서 표준 커맨드 등의 입력에의 응답이 가능하도록 동작을 실행한다. 스탠바이 모드에서는, 예를 들면, 고전압 회로의 차지 펌프를 정지하거나, 내부 공급 전압을 저하시키거나 한다. DPD 모드는, 스탠바이 모드의 소비 전력을 한층 더 저감하기 위해, 스탠바이 모드 시에 특정 회로에의 전력 공급을 차단한다.
표준 커맨드 I/F 회로(110) 및 DPD 컨트롤러(120)는, 외부 전원 전압(VCC)(예를 들면, 3.3 V)을 직접 이용하여 동작되고, 즉, 스탠바이 모드 및 DPD 모드 시에 동작 가능하다. 표준 커맨드 I/F 회로(110)는, 플래쉬 메모리의 표준 동작을 위해 미리 준비된 표준 커맨드를 외부로부터 수취하기 위한 인터페이스 회로이다. 표준 커맨드는, 예를 들면, 독출, 프로그램, 소거 등을 위한 커맨드이다. 표준 커맨드 I/F 회로(110)는, 입력된 표준 커맨드를 디코드하기 위한 CMOS 로직을 포함하고, 그 디코드 결과(DEC)는, DPD 컨트롤러(120) 및 주변 회로(160)(표준 커맨드의 동작을 제어하기 위한 컨트롤러 또는 스테이트 머신 등을 포함한다)에 제공된다.
DPD 컨트롤러(120)는, 스탠바이 모드에서 DPD 모드로의 이행 및 DPD 모드의 해제를 제어한다. 외부 전원 전압(VCC)과 전압 공급 노드(INTVDD)와의 사이의 제1 전류 경로에는, PMOS 트랜지스터(P1)가 접속되고, 외부 전원 전압(VCC)과 전압 공급 노드(INTVDDCP)와의 사이의 제2 전류 경로에는, PMOS 트랜지스터(P2)가 접속된다. 전압 공급 노드(INTVDD)에는, 행 디코더(140), 페이지 버퍼/센스 회로(150), 주변 회로(160), 고전압 회로(170)가 접속되고, 전압 공급 노드(INTVDDCP)에는, 차지 펌프 회로(180)가 접속된다.
트랜지스터(P1, P2)의 게이트에는, DPD 컨트롤러(120)로부터의 DPD 인에이블 신호(DPDEN)가 공통으로 인가된다. DPD 컨트롤러(120)는, 액티브 모드 및 스탠바이 모드일 때, L레벨의 DPD 인에이블 신호(DPDEN)를 생성해, 트랜지스터(P1, P2)를 도통시키고, 이에 따라, 외부 전원 전압(VCC)으로부터 제1 전류 경로를 통해 전압 공급 노드(INTVDD)에 전력이 공급되고, 또, 제2 전류 경로를 통해 전압 공급 노드(INTVDDCP)에 전력이 공급된다. 또, DPD 컨트롤러(120)는, DPD 모드일 때, DPD 인에이블 신호(DPDEN)를 H레벨로 천이시켜, 제1 및 제2 전류 경로의 트랜지스터(P1, P2)를 비도통으로 하고, 전압 공급 노드(INTVDD, INTVDDCP)에의 외부 전원 전압(VCC)으로부터의 전력 공급을 차단한다.
스탠바이 모드에서 DPD 모드로의 이행 방법은, 특별히 한정되지 않지만, 어느 양태에서는, DPD 컨트롤러(120)는, 유저로부터의 DPD 모드로의 이행을 위한 커맨드의 입력 없이, 주변 회로(160)(플래쉬 메모리의 동작을 제어하는 컨트롤러 등을 포함한다)로부터의 신호에 응답해 자동적으로 DPD 모드로 이행한다. 예를 들면, 주변 회로(160)로부터 스탠바이 모드로의 이행을 나타내는 신호가 DPD 컨트롤러(120)에 제공되면, DPD 컨트롤러(120)는, 스탠바이 모드로의 이행을 나타내는 시점으로부터 시간을 계측해, 스탠바이 모드의 계속 시간이 일정 시간을 넘으면 DPD 모드로 이행하고, DPD 인에이블 신호(DPDEN)를 H레벨로 천이하고, 외부 전원 전압(VCC)으로부터의 전력 공급을 차단한다. 또, 다른 양태에서는, DPD 컨트롤러(120)는, 유저로부터의 DPD 모드로의 이행을 위한 커맨드의 입력에 응답하여 DPD 모드로 이행시키도록 해도 무방하다.
DPD 모드를 해제하는 방법은, 종래의 플래쉬 메모리에서는, DPD 모드를 해제하기 위한 전용 커맨드를 외부로부터 입력할 필요가 있었지만, 본 실시예에서는, 그러한 전용 커맨드를 입력하지 않고, DPD 모드를 자동으로 해제하는 기능을 갖춘다. DPD 컨트롤러(120)는, DPD 모드 중에, 표준 커맨드 I/F 회로(110)가 표준 커맨드를 입력하면, 이 표준 커맨드의 입력에 응답하여 DPD 모드를 해제한다. 입력된 표준 커맨드는, DPD 모드로부터의 복귀에 필요한 시간 경과 후에 매끄럽게 실행된다.
DPD 컨트롤러(120)는 게다가, DPD 모드를 해제했을 때, 즉, 외부 전원 전압(VCC)으로부터 제1 및 제2 전류 경로를 통해 전압 공급 노드(INTVDD, INTVDDCP)의 각각에 개별적으로 전력을 공급했을 때, 이에 계속해서 차지 펌프 회로(180)를 인에이블하기 위한 펌프 인에이블 신호(PUMPEN) 및 주변 회로(160)의 컨트롤러에 포함되는 CPU를 인에이블하기 위한 CPU 인에이블 신호(CPUEN)를 각각 생성한다. 펌프 인에이블 신호(PUMPEN)는, 차지 펌프 회로(180)에 공급되고, CPU 인에이블 신호(CPUEN)는, 주변 회로(160)에 공급된다. 이러한 동작의 상세는 후술하지만, DPD 컨트롤러(120)는, DPD 모드가 해제된 시점으로부터 전압 공급 노드(INTVDDCP)가 타겟 전압에 도달했을 때에, 펌프 인에이블 신호(PUMPEN)를 H레벨로 천이시켜, 차지 펌프 회로(180)를 동작 가능하게 하고, 다음에, 전압 공급 노드(INTVDD)가 타겟 전압에 도달했을 때에, CPU 인에이블 신호(CPUEN)를 H레벨로 천이시켜, 주변 회로(160)의 컨트롤러를 동작 가능하게 한다.
본 실시예의 DPD 컨트롤러(120)는, 하드웨어 및/또는 소프트웨어를 이용하여 구성할 수 있고, 예를 들면, 마이크로 컴퓨터, 스테이트 머신, 로직 등을 포함할 수 있다.
메모리 셀 어레이(130)는, 복수의 블록을 포함하고, 각 블록 내에 복수의 NAND 스트링을 포함해 구성된다. NAND 스트링은, 기판 상에 2차원적으로 형성되는 것이어도 무방하고, 기판의 주면(柱面)에서 수직 방향으로 3차원적으로 형성되는 것이어도 무방하다. 또, 메모리 셀은, 2값 데이터 또는 다값 데이터를 기억하는 것이 가능하다.
주변 회로(160)는, 예를 들면, 표준 커맨드 I/F 회로(110)에서 수취된 표준 커맨드 등에 근거해 플래쉬 메모리(100)의 동작을 제어하는 컨트롤러 또는 스테이트 머신이나, 데이터의 오류 검출ㆍ정정을 실시하는 ECC 회로, 열 선택 회로 등을 포함한다. 고전압 회로(170)는, 차지 펌프 회로(180)에서 승압된 전압을 수취해, 독출, 프로그램, 소거 동작에 있어 필요한 고전압(예를 들면, 프로그램 펄스 전압, 소거 펄스 전압, 독출 패스 전압 등)을 생성한다. 또, 플래쉬 메모리(100)는, SPI(Serial Peripheral Interface)를 탑재할 수 있고, SPI에서는, 제어 신호(어드레스 래치 인에이블, 커맨드 래치 인에이블 등)의 대신에, 시리얼 클록 신호에 동기해서, 입력된 커맨드, 주소, 데이터를 식별한다.
다음으로, 본 실시예에 따른 플래쉬 메모리의 DPD 모드의 해제 동작에 대해 설명한다. 도 4는, DPD 모드를 해제할 때의 각 부의 동작 파형을 도시한 도면이다. 플래쉬 메모리(100)가 DPD 모드에 있을 때, DPD 인에이블 신호(DPDEN)는 H레벨이며, 외부 전원 전압(VCC)으로부터의 전력 공급은 차단되어, 전압 공급 노드(INTVDD, INTVDDCP)는 GND 레벨이다. DPD 모드 중, 표준 커맨드 I/F 회로(110) 및 DPD 컨트롤러(120)에는, 외부 전원 전압(VCC)으로부터의 전력에 의해 동작 가능한 상태에 있다.
표준 커맨드 I/F 회로(110)에 표준 커맨드가 입력되면, 표준 커맨드 I/F 회로(110)는, 표준 커맨드의 디코드 결과(DEC)를 DPD 컨트롤러(120) 및 주변 회로(160)로 제공한다. 단, 이 시점에서 주변 회로(160)는 동작 가능한 상태에 있지 않다.
DPD 컨트롤러(120)는, DPD 모드 중에, 표준 커맨드 I/F 회로(110)로부터 디코드 결과(DEC)를 수취하면, DPD 모드를 자동적으로 해제한다. 즉, DPD 컨트롤러(120)는, 시각(t1)에서, DPD 인에이블 신호(DPDEN)를 H레벨에서 L레벨로 천이해, 트랜지스터(P1, P2)를 도통 상태로 한다. 이에 따라, 전압 공급 노드(INTVDD)에는, 외부 전원 전압(VCC)으로부터 제1 전류 경로를 통해 전력이 공급되고, 전압 공급 노드(INTVDDCP)에는, 외부 전원 전압(VCC)으로부터 제2 전류 경로를 통해 전력이 공급된다. 즉, 전압 공급 노드(INTVDD)와 전압 공급 노드(INTVDCP)는, 각각 별개로 외부 전원 전압(VCC)으로부터의 전력으로 충전된다.
전압 공급 노드(INTVDD)에는, 행 디코더(140), 페이지 버퍼/센스 회로(150), 주변 회로(160) 및 고전압 회로(170)가 접속되고, 전압 공급 노드(INTVDDCP)에는, 차지 펌프 회로(180)가 접속된다. 전압 공급 노드(INTVDD)에 접속되는 주변 회로 그룹(140~170)은, 전압 공급 노드(INTVDDCP)에 접속되는 차지 펌프 회로(180)에 비해, 트랜지스터의 수, 배선 용량이 크기 때문에(부하 용량이 크기 때문에), 전압 공급 노드(INTVDD)가 타겟 전압으로 상승하는 속도는, 전압 공급 노드(INTVDDCP) 보다 늦어진다. 그러므로, 전압 공급 노드(INTVDDCP)의 타겟 전압으로의 충전 시간은, 전압 공급 노드(INTVDD) 보다 빨라지고, 도 4에 도시한 것처럼, 전압 공급 노드(INTVDDCP)는, 시각(t1)으로부터 tRESCP 후의 시각(t2)에서 타겟 전압에 도달하지만, 전압 공급 노드(INTVDD)는, 시각(t1)으로부터 tRESVDD 후의 시각(t3)에서 타겟 전압에 도달한다(tRESCP < tRESVDD). 덧붙여, 전압 공급 노드(INTVDDCP)의 타겟 전압은, 차지 펌프 회로(180)가 동작 가능한 상태가 되는 전압이며, 전압 공급 노드(INTVDD)의 타겟 전압은, 주변 회로(160)의 CPU가 동작 가능한 상태가 되는 전압이다.
DPD 컨트롤러(120)는, 차지 펌프 회로(180)가 동작 가능한 상태가 되는 시각(t2)에서, 펌프 인에이블 신호(PUMPEN)를 L레벨에서 H레벨로 천이시킨다. 차지 펌프 회로(180)는, 펌프 인에이블 신호(PUMPEN)에 응답하여 시각(t2)에서 펌프 동작을 개시하고, 시각(t2)으로부터 tPUMP 후의 시각(t2A)에서 소망한 펌프 전압(VWWPUMP)을 생성한다. 본 실시예에서는, 차지 펌프 회로(180)는, 전압 공급 노드(INTVDDCP)가 타겟 전압에 도달한 후에 동작 가능하게 되어, 전압 공급 노드(INTVDD)가 타겟 전압에 도달하는 것을 기다릴 필요가 없다.
또, DPD 컨트롤러(120)는, 주변 회로(160)가 동작 가능한 상태가 되는 시각(t3)에서, CPU 인에이블 신호(CPUEN)를 L레벨에서 H레벨로 천이시킨다. 주변 회로(160)의 컨트롤러(CPU)는, CPU 인에이블 신호(CPUEN)에 응답해 시각(t3)에서 표준 커맨드의 동작을 개시한다. 2개의 전압 공급 노드(INTVDD, INTVDDCP)가 타겟 전압에 도달한 시각(t3)에서 DPD 모드로부터의 복귀 시간(tRES)이 종료한다. 만일, tPUMP < tRESVDD - tRESCP의 관계이면, 표준 커맨드의 동작을 개시하는 시점에서 이미 펌프 전압(VWWPUMP)이 생성되어 있기 때문에, 고전압 생성 회로(170)는, 즉석으로 동작에 필요한 고전압을 페이지 버퍼/센스 회로(150)나 행 디코더(140) 등에 공급할 수 있다. 가령, tPUMP > tRESVDD - tRESCP의 관계였다고 해도, 차지 펌프 회로(180)의 동작을 예정보다 앞당김 하지 않는 경우 보다는, 펌프 전압(VWWPUMP)을 빠르게 공급할 수 있다.
DPD 컨트롤러(120)에 의한 시간(t2, t3)의 제어 방법은, 특별히 한정되지 않지만, 예를 들면, DPD 컨트롤러(120)는, 내장한 타이머에 의해 시각(t1)으로부터의 시간을 계측하고, tRESCP, tRESVDD에 도달했을 때, 인에이블 신호(PUMPEN, CPUEN)를 H레벨로 천이시키도록 해도 무방하다. 또, 다른 양태에서는, 전압 공급 노드(INTVDDCP, INTVDD)의 전압을 검출하는 검출 회로를 마련하고, 상기 검출 회로에 의해 각각의 전압 공급 노드의 타겟 전압이 검출되었을 때, DPD 컨트롤러(120)가 인에이블 신호(PUMPEN, CPUEN)를 H레벨로 천이시키도록 해도 무방하다.
구체적인 동작 예로서, DPD 모드 중에, 독출, 프로그램 또는 소거 커맨드가 표준 커맨드 I/F 회로(110)에 입력되면, DPD 컨트롤러(120)는, DPD 인에이블 신호(DPDEN)를 L레벨로 천이시켜, 트랜지스터(P1, P2)를 도통시키고, 외부 전원 전압(VCC)으로부터의 전력 공급을 개시시켜, DPD 모드를 해제한다. DPD 컨트롤러(120)는, 전압 공급 노드(INTVDD, INTVDDCP)의 전압이 복귀할 때까지의 사이, 시각(t1)으로부터 tRESCP 후의 시각(t2)에서 차지 펌프 회로(180)를 동작시켜, 시각(t1)으로부터 tRESVDD 후의 시각(t3)까지의 사이에, 차지 펌프 회로(180)에 의한 펌프 전압(VWWPUMP)을 생성하고, 시각(t3)에서 주변 회로(160)의 컨트롤러는, 커맨드의 실행을 개시한다. 커맨드 실행 후에, 독출, 프로그램 또는 소거에 필요한 승압 전압을 즉석에서 이용할 수 있다.
이와 같이 본 실시예에 의하면, 표준 커맨드가 입력되었음에 응답하여 DPD 모드를 자동적으로 해제하도록 했으므로, DPD 모드를 해제하는 전용 커맨드의 입력이 불필요하게 되어, DPD 모드의 해제 커맨드를 지원하고 있지 않는 플래쉬 메모리에서도 DPD 모드를 해제할 수 있다.
게다가, DPD 모드로부터 셧다운(shut down)된 내부 회로를 복귀시키는데 있어서, 종래의 도 2에 도시한 것처럼, 내부 회로의 전체에 접속된 전압 공급 노드(INTVDD)에 전력을 공급하는 것이 아니라, 주변 회로 그룹(140~170)에 접속된 전압 공급 노드(INTVDD)와, 차지 펌프 회로(180)에 접속된 전압 공급 노드(INTVDDCP)에 개별적으로 분할해 전력을 공급해서, 차지 펌프 회로(180)의 동작을 예정보다 앞당김 하도록 했으므로, 종래 보다 내부 회로를 동작 가능한 상태로 복귀시키는 시간(tRES)(도 1b)을 단축시킬 수 있다.
덧붙여, 상기 실시예에서는, DPD 모드에 의해 전력 공급이 차단된 내부 회로를, 주변 회로 그룹(140~170)과 차지 펌프 회로(180)로 나누어 DPD 모드로부터 복귀시키는 예를 나타냈지만, 본 발명은, 반드시 이러한 양태로의 분할로 한정되는 것은 아니다. DPD 모드로부터 복귀시킬 때에, 동작을 예정보다 앞당김 하는 내부 회로는, 반드시 차지 펌프 회로를 포함할 필요는 없고, 다른 회로여도 무방하다. 게다가, 내부 회로로부터 복귀시키는 회로를 3개 이상의 회로 부분으로 분할해, 각각을 상이한 전류 경로를 통해 전력 공급을 하도록 해도 무방하다.
어느 양태에서는, DPD 모드로부터 제1 회로 부분과 제2 회로 부분을 복귀시키는 경우, 제1 회로 부분과 제2 회로 부분의 선택은, 표준 커맨드를 실행할 때의 처리 시퀀스에 대응시킬 수 있다. 즉, 표준 커맨드를 실행할 때의 제1 처리 시퀀스가 제1 회로 부분을 사용하고, 제2 처리 시퀀스가 제2 회로 부분을 사용하고, 제1 회로 부분을 제2 회로 부분 보다 먼저 동작 가능한 상태로 한다. 제1 회로 부분의 부하 용량이 제2 회로 부분의 부하 용량 보다 작을 때, 제1 회로 부분은 제2 회로 부분의 복귀 중에 동작을 개시해, 복귀 시간의 단축이 보다 효과적으로 실시된다. 예를 들면, 프로그램 동작이 프로그램 검증(program verify)과 프로그램(program)의 2개의 동작을 포함하고, 프로그램 검증이 먼저 동작되는 경우, 전압 공급 노드(INTVDDx)에 접속된 검증에 관련된 회로 부분 만이 먼저 인에이블 되고, 검증 동작 중에, 프로그램에 사용되는 회로 부분에 접속된 전압 공급 노드(INTVDDy)가 타겟 전압에 도달된다.
또, 상기 실시예에서는, 표준 커맨드로서 독출, 프로그램 및 소거를 예시했지만, 표준 커맨드는, 이것들 외에도, 스테이터스 리드(Status Read)나 ID 리드 등을 포함할 수 있다. 스테이터스 리드는, 플래쉬 메모리가 준비(Ready) 상태인지 여부, 기입(Write) 보호 모드인지 여부, 프로그램/소거 동작 중인지 여부를 읽어내는 커맨드이며, ID 리드는, 제조 브랜드나 제품 식별을 읽어내는 커맨드이다.
또 상기 실시예에서는, 외부 전원 전압(VCC)으로부터 전압 공급 노드(INTVDD, INTVDDCP)에 전력을 공급하는 예를 나타냈지만, 이는 일례이며, 전압 공급 노드(INTVDD, INTVDDCP)에는, 외부 전원 전압(VCC)으로부터 직접이 아니라, 다른 내부 전원 전압으로부터 전력이 공급되도록 해도 무방하다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되는 것이 아니며, 청구범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: 플래쉬 메모리
110: 표준 커맨드 I/F 회로
120: DPD 컨트롤러
130: 메모리 셀 어레이
140: 행 디코더
150: 페이지 버퍼/센스 회로
160: 주변 회로
170: 고전압 회로
180: 차지 펌프 회로

Claims (15)

  1. 플래쉬 메모리의 동작 방법에 있어서,
    전력 공급원으로부터 내부 회로에의 전력 공급을 차단하는 딥 파워다운 모드로 이행하는 단계와,
    독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 상기 딥 파워다운 모드를 해제하는 단계와,
    상기 딥 파워다운 모드의 해제 후에, 상기 표준 커맨드를 실행하는 단계
    를 포함하고,
    상기 해제하는 단계는,
    상기 전력 공급원으로부터 상기 내부 회로의 적어도 제1 회로 부분과 제2 회로 부분의 각각에 개별적으로 전력을 공급하는
    플래쉬 메모리의 동작 방법.
  2. 제1항에 있어서,
    상기 해제하는 단계는,
    상기 제1 회로 부분에, 상기 제1 회로 부분을 동작 가능하게 하기 위한 제1 인에이블 신호를 더 공급하고,
    상기 제1 인에이블 신호의 공급 후에, 상기 제2 회로 부분에, 상기 제2 회로 부분을 동작 가능하게 하기 위한 제2 인에이블 신호를 더 공급하는
    플래쉬 메모리의 동작 방법.
  3. 제2항에 있어서,
    상기 실행하는 단계는,
    제1 처리 시퀀스에서 상기 제1 회로 부분을 이용하고,
    상기 제1 처리 시퀀스 후의 제2 처리 시퀀스에서 상기 제2 회로 부분을 이용하는
    플래쉬 메모리의 동작 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 인에이블 신호를 공급할 때까지의 제1 복귀 시간 및 상기 제2 인에이블 신호를 공급할 때까지의 제2 복귀 시간은,
    상기 내부 회로의 전체를 동작 가능한 상태로 하기 위한 복귀 시간 보다 짧은
    플래쉬 메모리의 동작 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 회로 부분의 부하 용량은, 상기 제2 회로 부분의 부하 용량 보다 작은
    플래쉬 메모리의 동작 방법.
  6. 제4항에 있어서,
    상기 제1 회로 부분은, 차지 펌프 회로를 포함하고,
    상기 제2 회로 부분은, 메모리 셀 어레이의 주변 회로를 포함하고,
    상기 차지 펌프가 승압한 전압을 생성하기 위해 필요한 시간은,
    상기 제2 복귀 시간과 상기 제1 복귀 시간의 차분 보다 짧은
    플래쉬 메모리의 동작 방법.
  7. 제1항에 있어서,
    상기 딥 파워다운 모드는,
    스탠바이 모드가 일정 시간 계속되었을 때, 상기 스탠바이 모드로부터 이행하는
    플래쉬 메모리의 동작 방법.
  8. 적어도 제1 회로 부분 및 제2 회로 부분을 포함하는 내부 회로와,
    전력 공급원으로부터 상기 제1 및 제2 회로 부분에의 전력 공급을 차단하는 딥 파워다운 모드로 이행하는 이행 수단과,
    독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 상기 딥 파워다운 모드를 해제하는 해제 수단과,
    상기 딥 파워다운 모드의 해제 후에, 상기 표준 커맨드를 실행하는 실행 수단
    을 포함하고,
    상기 해제 수단은,
    상기 전력 공급원으로부터 상기 제1 회로 부분에 전력을 공급하는 제1 전류 경로와,
    상기 전력 공급원으로부터 상기 제2 회로 부분에 전력을 공급하는 제2 전류 경로
    를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 해제 수단은,
    상기 제1 회로 부분에, 상기 제1 회로 부분을 동작 가능하게 하기 위한 제1 인에이블 신호를 공급하는 제1 공급 수단과,
    상기 제1 인에이블 신호의 공급 후에, 상기 제2 회로 부분에, 상기 제2 회로 부분을 동작 가능하게 하기 위한 제2 인에이블 신호를 공급하는 제2 공급 수단
    을 포함하는 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 실행 수단은,
    제1 처리 시퀀스에서 상기 제1 회로 부분을 이용하고,
    상기 제1 처리 시퀀스 후의 제2 처리 시퀀스에서 상기 제2 회로 부분을 이용하는
    반도체 기억 장치.
  11. 제9항에 있어서,
    상기 제1 인에이블 신호를 공급할 때까지의 제1 복귀 시간 및 상기 제2 인에이블 신호를 공급할 때까지의 제2 복귀 시간은,
    상기 제1 회로 부분 및 상기 제2 회로 부분을 동작 가능한 상태로 하기 위한 복귀 시간보다 짧은
    반도체 기억 장치.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 회로 부분의 부하 용량은, 상기 제2 회로 부분의 부하 용량 보다 작은
    반도체 기억 장치.
  13. 제11항에 있어서,
    상기 제1 회로 부분은, 차지 펌프 회로를 포함하고,
    상기 제2 회로 부분은, 메모리 셀 어레이의 주변 회로를 포함하고,
    상기 차지 펌프가 승압한 전압을 생성하기 위해 필요한 시간은,
    상기 제2 복귀 시간과 상기 제1 복귀 시간의 차분 보다 짧은
    반도체 기억 장치.
  14. 제8항에 있어서,
    상기 해제 수단은, 상기 제1 및 제2 전류 경로에 제1 및 제2 트랜지스터를 포함하고,
    상기 해제 수단은, 상기 제1 및 제2 트랜지스터의 도통 또는 비도통을 제어하는
    반도체 기억 장치.
  15. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치는, 플래쉬 메모리인
    반도체 기억 장치.
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