KR100665854B1 - 반도체 메모리 장치에서의 파워 업 회로 - Google Patents

반도체 메모리 장치에서의 파워 업 회로 Download PDF

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Abstract

반도체 메모리 장치에서의 파워 업 회로가 개시된다. 그러한 파워 업 회로는 상기 반도체 메모리 장치의 딥 파워 다운 모드 진입 및 딥 파워 다운 모드 종료를 제어하는 딥 파워 다운 제어부, 상기 반도체 메모리 장치 내의 주변 회로를 초기화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생부, 상기 딥 파워 다운 제어부에 의해 제어되어, 상기 초기화 신호 발생부 및 상기 주변 회로에 내부 전압을 제공하기 위한 내부 전압 발생부 및 상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압의 슬로프를 조절함으로써 상기 초기화 신호의 천이 구간을 설정하기 위한 초기화 신호 제어부를 구비한다. 그리하여, 본 발명은 반도체 메모리 장치에서의 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압이 빠르게 하이 레벨로 천이됨으로 인해 상기 반도체 메모리 장치의 주변 회로의 초기화가 제대로 수행되지 않는 문제점을 개선할 수 있다.
파워 업, 딥 파워 다운(DPD), 슬로프(slope), 내부 전압

Description

반도체 메모리 장치에서의 파워 업 회로{Power up circuit in semiconductor memory device}
도 1 및 도 2는 딥 파워 다운 모드의 진입 및 딥 파워 다운 모드의 종료의 일례를 보인 타이밍도.
도 3은 종래의 초기화 신호 발생부를 보인 회로도.
도 4는 노멀 파워 업(normal power-up)시 외부 전압에 따른 내부 전압 및 초기화 신호의 변화를 보인 그래프.
도 5는 딥 파워 다운 종료 후 파워 업시 내부 전압 및 초기화 신호의 변화를 보인 그래프.
도 6은 종래 파워 업 회로의 문제점을 개선하기 위해 요구되는 내부 전압의 슬로프를 보인 그래프.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 파워 업 회로를 간략히 보인 블록도.
도 8은 도 7에서의 내부 전압 슬로프 조절부의 일례를 보인 회로도.
도 9는 도 7에서의 초기화 신호 제어부의 일례를 보인 회로도.
도 10은 도 7에서의 파워 업 회로에서의 딥 파워 다운 모드 종료 후의 파워 업시 내부 전압 및 초기화 신호의 전압 레벨을 보인 그래프.
<도면의 주요부분에 대한 부호의 설명>
100 : 주변 회로 102 : 딥 파워 다운 제어부
104 : 레퍼런스 전압 발생부 106 : 내부 전압 발생부
108 : 초기화 신호 발생부 110 : 초기화 신호 제어부
112 : 펄스 발생부 114 : 내부 전압 슬로프 조절부
INV90, INV92, INV100 : 인버터 PM100 : 피모스
90 : 딜레이부 VEXT : 외부 전압
VINT : 내부 전압 V1 : 초기화 신호 제어부의 출력 전압
NAND90 : 낸드 게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 파워 업 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치가 장시간 스탠바이(standby) 상태에 있게 되면, 상기 반도체 메모리 장치는 스탠바이 상태에서의 전력 소모를 줄이기 위해 장치 내의 주변 회로의 동작을 정지시키는 딥 파워 다운 모드(Deep Power Down Mode, 이하에서는 이를 디피디 모드 또는 DPD 모드라고도 함)로 진입한다.
도 1 및 도 2는 그러한 딥 파워 다운 모드의 진입 및 딥 파워 다운 모드의 종료의 일례를 보인 타이밍도이다.
도 1 및 도 2를 참조하여 딥 파워 다운 모드를 간단히 설명하면 이하와 같다.
상기 딥 파워 다운 모드는 외부 명령에 의해 제어된다. 즉, 상기 반도체 메모리 장치는 프리챠지 명령으로부터 프리챠지 시간(tRP) 후에, 상기 반도체 메모리 장치의 외부 신호 핀을 통해 입력된 신호들의 상태에 따라, 클럭 신호(CLOCK)에 응답하여 딥 파워 다운 모드로 진입(ENTER)하고 종료(EXIT)된다. 상기 신호들은 칩 선택신호(CS), 로우 어드레스 스트로브(/RAS), 컬럼 어드레스 스트로브(/CAS), 라이트 인에이블 신호(WE) 및 클럭 인에이블 신호(CKE)이다.
상기 칩 선택신호(CS)가 로우 레벨이고, 상기 로우 어드레스 스트로브(/RAS) 및 상기 컬럼 어드레스 스트로브(/CAS)가 하이 레벨이며, 상기 클럭 인에이블 신호(CKE)가 로우 레벨이고, 상기 라이트 인에이블 신호(WE)가 로우 레벨인 경우, 상기 클럭 신호(CLOCK)에 응답하여 DPD 모드로 진입(DPD ENTER)한다. 그리고, 상기 칩 선택신호(CS), 상기 로우 어드레스 스트로브(/RAS), 상기 컬럼 어드레스 스트로브(/CAS) 및 상기 라이트 인에이블 신호(WE)의 논리 레벨에 무관하게 상기 클럭 인에이블 신호(CKE)가 하이 레벨로 천이할 때, DPD 모드는 종료(DPD EXIT)된다.
최근의 반도체 메모리 장치는 동작 전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 특히 모바일 제품들에 있어서는 더욱 낮은 동작 전압이 사용되어지는 추세에 있다.
그리고, 반도체 메모리 장치를 구성하는 각종 회로들에서의 모스 트랜지스터들의 문턱 전압은 반도체 메모리 장치의 동작 속도와 밀접한 관련이 있다. 즉, 고속 저전압 동작을 요구하는 부분에서는 문턱 전압(threshold voltage)이 낮고 속도가 빠른 모스 트랜지스터(MOS transistor)가 사용되고, 저속 고전압 동작을 요구하는 부분에서는 문턱전압이 높고 속도가 느리면서도 물리적으로 신뢰성이 있는 모스 트랜지스터를 사용하는 것이 일반화되고 있다.
반도체 메모리 장치를 동작시키기 위하여 전원 전압을 인가하는 것을 파워 업(power-up)이라 한다. 반도체 메모리 장치에서는 상기 파워 업에 의하여 전원 전압이 인가되는 순간 곧바로 전원 전압의 레벨에 응답하여 동작하는 것이 아니라, 전원 전압의 레벨이 일정한 레벨 이상으로 상승된 후 동작하게 된다. 이러한 이유로 인하여, 반도체 메모리 장치에는 파워 업시 반도체 메모리 장치 내부 회로의 불안정한 동작 또는 래치업(latch-up) 현상 등을 방지하기 위한 안정화 회로가 배치된다.
따라서, 일반적인 반도체 메모리 장치에서는 전원 전압이 안정화되기까지는 반도체 메모리 장치를 구성하는 소자들을 초기화시키는 초기화 신호를 발생하고, 전원 전압이 일정 레벨로 안정화되면 초기화를 종료하고 정상동작이 수행되도록 하는 초기화 신호 발생부가 구비된다. 상기 초기화 신호는 파워 업 리셋 신호(power-up reset signal)로도 불린다.
도 3은 종래의 초기화 신호 발생부를 보인 회로도이다.
도 3을 참조하면, 종래의 초기화 신호 생성 회로는 외부로부터 인가되는 전원 전압(VDD)의 레벨을 감지하는 레벨 감지부(10), 상기 레벨 감지부(10)로부터 출력되는 레벨 감지 신호를 버퍼링하여 초기화 신호(VCCHB)를 출력하는 복수 개의 인버터들(12, 14, 16)을 구비한다.
상기 레벨 감지부(10)는 전원 전압(VDD) 단자와 출력 노드(N10) 사이에 위치하고 게이트 단자와 드레인 단자가 연결되어 다이오드를 구성하는 엔모스 트랜지스터(NM10), 및 상기 엔모스 트랜지스터(NM10)의 소스 단자와 접지 단자 사이에 연결된 저항(R10)을 구비한다. 그리고, 상기 인버터(12)는 전원 전압(VDD) 단자와 접지 단자 사이에 직렬 연결된 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)를 구비한다. 상기 출력 노드(N10)는 상기 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)의 공통 게이트 단자에 연결된다. 그리고, 상기 피모스 트랜지스터(PM12)의 소스 단자에는 전원 전압(VDD)이 인가되고, 상기 엔모스 트랜지스터(NM12)의 소스 단자는 접지된다. 상기 인버터(12)의 출력 노드 즉 상기 피모스 트랜지스터(PM12) 및 상기 엔모스 트랜지스터(NM12)의 공통 드레인 단자는 상기 인버터(14)에 연결된다. 상기 인버터들(14, 16)의 구성은 상기 인버터(12)의 구성과 동일하다.
상기 초기화 신호 발생부의 동작을 살펴보면 이하와 같다.
먼저, 전원 전압(VDD)이 공급될 경우 상기 전원 전압(VDD)은 서서히 상승한다. 그리고, 다이오드 연결된 상기 엔모스 트랜지스터(NM10)는 전원 전압(VDD)이 문턱 전압이 될 때까지 턴오프되어 출력 노드(N10)는 로우 레벨을 유지한다. 상기 출력 노드(N10)의 로우 레벨 전압은 상기 인버터(12)의 피모스 트랜지스터(PM12)를 턴온시킨다. 그리하여, 상기 인버터(12)의 출력 노드(N12)는 하이 레벨이 된다. 상기 출력 노드(N12)의 하이 레벨 전압은 인버터(14)에 의해 로우 레벨로 되고, 상기 인버터(14)의 출력은 상기 인버터(16)에 의해 하이 레벨로 된다. 따라서, 상기 초기화 신호(VCCHB)는 하이 레벨이 된다.
상기 전원 전압(VDD)은 내부 전압 발생부에서 생성된 전압인 내부 전압일 수 있다.
상기 내부 전압 발생부에서 생성된 내부 전압이 사용되는 경우, 파워 업을 함에 있어서 외부 전압을 0V에서부터 스펙 레벨까지 소정 시간(예를 들어 수십 micro-second)에 걸쳐 올리는 것과 딥 파워 다운 모드 종료시 상기 외부 전압이 스펙 레벨을 유지하고 있는 상태에서 상기 내부 전압이 파워 업되는 슬로프(slope)는 상당히 다르다.
도 4 및 도 5는 그러한 점을 설명하기 위한 그래프로서, 도 4는 노멀 파워 업시 외부 전압(VEXT)에 따른 내부 전압(VINT) 및 초기화 신호(VCCHB)의 변화를 나타낸 그래프이고, 도 5는 딥 파워 다운 종료(DPD EXIT) 후 파워 업시 내부 전압(VINT) 및 초기화 신호(VCCHB)의 변화를 나타낸 그래프이다.
먼저, 도 4를 참조하면, 노멀 파워 업시 내부 전압(VINT)은 소정 구간(W0) 동안 외부 전압(VEXT)을 따라 상승한다. 그리고, 상기 내부 전압(VINT)에 따라 초기화 신호(VCCHB)는 하이 레벨로 되었다가 소정 시간 경과 후에 로우 레벨로 된다.
다음으로, 도 5를 참조하면, 도 4에서의 노멀 파워 업에 의해 외부 전압 (VEXT)은 스펙 레벨을 유지하고 있다. 상기 외부 전압(VEXT)이 스펙 레벨을 유지한 상태에서, 딥 파워 다운 모드가 종료(DPD EXIT)된 후 파워 업되는 경우, 내부 전압(VINT)은 소정 구간(W1) 동안 로우 레벨에서 하이 레벨로 천이한다. 상기 구간(W1)은 상기 구간(W0)보다 짧은 구간이다. 따라서, 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압(도 5의 VINT)의 슬로프는 노멀 파워 업시의 내부 전압(도 4의 VINT)의 슬로프보다 급하다. 그리하여, 초기화 신호(VCCHB)가 셋업되지 않는 문제가 발생될 수 있다.
도 6은 그러한 문제점을 개선하기 위해 요구되는 내부 전압(VINT)의 슬로프를 나타낸 그래프이다.
즉, 도 6에서와 같이 외부 전압(VEXT)이 스펙 레벨을 유지한 상태에서, 딥 파워 다운 모드의 종료 후 파워 업시, 상기 내부 전압(VINT)은 소정의 구간(W2)을 가지며 천이되는 것이 바람직하다. 상기 구간(W2)은 도 4에서의 구간(W0)과 같거나 유사한 구간일 수 있다.
상술한 바와 같이, 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압(VINT)이 빠르게 하이 레벨로 천이됨으로 인해, 상기 초기화 신호(VCCHB)가 하이 레벨로 천이되지 못하는 문제가 발생될 수 있다. 그리하여, 상기 반도체 메모리 장치가 초기화되지 않는 문제가 발생되어 상기 장치의 동작 불안정 또는 래치 업 현상이 발생될 수 있다. 따라서, 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압(VINT)이 천이될 때, 상기 초기화 신호(VCCHB)가 하이 레벨로 천이되도록 하는 구간이 확보되는 것이 절실히 요구된다.
따라서, 본 발명의 목적은 상술한 문제점들을 해결하기 위한 반도체 메모리 장치에서의 파워 업 회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치에서의 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압이 빠르게 하이 레벨로 천이됨으로 인해 상기 반도체 메모리 장치의 주변 회로의 초기화가 제대로 수행되지 않는 문제점을 개선하기 위한 파워 업 회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치에서의 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압이 빠르게 하이 레벨로 천이됨으로 인해, 초기화 신호가 하이 레벨로 천이되지 못하는 문제점을 개선하기 위한 파워 업 회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 주변 회로가 초기화 되지 않음으로 인해 상기 장치의 동작 불안정 또는 래치 업 현상 등이 발생하는 문제점을 개선하기 위한 파워 업 회로를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치에서의 파워 업 회로는, 상기 반도체 메모리 장치의 딥 파워 다운 모드 진입 및 딥 파워 다운 모드 종료를 제어하는 딥 파워 다운 제어부; 상기 반도체 메모리 장치 내의 주변 회로를 초기화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생부; 상기 딥 파워 다운 제어부에 의해 제어되어, 상기 초기화 신호 발생부 및 상기 주변 회로에 내부 전압을 제공하기 위한 내부 전압 발생부; 및 상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압의 슬로프를 조절함으로써 상기 초기화 신호의 전압 레벨을 설정하기 위한 초기화 신호 제어부를 구비함을 특징으로 한다.
여기서, 상기 초기화 신호 제어부는 상기 딥 파워 다운 제어부의 출력 신호를 수신하여 상기 내부 전압의 슬로프를 조절하기 위한 신호를 출력하는 내부 전압 슬로프 조절부를 구비할 수 있다.
또한, 상기 내부 전압 슬로프 조절부는, 상기 딥 파워 다운 제어부의 출력 신호를 반전하기 위한 인버터; 및 상기 인버터의 출력 신호에 의해 턴온 또는 턴오프되어 상기 내부 전압의 슬로프를 조절하는 피모스 트랜지스터를 구비할 수 있다.
또한, 상기 초기화 신호 제어부는 상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압의 슬로프를 감소시킬 수 있다.
또한, 상기 초기화 신호 제어부는 상기 딥 파워 다운 제어부의 출력 신호를 수신하여 상기 내부 전압 슬로프 조절부를 제어하기 위한 펄스를 발생하는 펄스 발생부를 더 구비할 수 있다.
또한, 상기 펄스 발생부는 상기 딥 파워 다운 제어부의 출력 신호 및 이의 딜레이 신호를 수신하여 낸드 연산을 수행함으로써 펄스를 발생하는 낸드 게이트를 구비할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 파워 업 회로를 간략히 나타낸 블록도이다.
도 7을 참조하면, 주변 회로(100), DPD 제어부(102), 레퍼런스 전압 발생부(104), 내부 전압 발생부(106), 초기화 신호 발생부(108) 및 초기화 신호 제어부(110)가 도시되어 있다.
상기 DPD 제어부(102)는 상기 반도체 메모리 장치의 딥 파워 다운 모드 진입 및 딥 파워 다운 모드 종료를 제어한다. 즉, 상기 DPD 제어부(102)는 상기 반도체 메모리 장치가 딥 파워 다운 모드로 진입하도록 하기 위한 딥 파워 다운 모드 진입 신호(DPD ENTER)를 생성한다. 그리고, 상기 DPD 제어부(102)는 상기 반도체 메모리 장치가 딥 파워 다운 모드를 종료하도록 하기 위한 딥 파워 다운 모드 종료 신호(DPD EXIT)를 생성한다.
상기 내부 전압 발생부(106)는 상기 레퍼런스 전압 발생부(104)에서 생성된 레퍼런스 전압(VREF)과 외부 전압(미도시)을 수신하여 내부 전압(VINT)을 발생한다. 즉, 상기 내부 전압 발생부(106)는 상기 딥 파워 다운 제어부(102)에 의해 제어되어, 상기 초기화 신호 발생부(108) 및 상기 주변 회로(10)에 내부 전압(VINT)을 제공한다. 상기 내부 전압 발생부(106)에 의해 생성된 내부 전압(VINT)은 상기 주변 회로(100) 및 상기 초기화 신호 발생부(108)로 제공된다.
상기 초기화 신호 발생부(108)는 상기 내부 전압(VINT)을 수신하여 상기 반도체 메모리 장치의 주변 회로(100)를 초기화시키기 위한 초기화 신호(VCCHB)를 생성한다.
상기 초기화 신호 제어부(110)는 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압(VINT)의 슬로프를 조절함으로써 상기 초기화 신호의 천이 시점을 설정한다. 상기 초기화 신호 제어부(110)는 펄스 발생부(112) 및 내부 전압 슬로프 조절부(114)를 구비할 수 있다. 상기 초기화 신호 제어부(110)는 딥 파워 다운 모드 종료후 파워 업시 상기 내부 전압(VINT)의 슬로프, 즉 외부 전압이 스펙 레벨을 유지한 상태에서 상기 내부 전압(VINT)이 로우 레벨로부터 하이 레벨로 천이하는 구간에서의 기울기를 작게 한다. 그리하여, 상기 초기화 신호 제어부(110)는 상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압(VINT)의 기울기 즉 슬로프를 감소시킨다. 그 결과, 초기화 신호(VCCHB)가 로우 레벨에서 하이 레벨로 소정 구간 유지되다가 다시 로우 레벨로 천이될 수 있도록 한다.
상기 펄스 발생부(112)는 상기 딥 파워 다운 제어부(102)의 출력 신호를 수신하여 내부 전압 슬로프 조절부(114)를 제어하기 위한 펄스를 발생한다. 상기 펄스 발생부(112)의 일례는 도 9에 도시되어 있으므로 도 9의 설명에서 보다 상세히 설명하도록 한다.
상기 내부 전압 슬로프 조절부(114)는 상기 딥 파워 다운 제어부(102)로부터 딥 파워 다운 종료 신호(DPD EXIT)에 의해 제어되어 상기 주변 회로(100)에 출력 전압(V1)을 제공하고, 상기 초기화 신호 발생부(108) 및 상기 내부 전압 발생부 (106)에 상기 출력 전압(V1)을 제공한다. 그리하여, 딥 파워 다운 종료 후 파워 업시 내부 전압(VINT)의 슬로프가 급함으로 인해 초기화 신호(VCCHB)가 소정 구간 동안 하이 레벨을 유지하다가 로우 레벨로 떨어지는 특성을 갖지 못하는 문제점을 해결할 수 있다. 그리하여, 상기 초기화 신호(VCCHB)에 의해 주변 회로(100)가 초기화되지 못함으로 인해 발생되는 상기 반도체 메모리 장치의 동작 불량 또는 래치업 현상을 줄일 수 있다.
도 8은 상기 내부 전압 슬로프 조절부(114)의 일례를 보인 회로도이다.
도 8을 참조하면, 상기 내부 전압 슬로프 조절부(114)는 인버터(INV100) 및 피모스 트랜지스터(PM100)를 구비한다.
상기 인버터(INV100)는 딥 파워 다운 제어부(도 7의 102)의 출력 신호(DPD EXIT)를 수신하여 이를 반전한다.
상기 피모스 트랜지스터(PM100)는 상기 인버터(INV100)의 출력 신호에 의해 턴온 또는 턴오프되어 내부 전압(도 7의 VINT)의 슬로프를 조절한다.
딥 파워 다운 제어부(도 7의 102)의 출력 신호인 딥 파워 다운 종료 신호(DPD EXIT)가 하이 레벨로 상기 인버터(INV100)로 인가되면, 상기 인버터(INV100)는 이를 반전시켜 로우 레벨의 신호를 출력한다. 상기 인버터(INV100)의 출력인 로우 레벨의 신호는 상기 피모스 트랜지스터(PM100)를 턴온시킨다. 상기 피모스 트랜지스터(PM100)는 턴온되며 외부 전압(VEXT)를 수신하여 소정의 전압(V1)을 출력한다. 상기 출력 전압(V1)은 상기 외부 전압(VEXT)의 레벨보다는 상기 피모스 트랜지스터(PM100)의 문턱 전압(threshold voltage)만큼 낮다. 상기 출력 전압(V1)이 내 부 전압 발생부(106)로 공급되어 내부 전압(VINT)의 슬로프를 조절하게 된다.
상기 피모스 트랜지스터(PM100) 대신에 엔모스 트랜지스터가 사용될 수도 있다.
도 9는 도 7에서의 초기화 신호 제어부(110)의 일례를 보인 회로도이다.
도 7 및 도 9를 참조하면, 상기 초기화 신호 제어부(110)는 펄스 발생부(112) 및 내부 전압 슬로프 조절부(114)를 구비한다.
상기 내부 전압 슬로프 조절부(114)는 도 8에 도시된 것과 동일하므로 이에 대한 설명은 생략한다.
상기 펄스 발생부(112)는 딜레이부(90) 및 낸드 게이트(NAND90)를 구비한다.
상기 딜레이부(90)는 복수 개의 인버터(INV90, INV92)를 갖는 인버터 딜레이 체인일 수 있다.
상기 낸드 게이트(NAND90)는 딥 파워 다운 제어부(102)의 출력 신호(DPD EXIT) 및 이의 딜레이 신호를 수신하여 낸드 연산을 수행함으로써 펄스를 발생한다.
그리하여, 상기 내부 전압 슬로프 조절부(114)는 딥 파워 다운 모드의 종료 신호(DPD EXIT)에 직접 응답하여 동작할 수도 있으나, 도 9에 도시된 바와 같이, 펄스 발생부(112)에 의해 생성된 펄스에 응답하여 동작할 수도 있다.
도 10은 도 7에서의 파워 업 회로에서의 딥 파워 다운 모드 종료(DPD EXIT) 후의 파워 업시 내부 전압(VINT) 및 초기화 신호(VCCHB)의 전압 레벨을 보인 그래프이다.
도 9 및 도 10을 참조하면, 딥 파워 다운 모드 종료(DPD EXIT) 신호에 응답하여 펄스 발생부(112)에서 펄스(Pulse)를 발생시킨다. 그리고, 파워 업시 상기 펄스(Pulse)에 응답하여 내부 전압(VINT)은 로우 레벨에서 하이 레벨로 천이된다.
그리하여, 본 발명에서의 내부 전압(VINT)이 로우 레벨에서 하이 레벨로 천이되는 구간(W10)은 도 5에 도시된 종래의 구간(W1) 보다 더 넓어졌다. 즉, 노멀 파워 업에서의 구간(W0) 수준과 유사한 수준으로 된다. 따라서, 초기화 신호(VCCHB)는 로우 레벨로부터 하이 레벨로 천이하였다가 일정 구간 지속된 후에 다시 로우 레벨로 천이하는 특성을 갖게 된다.
상기 내부 전압(VINT)이 로우 레벨에서 하이 레벨로 천이되는 과정에서의 계단을 갖는 전압 특성은 도 10에서와 같이 하나의 계단을 갖는 전압일 수도 있으나, 여러 개의 계단을 갖는 전압일 수도 있다. 그리하여, 이상적으로는 도 6에 도시된 바와 같은 내부 전압(VINT)의 특성을 보일 수도 있다.
본 발명에 따른 반도체 메모리 장치에서의 파워 업 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 파워 업 회로를 제공함으로써 반도체 메모리 장치에서의 딥 파워 다운 모드의 종료 후 파워 업시의 내부 전압이 빠르게 하이 레벨 로 천이됨으로 인해 상기 반도체 메모리 장치의 주변 회로의 초기화가 제대로 수행되지 않는 문제점을 개선하는 효과를 갖는다. 그리하여, 본 발명은 반도체 메모리 장치의 주변 회로가 초기화되지 않음으로 인해 상기 장치의 동작 불안정 또는 래치 업 현상 등이 발생하는 문제점을 개선할 수 있다.

Claims (6)

  1. 반도체 메모리 장치에서의 파워 업 회로에 있어서:
    상기 반도체 메모리 장치의 딥 파워 다운 모드 진입 및 딥 파워 다운 모드 종료를 제어하는 딥 파워 다운 제어부;
    상기 반도체 메모리 장치 내의 주변 회로를 초기화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생부;
    상기 딥 파워 다운 제어부에 의해 제어되어, 상기 초기화 신호 발생부 및 상기 주변 회로에 내부 전압을 제공하기 위한 내부 전압 발생부; 및
    상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압의 슬로프를 조절함으로써 상기 초기화 신호의 천이 구간을 설정하기 위한 초기화 신호 제어부를 구비함을 특징으로 하는 파워 업 회로.
  2. 제1항에 있어서,
    상기 초기화 신호 제어부는 상기 딥 파워 다운 제어부의 출력 신호를 수신하여 상기 내부 전압의 슬로프를 조절하기 위한 신호를 출력하는 내부 전압 슬로프 조절부를 구비함을 특징으로 하는 파워 업 회로.
  3. 제2항에 있어서, 상기 내부 전압 슬로프 조절부는,
    상기 딥 파워 다운 제어부의 출력 신호를 반전하기 위한 인버터; 및
    상기 인버터의 출력 신호에 의해 턴온 또는 턴오프되어 상기 내부 전압의 슬로프를 조절하는 피모스 트랜지스터를 구비함을 특징으로 하는 파워 업 회로.
  4. 제1항에 있어서,
    상기 초기화 신호 제어부는 상기 딥 파워 다운 모드의 종료 후 파워 업시 상기 내부 전압의 슬로프를 감소시키는 것을 특징으로 하는 파워 업 회로.
  5. 제2항에 있어서,
    상기 초기화 신호 제어부는 상기 딥 파워 다운 제어부의 출력 신호를 수신하여 상기 내부 전압 슬로프 조절부를 제어하기 위한 펄스를 발생하는 펄스 발생부를 더 구비함을 특징으로 하는 파워 업 회로.
  6. 제4항에 있어서,
    상기 펄스 발생부는 상기 딥 파워 다운 제어부의 출력 신호 및 이의 딜레이 신호를 수신하여 낸드 연산을 수행함으로써 펄스를 발생하는 낸드 게이트를 구비함 을 특징으로 하는 파워 업 회로.
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