KR101053541B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 오토 리프레쉬 신호, 전압 안정화 신호, 및 퓨즈 제어 신호에 응답하여 제 1 카운팅 스타트 신호, 제 2 카운팅 스타트 신호, 및 카운팅 제어 신호를 생성하는 카운팅 제어부, 및 상기 제 1 카운팅 스타트 신호에 응답하여 복수개의 카운트 어드레스를 카운팅시키고, 상기 제 2 카운팅 스타트 신호 및 카운팅 제어 신호에 응답하여 상기 복수개의 카운트 어드레스 중 특정 카운트 어드레스만을 카운팅시키는 오토 리프레쉬 용 어드레스 카운팅부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 전압을 이용하여 내부 회로에 필요한 전압 레벨의 내부 전압을 생성한다. 이때, 내부 회로의 정상적인 동작 수행을 위해, 외부 전압이 최초로 반도체 메모리 장치에 인가된 이후 설정된 시간동안 내부 전압 레벨이 타겟 레벨로 안정화되도록 반도체 메모리 장치는 설계된다.
반도체 메모리 장치는 고 집적화되면서 신호 라인 또는 파워 라인간의 간격이 좁아지고 이로 인해 라인과 라인간의 기생 커패시턴스가 증가하였다. 따라서, 반도체 메모리 장치의 내부 전압 생성 회로에서 상기 설정된 시간동안 내부 전압을 타겟 레벨로 생성한다고 하더라도 내부 전압을 내부 회로에 전달시키는 파워 라인의 기생 커패시턴스로 인해 타겟 레벨의 내부 전압이 내부 회로에 전달되지 않아 반도체 메모리 장치의 오동작 발생을 야기시킬 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 초기 동작시 내부 회로의 오동작 방지를 위한 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 오토 리프레쉬 신호, 전압 안정화 신호, 및 퓨즈 제어 신호에 응답하여 제 1 카운팅 스타트 신호, 제 2 카운팅 스타트 신호, 및 카운팅 제어 신호를 생성하는 카운팅 제어부, 및 상기 제 1 카운팅 스타트 신호에 응답하여 복수개의 카운트 어드레스를 카운팅시키고, 상기 제 2 카운팅 스타트 신호 및 카운팅 제어 신호에 응답하여 상기 복수개의 카운트 어드레스 중 특정 카운트 어드레스만을 카운팅시키는 오토 리프레쉬 용 어드레스 카운팅부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 오토 리프레쉬 동작시 카운팅되는 복수개의 카운트 어드레스를 제공하는 오토 리프레쉬용 카운팅부, 및 반도체 메모리 장치를 활성화시킬 경우 상기 복수개의 카운트 어드레스 중 기설정된 상위 비트 카운트 어드레스들만을 카운팅시키도록 상기 오토 리프레쉬 카운팅부를 제어하는 카운팅 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 초기 동작시 반도체 메모리 장치의 각 매트 별로 매트를 활성화시킴으로써 반도체 메모리 장치의 초기 동작 오류를 방지하고 반도체 메모리 장치의 동작 신뢰도를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 구성도,
도 2는 도 1에 도시된 카운팅 제어부의 구성도,
도 3은 도 2에 도시된 카운팅 제어 신호 생성부의 구성도,
도 4는 도 3에 도시된 인에이블 제어부의 구성도,
도 5는 도 3에 도시된 디스에이블 제어부의 구성도,
도 6은 도 2에 도시된 제 1 카운팅 스타트 신호 생성부의 구성도,
도 7은 도 2에 도시된 제 2 카운팅 스타트 신호 생성부의 구성도,
도 8은 도 1에 도시된 오토 리프레쉬용 어드레스 카운팅부의 구성도,
도 9는 도 8에 도시된 제 1 카운팅부의 구성도,
도 10은 도 8에 도시된 제 2 카운팅부의 구성도이다.
도 2는 도 1에 도시된 카운팅 제어부의 구성도,
도 3은 도 2에 도시된 카운팅 제어 신호 생성부의 구성도,
도 4는 도 3에 도시된 인에이블 제어부의 구성도,
도 5는 도 3에 도시된 디스에이블 제어부의 구성도,
도 6은 도 2에 도시된 제 1 카운팅 스타트 신호 생성부의 구성도,
도 7은 도 2에 도시된 제 2 카운팅 스타트 신호 생성부의 구성도,
도 8은 도 1에 도시된 오토 리프레쉬용 어드레스 카운팅부의 구성도,
도 9는 도 8에 도시된 제 1 카운팅부의 구성도,
도 10은 도 8에 도시된 제 2 카운팅부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 카운팅 제어부(100), 및 오토 리프레쉬용 어드레스 카운팅부(200)를 포함한다.
상기 카운팅 제어부(100)는 오토 리프레쉬 신호(auto_ref), 전압 안정화 신호(V_stable), 퓨즈 제어 신호(Fuse_ctrl) 및 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>)중 특정 어드레스들(예를 들어, 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>))에 응답하여 제 1 및 제 2 카운팅 스타트 신호(cnt_start1, cnt_start2), 및 카운트 제어 신호(cnt_ctrl)를 생성한다.
예를 들어, 상기 카운팅 제어부(100)는 상기 전압 안정화 신호(V_stable) 및 상기 퓨즈 제어 신호(Fuse_ctrl)가 모두 인에이블되면 상기 카운팅 제어 신호(cnt_ctrl)를 인에이블시키고, 상기 카운팅 제어 신호(cnt_ctrl)가 인에이블된 이후 설정된 시간이 경과하면 상기 제 2 카운팅 스타트 신호(cnt_start2)를 인에이블시킨다. 또한, 상기 카운팅 제어부(100)는 상기 카운팅 제어 신호(cnt_ctrl)가 디스에이블되고 상기 오토 리프레쉬 신호(auto_ref)가 인에이블되면 상기 제 1 카운팅 스타트 신호(cnt_start1)를 인에이블시킨다. 한편, 상기 카운팅 제어부(100)는 상기 특정 어드레스들(add_cnt<9:12>의 카운팅 값이 설정된 값에 도달하면 상기 카운팅 제어 신호(cnt_ctrl)를 디스에이블시킨다. 이때, 상기 퓨즈 제어 신호(Fuse_ctrl)는 일반적인 퓨즈 회로의 출력 신호로서, 퓨즈 커팅 여부에 따라 인에이블 또는 디스에이블되는 신호이다. 또한 상기 전압 안정화 신호(V_stable)는 외부 전압이 비활성화 상태인 반도체 메모리 장치에 인가되어 반도체 메모리 장치가 활성화 상태로 전환될 경우, 파워 업 신호(미도시)가 인에이블된 이후 설정된 시간이 경과하면 인에이블되는 신호이다.
상기 오토 리프레쉬용 어드레스 카운팅부(200)는 상기 제 1 카운팅 스타트 신호(cnt_start1)에 응답하여 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>)를 카운팅시키고, 상기 제 2 카운팅 스타트 신호(cnt_start2) 및 상기 카운팅 제어 신호(cnt_ctrl)에 응답하여 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>)중 특정 카운트 어드레스(add_cnt<9:12>)만을 카운팅시킨다. 예를 들어, 상기 오토 리프레쉬용 어드레스 카운팅부(200)는 상기 제 1 카운팅 스타트 신호(cnt_start1)가 인에이블되면 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>)를 카운팅시키고, 상기 제 2 카운팅 스타트 신호(cnt_start2) 및 상기 카운팅 제어 신호(cnt_ctrl)가 모두 인에이블되면 상기 특정 어드레스(add_cnt<9:12>)를 카운팅시킨다.
상기 카운팅 제어부(100)는 도 2에 도시된 바와 같이, 카운팅 제어 신호 생성부(110), 제 1 카운팅 스타트 신호 생성부(120), 및 제 2 카운팅 스타트 신호 생성부(130)를 포함한다.
상기 카운팅 제어 신호 생성부(110)는 상기 전압 안정화 신호(V_stable), 상기 퓨즈 제어 신호(Fuse_ctrl), 및 상기 특정 카운트 어드레스(add_cnt<9:12>)의 카운팅 값에 응답하여 상기 카운팅 제어 신호(cnt_ctrl)를 생성한다. 예를 들어, 상기 전압 안정화 신호(V_stable), 및 상기 퓨즈 제어 신호(Fuse_ctrl)가 모두 인에이블되면 상기 카운팅 제어 신호(cnt_ctrl)를 인에이블시키고, 상기 특정 카운트 어드레스(add_cnt<9:12>)의 카운팅 값이 설정된 값과 동일해지면 상기 카운팅 제어 신호(cnt_ctrl)를 디스에이블시킨다.
상기 제 1 카운팅 스타트 신호 생성부(120)는 상기 카운팅 제어 신호(cnt_ctrl) 및 상기 오토 리프레쉬 신호(auto_ref)에 응답하여 상기 제 1 카운팅 스타트 신호(cnt_start1)를 생성한다. 예들 들어, 상기 제 1 카운팅 스타트 신호 생성부(120)는 상기 카운팅 제어 신호(cnt_ctrl)가 디스에이블되고 상기 오토 리프레쉬 신호(auto_ref)가 인에이블되면 상기 제 1 카운팅 스타트 신호(cnt_start1)를 인에이블시킨다.
상기 제 2 카운팅 스타트 신호 생성부(130)는 상기 카운팅 제어 신호(cnt_ctrl)에 응답하여 상기 제 2 카운팅 스타트 신호(cnt_start2)를 생성한다. 예를 들어, 상기 제 2 카운팅 스타트 신호 생성부(130)는 상기 카운팅 제어 신호(cnt_ctrl)가 인에이블되면 상기 설정된 시간이 경과하면 상기 제 2 카운팅 스타트 신호(cnt_start2)를 인에이블시킨다.
상기 카운팅 제어 신호 생성부(110)는 도 3에 도시된 바와 같이, 인에이블 제어부(111) 및 디스에이블 제어부(112)를 포함한다.
상기 인에이블 제어부(111)는 상기 전압 안정화 신호(V_stable), 및 상기 퓨즈 제어 신호(Fuse_ctrl)가 모두 인에이블되면 상기 카운팅 제어 신호(cnt_ctrl)를 인에이블시키고, 디스에이블 제어 신호(dis_ctrl)가 인에이블되면 상기 카운팅 제어 신호(cnt_ctrl)를 디스에이블시킨다.
상기 디스에이블 제어부(112)는 상기 특정 카운트 어드레스(add_cnt<9:12>)의 카운팅 값이 상기 설정된 값에 도달하면 상기 디스에이블 제어 신호(dis_ctrl)를 인에이블시킨다. 예를 들어, 상기 디스에이블 제어부(112)는 상기 특정 카운트 어드레스(add_cnt<9:12>)의 카운팅 값이 (1,1,1,1) 즉 최대 값에 도달하면 상기 디스에이블 제어 신호(dis_ctrl)를 인에이블시킨다.
상기 인에이블 제어부(111)는 도 4에 도시된 바와 같이, 제 1 펄스 생성부(111-1), 및 신호 레벨 유지부(111-2)를 포함한다.
상기 제 1 펄스 생성부(111-1)는 상기 전압 안정화 신호(V_stable) 및 상기 퓨즈 제어 신호(Fuse_ctrl)가 모두 인에이블되면 제 1 펄스(pulse1)를 생성한다.
상기 제 1 펄스 생성부(111-1)는 제 1 및 제 2 낸드 게이트(ND11, ND12), 제 1 내지 제 3 인버터(IV11, IV12, IV13), 및 제 1 지연부(delay11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 전압 안정화 신호(V_stable) 및 상기 퓨즈 제어 신호(Fuse_ctrl)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받는다. 상기 제 1 지연부(delay11)는 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 1 지연부(delay11)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 1 및 제 2 인버터(IV11, IV12)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 제 1 펄스(pulse1)를 출력한다.
상기 신호 레벨 유지부(111-2)는 상기 제 1 펄스(pulse1)가 생성되면 상기 카운팅 제어 신호(cnt_ctrl)를 인에이블시키고, 상기 디스에이블 제어 신호(dis_ctrl)가 인에이블될 때까지 인에이블된 상기 카운팅 제어 신호(cnt_ctrl)를 유지시킨다.
상기 신호 레벨 유지부(111-2)는 제 1 내지 제 4 트랜지스터(P11, P12, N11, P13), 및 제 4 내지 제 6 인버터(IV14~IV16)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 퓨즈 제어 신호(Fuse_ctrl)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 제 1 펄스(pulse1)를 입력 받고 소오스에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 3 트랜지스터(N11)는 게이트에 상기 제 1 펄스(pulse1)를 입력 받고 드레인에 상기 제 2 트랜지스터(P12)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 인버터(IV14)는 상기 디스에이블 제어 신호(dis_ctrl)를 입력 받는다. 상기 제 4 트랜지스터(P13)는 게이트에 상기 제 4 인버터(IV14)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 소오스에 상기 제 2 트랜지스터(P12)와 상기 제 3 트랜지스터(N11)가 연결된 노드가 연결된다. 상기 제 5 인버터(IV15)는 입력단에 상기 제 2 내지 제 4 트랜지스터(P12, N11, P13)가 연결된 노드가 연결되며 출력단에서 상기 카운팅 제어 신호(cnt_ctrl)를 출력한다. 상기 제 6 인버터(IV16)는 입력단에 상기 제 5 인버터(IV15)의 출력단이 연결되고 출력단에 상기 제 5 인버터(IV15)의 입력단이 연결된다.
상기 디스에이블 제어부(112)는 도 5에 도시된 바와 같이, 종료 신호 생성부(112-1), 제 2 펄스 생성부(112-2), 및 래치부(112-3)를 포함한다.
상기 종료 신호 생성부(112-1)는 상기 특정 카운트 어드레스(add_cnt<9:12>)의 카운팅 값이 상기 설정된 즉 최대 값(예를 들어, 1,1,1,1)에 도달하면 인에이블된 상기 카운팅 제어 신호(cnt_ctrl)를 종료 신호(end_s)로서 출력한다.
상기 종료 신호 생성부(112-1)는 제 3 및 제 5 낸드 게이트(ND21~ND23), 제 1 및 제 2 노어 게이트(NR21, NR22), 제 7 내지 10 인버터(IV21~IV24), 및 제 1 내지 제 4 제어 인버터(IVC21~IVC24)를 포함한다. 상기 제 3 낸드 게이트(ND21)는 상기 특정 카운트 어드레스(add_cnt<9>, add_cnt<10>)를 입력 받는다. 상기 제 4 낸드 게이트(ND22)는 상기 특정 카운트 어드레스(add_cnt<11>, add_cnt<12>)를 입력 받는다. 상기 제 1 노어 게이트(NR21)는 상기 제 3 및 제 4 낸드 게이트(ND21, ND22)를 입력 받는다. 상기 제 5 낸드 게이트(ND23)는 상기 제 1 노어 게이트(NR21)의 출력 신호 및 클럭(CLK)을 입력 받는다. 상기 제 7 인버터(IV21)는 상기 제 5 낸드 게이트(ND23)의 출력 신호를 입력 받는다. 상기 제 8 인버터(IV22)는 상기 제 7 인버터(IV21)의 출력 신호를 입력 받는다. 상기 제 1 제어 인버터(IVC21)는 제 1 제어단에 상기 제 8 인버터(IV22)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 7 인버터(IV21)의 출력 신호를 입력 받으며 입력단에 상기 카운팅 제어 신호(cnt_ctrl)를 입력 받는다. 상기 제 9 인버터(IV23)는 상기 퓨즈 제어 신호(Fuse_ctrl)를 입력 받는다. 상기 제 2 노어 게이트(NR22)는 상기 제 1 제어 인버터(IVC21)의 출력 신호 및 상기 제 9 인버터(IV23)의 출력 신호를 입력 받는다. 상기 제 2 제어 인버터(IVC22)는 제 1 제어단에 상기 제 7 인버터(IV21)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 8 인버터(IV22)의 출력 신호를 입력 받으며 입력단에 상기 제 2 노어 게이트(NR22)의 출력 신호를 입력 받고 출력단에 상기 제 1 제어 인버터(IVC21)와 상기 제 2 노어 게이트(NR22)가 연결된 노드가 연결된다. 상기 제 3 제어 인버터(IVC23)는 제 1 제어단에 상기 제 7 인버터(IV21)의 출력 신호를 입력 받고, 상기 제 2 제어단에 상기 제 8 인버터(IV22)의 출력 신호를 입력 받으며 입력단에 상기 제 2 노어 게이트(NR22)의 출력 신호를 입력 받는다. 상기 제 10 인버터(IV24)는 상기 제 3 제어 인버터(IVC23)의 출력 신호를 입력 받아 상기 종료 신호(end_s)를 출력한다. 상기 제 4 제어 인버터(IVC24)는 제 1 제어단에 상기 제 8 인버터(IV22)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 7 인버터(IV21)의 출력 신호를 입력 받으며 입력단에 상기 제 10 인버터(IV24)의 출력 신호를 입력 받고 출력단에 상기 제 10 인버터(IV24)의 입력단이 연결된다.
상기 제 2 펄스 생성부(112-2)는 상기 종료 신호(end_s)가 인에이블되면 제 2 펄스(pulse2)를 생성한다.
상기 제 2 펄스 생성부(112-2)는 제 2 지연부(delay21), 제 11 인버터(IV25), 및 제 6 낸드 게이트(ND24)를 포함한다. 상기 제 2 지연부(delay21)는 상기 종료 신호(end_s)를 입력 받는다. 상기 제 11 인버터(IV25)는 상기 제 2 지연부(delay21)의 출력 신호를 입력 받는다. 상기 제 6 낸드 게이트(ND24)는 상기 종료 신호(end_s) 및 상기 제 11 인버터(IV25)의 출력 신호를 입력 받아 상기 제 2 펄스(pulse2)를 출력한다.
상기 래치부(112-3)는 상기 제 2 펄스(pulse2)에 응답하여 상기 디스에이블 제어 신호(dis_ctrl)를 인에이블시켜, 인에이블된 상기 디스에이블 제어 신호(dis_ctrl)를 유지시킨다. 이때, 상기 래치부(112-3)는 파워 업 신호(pwrup)가 인에이블되면 초기화되어 상기 디스에이블 제어 신호(dis_ctrl)를 디스에이블시킨다.
상기 래치부(112-3)는 제 7 및 제 8 낸드 게이트(ND25, ND26), 제 12 및 제 13 인버터(IV26, IV27), 및 제 3 노어 게이트(NR23)를 포함한다. 상기 제 7 낸드 게이트(ND25)는 상기 제 2 펄스(pulse2) 및 상기 제 8 낸드 게이트(26)의 출력 신호를 입력 받는다. 상기 제 12 인버터(IV26)는 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 8 낸드 게이트(ND26)는 상기 제 7 낸드 게이트(ND25)의 출력 신호 및 상기 제 12 인버터(IV26)의 출력 신호를 입력 받는다. 상기 제 3 노어 게이트(NR23)는 상기 제 7 낸드 게이트(ND25)의 출력 신호 및 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 13 인버터(IV27)는 상기 제 3 노어 게이트(NR23)의 출력 신호를 입력 받아 상기 디스에이블 제어 신호(dis_ctrl)를 출력한다.
도 2에 도시된 상기 제 1 카운팅 스타트 신호 생성부(120)는 도 6에 도시된 바와 같이, 제 14 및 제 15 인버터(IV31, IV32), 및 제 9 낸드 게이트(ND31)를 포함한다. 상기 제 14 인버터(IV31)는 상기 카운팅 제어 신호(cnt_ctrl)를 입력 받는다. 상기 제 9 낸드 게이트(ND31)는 상기 오토 리프레쉬 신호(auto_ref) 및 상기 제 14 인버터(IV31)의 출력 신호를 입력 받는다. 상기 제 15 인버터(IV32)는 상기 제 9 낸드 게이트(ND31)의 출력 신호를 입력 받아 상기 제 1 카운팅 스타트 신호(cnt_start1)를 출력한다.
도 2에 도시된 상기 제 2 카운팅 스타트 신호 생성부(130)는 도 7에 도시된 바와 같이, 오실레이터(131), 클럭 분주부(132), 및 쉬프팅부(133)를 포함한다.
상기 오실레이터(131)는 상기 카운팅 제어 신호(cnt_ctrl)가 인에이블되면 오실레이터 신호(osc)를 생성한다.
상기 클럭 분주부(132)는 상기 오실레이터 신호(osc)를 분주시켜 분주 오실레이터 신호(osc_div)를 생성한다.
상기 쉬프팅부(133)는 상기 설정된 시간(즉, 상기 카운팅 제어 신호(cnt_ctrl)가 인에이블된 이후 상기 제 2 카운팅 스타트 신호(cnt_start2)가 인에이블될 때까지 시간)에 대응하는 상기 분주 오실레이터 신호(osc_div)의 주기만큼 인에이블된 상기 카운팅 제어 신호(cnt_ctrl)를 쉬프팅시켜 상기 제 2 카운팅 스타트 신호(cnt_start2)를 생성한다.
도 1에 도시된 상기 오토 리프레쉬용 어드레스 카운팅부(200)는 도 8에 도시된 바와 같이, 제 1 카운팅부(210), 멀티 플렉서(220), 및 제 2 카운팅부(230)를 포함한다.
상기 제 1 카운팅부(210)는 상기 제 1 카운팅 스타트 신호(cnt_start1)가 인에이블되면 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>) 중 특정 카운트 어드레스, 즉 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>)를 제외한 제 1 내지 제 9 카운트 어드레스(add_cnt<0:8>)를 카운팅한다.
상기 멀티 플렉서(220)는 상기 카운팅 제어 신호(cnt_ctrl)에 응답하여 상기 제 1 내지 제 9 카운트 어드레스(add_cnt<0:8>) 중 최상위 카운트 어드레스 즉, 제 9 카운트 어드레스(add_cnt<8>) 또는 상기 제 2 카운트 스타트 신호(cnt_start2)를 선택 신호(select_s)로서 출력한다. 예를 들어, 상기 멀티 플렉서(220)는 상기 카운트 제어 신호(cnt_ctrl)가 인에이블되면 상기 제 2 카운트 스타트 신호(cnt_start2)를 상기 선택 신호(select_s)로서 출력하고, 상기 카운트 제어 신호(cnt_ctrl)가 디스에이블되면 상기 제 9 카운트 어드레스(add_cnt<8>)를 상기 선택 신호(select_s)로서 출력한다.
상기 제 2 카운팅부(230)는 상기 선택 신호(select_s)에 응답하여 상기 특정 카운트 어드레스, 즉 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>)를 카운팅한다.
상기 제 1 카운팅부(210)는 도 9에 도시된 바와 같이, 직렬로 연결된 제 1 내지 제 9 비트 카운터(211~219)를 포함한다. 이때, 상기 제 1 내지 제 9 비트 카운터(211~219) 각각은 상기 제 1 내지 제 9 카운트 어드레스(add_cnt<0:8>) 각각 출력한다. 또한 상기 제 1 카운팅부(210)는 상기 제 1 카운팅 스타트 신호(cnt_start1)가 인에이블되면 상기 제 1 내지 제 9 카운트 어드레스(add_cnt<0:8>)를 업카운팅시킨다. 이때, 상기 제 1 내지 제 9 비트 카운터(211~219) 각각은 상기 제 1 카운팅 스타트 신호(cnt_start1)에 따라 활성화된다.
상기 제 2 카운팅부(230)는 도 10에 도시된 바와 같이, 직렬로 연결된 제 10 내지 제 13 비트 카운터(231~234)를 포함한다. 이때, 상기 제 10 내지 제 13 비트 카운터(231~234) 각각은 상기 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>) 각각을 출력한다. 또한 상기 제 2 카운팅부(230)는 상기 선택 신호(select_s)가 인에이블되면 상기 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>)를 업카운팅시킨다. 이때, 상기 제 2 카운팅부(230)를 구성하는 제 10 내지 제 13 비트 카운터(231~234)는 상기 제 1 및 제 2 카운팅 스타트 신호(cnt_start1, cnt_start2) 중 어느 하나라도 인에이블되면 활성화되도록 구성된다. 따라서 상기 제 2 카운팅부(230)는 제 4 노어 게이트(NR31), 및 제 14 인버터(IV31)를 더 포함한다. 상기 제 4 노어 게이트(NR31)는 상기 제 1 및 제 2 카운팅 스타트 신호(cnt_start1, cnt_start2)를 입력 받는다. 상기 제 14 인버터(IV31)는 상기 제 4 노어 게이트(NR31)의 출력을 입력 받아 자신의 출력을 상기 제 10 내지 제 13 비트 카운터(231~234)에 각각 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
비활성화된 반도체 메모리 장치에 외부 전압(VDD)이 인가되어 활성화될 경우, 퓨즈 제어 신호(Fuse_ctrl)가 인에이블된 상태이면 전압 안정화 신호(V_stable)가 인에이블될 때 카운팅 제어 신호(cnt_ctrl)가 인에이블된다. 상기 카운팅 제어 신호(cnt_ctrl)가 인에이블된 이후 설정된 시간이 경과하면 제 2 카운팅 스타트 신호(cnt_start2)가 인에이블된다.
오토 리프레쉬용 어드레스 카운팅부(200)는 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>) 중 특정 카운트 어드레스 즉, 제 9 내지 제 13 카운트 어드레스(add_cnt<9:12>)만을 카운팅시킨다. 이때, 카운팅되지 않는 상기 제 1 내지 제 8 카운트 어드레스(add_cnt<0:8>)는 초기값 즉(0,0,0,0,0,0,0,0,0)이 유지된다.
상기 제 9 내지 제 13 카운트 어드레스(add_cnt<9:12>)가 최대값(예를 들어, 1,1,1,1)에 도달하면 상기 카운팅 제어 신호(cnt_ctrl)가 디스에이블된다.
상기 카운팅 제어 신호(cnt_ctrl)가 디스에이블되면 상기 제 2 카운팅 스타트 신호(cnt_start2) 또한 디스에이블되어 상기 제 9 내지 제 13 카운트 어드레스(add_cnt<9:12>)가 초기값(0,0,0,0)이 된다.
반도체 메모리 장치가 활성화되고, 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>) 중 제 9 내지 제 13 카운트 어드레스(add_cnt<9:12>)가 카운팅되어 최대값이 도달한 이후 초기값이 되고 나면 상기 카운팅 제어 신호(cnt_ctrl)와 상기 제 2 카운팅 스타트 신호(cnt_start2)는 모두 디스에이블된다.
상기 카운팅 제어 신호(cnt_ctrl)와 상기 제 2 카운팅 스타트 신호(cnt_start2)가 디스에이블되면 반도체 메모리 장치는 오토 리프레쉬 신호(aut_ref)에 응답하여 상기 제 1 카운팅 스타트 신호(cnt_start1)를 생성한다.
상기 제 1 카운팅 스타트 신호(cnt_start1)가 인에이블되면 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>)는 모두 카운팅된다.
본 발명은 실시예에 따른 반도체 메모리 장치를 예시한 것으로, 상기 제 1 내지 제 13 카운트 어드레스(add_cnt<0:12>) 중 상기 제 10 내지 제 13 카운트 어드레스(add_cnt<9:12>)는 반도체 메모리 장치의 데이터 저장 영역을 구성하는 각 매트들의 위치를 지정하는 어드레스로 사용되고, 상기 제 1 내지 제 9 카운트 어드레스(add_cnt<0:8>)는 각 매트들의 워드라인들의 위치를 지정하는 어드레스로서 사용되어 오토 리프레쉬 동작을 수행하는 데 사용된다.
결국, 본 발명은 비활성화된 반도체 메모리 장치가 최초로 외부 전압을 인가 받아 활성화될 경우 각 매트들을 지정하는 카운트 어드레스들을 순차적으로 카운팅하고, 각 매트들의 위드라인들의 위치를 지정하는 어드레스를 초기값으로 고정시킴으로써, 각 매트들의 첫번째 워드라인만을 순차적으로 인에이블시키도록 구성된다. 또한 각 매트들의 첫번째 워드라인만을 순차적으로 인에이블시킨 이후에는 오토 리프레쉬 신호에 따라 오토 리프레쉬 동작시 사용되는 카운트 어드레스 모두를 카운팅하므로써 오토 리프레쉬 동작을 수행하게 된다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 초기 동작시 반도체 메모리 장치의 각 매트 별로 매트를 활성화시킴으로써 반도체 메모리 장치의 초기 동작 오류를 방지하고 반도체 메모리 장치의 동작 신뢰도를 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 오토 리프레쉬 신호, 전압 안정화 신호, 및 퓨즈 제어 신호에 응답하여 제 1 카운팅 스타트 신호, 제 2 카운팅 스타트 신호, 및 카운팅 제어 신호를 생성하는 카운팅 제어부; 및
상기 제 1 카운팅 스타트 신호에 응답하여 복수개의 카운트 어드레스를 카운팅시키고, 상기 제 2 카운팅 스타트 신호 및 카운팅 제어 신호에 응답하여 상기 복수개의 카운트 어드레스 중 특정 카운트 어드레스만을 카운팅시키는 오토 리프레쉬용 어드레스 카운팅부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 카운팅 제어부는
상기 전압 안정화 신호 및 상기 퓨즈 제어 신호가 모두 인에이블되면 상기 카운팅 제어 신호를 인에이블시키고, 상기 카운팅 제어 신호가 인에이블된 이후 설정된 시간이 경과하면 상기 제 2 카운팅 스타트 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 카운팅 제어부는
상기 카운팅 제어 신호가 디스에이블되고 상기 오토 리프레쉬 신호가 인에이블되면 상기 제 1 카운팅 스타트 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 카운팅 제어부는
상기 특정 카운트 어드레스의 카운팅 값이 설정된 값에 도달하면 상기 카운팅 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 카운팅 제어부는
상기 전압 안정화 신호, 상기 퓨즈 제어 신호, 및 상기 특정 카운트 어드레스의 카운팅 값에 응답하여 상기 카운팅 제어 신호를 생성하는 카운팅 제어 신호 생성부,
상기 카운팅 제어 신호, 및 상기 오토 리프레쉬 신호에 응답하여 상기 제 1 카운팅 스타트 신호를 생성하는 제 1 카운팅 스타트 신호 생성부, 및
상기 카운팅 제어 신호에 응답하여 상기 제 2 카운팅 스타트 신호를 생성하는 제 2 카운팅 스타트 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 제 1 카운팅 스타트 신호 생성부는
상기 카운팅 제어 신호가 디스에이블되고 상기 오토 리프레쉬 신호가 인에이블되면 상기 제 1 카운팅 스타트 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 카운팅 제어 신호 생성부는
상기 전압 안정화 신호, 및 상기 퓨즈 제어 신호가 모두 인에이블되면 상기 카운팅 제어 신호를 인에이블시키고, 디스에이블 제어 신호가 인에이블되면 상기 카운팅 제어 신호를 디스에이블시키는 인에이블 제어부, 및
상기 특정 카운트 어드레스의 카운팅 값이 상기 설정된 값에 도달하면 상기 디스에이블 제어 신호를 인에이블시키는 디스에이블 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 7 항에 있어서,
상기 인에이블 제어부는
상기 전압 안정화 신호 및 상기 퓨즈 제어 신호가 모두 인에이블되면 펄스를 생성하는 펄스 생성부, 및
상기 펄스가 생성되면 상기 카운팅 제어 신호를 인에이블시키고, 상기 디스에이블 제어 신호가 인에이블될 때까지 인에이블된 상기 카운팅 제어 신호를 유지시키는 신호 레벨 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 7 항에 있어서,
상기 디스에이블 제어부는
상기 특정 카운트 어드레스의 카운팅 값이 상기 설정된 값에 도달하면 인에이블된 상기 카운팅 제어 신호를 종료 신호로서 출력하는 종료 신호 생성부,
상기 종료 신호가 인에이블되면 펄스를 생성하는 펄스 생성부, 및
상기 펄스에 응답하여 상기 디스에이블 제어 신호를 인에이블시켜, 인에이블된 상기 디스에이블 제어 신호를 유지시키는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 제 2 카운팅 스타트 신호 생성부는
상기 카운팅 제어 신호가 인에이블되면 오실레이터 신호를 생성하는 오실레이터,
상기 오실레이터 신호를 분주시켜 분주 오실레이터 신호를 생성하는 클럭 분주부, 및
상기 설정된 시간에 대응하는 상기 분주 오실레이터 신호의 주기만큼 인에이블된 상기 카운팅 제어 신호를 쉬프팅시켜 상기 제 2 카운팅 스타트 신호를 생성하는 쉬프팅부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 오토 리프레쉬용 어드레스 카운팅부는
상기 제 1 카운팅 스타트 신호가 인에이블되면 상기 복수개의 카운트 어드레스 중 특정 카운트 어드레스를 제외한 카운트 어드레스를 카운팅하는 제 1 카운팅부,
상기 카운팅 제어 신호에 응답하여 상기 특정 카운트 어드레스를 제외한 카운트 어드레스중 최상위 카운트 어드레스 또는 상기 제 2 카운팅 스타트 신호를 선택 신호로서 출력하는 멀티 플렉서, 및
상기 선택 신호에 응답하여 상기 특정 카운트 어드레스를 카운팅하는 제 2 카운팅부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 1 카운팅부는
직렬로 연결된 복수개의 비트 카운터를 포함하며,
각 비트 카운터의 출력이 상기 제 1 카운팅부의 출력인 것을 특징으로 하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 특정 카운트 어드레스를 제외한 카운트 어드레스중 최상위 카운트 어드레스는 상기 복수개의 비트 카운터중 최종 비트 카운터의 출력인 것을 특징으로 하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제 2 카운팅부는
직렬로 연결된 복수개의 비트 카운터를 포함하며,
각 비트 카운터의 출력이 상기 제 2 카운팅부의 출력인 것을 특징으로 하는 반도체 메모리 장치. - 오토 리프레쉬 동작시 카운팅되는 복수개의 카운트 어드레스를 제공하는 오토 리프레쉬용 카운팅부; 및
반도체 메모리 장치를 활성화시킬 경우 상기 복수개의 카운트 어드레스 중 기설정된 상위 비트 카운트 어드레스들만을 카운팅시키도록 상기 오토 리프레쉬 카운팅부를 제어하는 카운팅 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 카운팅 제어부는
상기 반도체 메모리 장치가 활성화되면 인에이블되는 전압 안정화 신호에 응답하여 상기 복수개의 카운트 어드레스중 기설정된 상위 비트 카운트 어드레스들만을 카운팅시키도록 상기 오토 리프레쉬 카운팅부를 제어하고, 오토 리프레쉬 신호에 응답하여 상기 복수개의 카운트 어드레스를 카운팅시키도록 상기 오토 리프레쉬 카운팅부를 제어하는 것을 특징으로 하는 반도체 메모리 장치. - 제 16 항에 있어서,
상기 카운팅 제어부는
상기 전압 안정화 신호가 인에이블되면 카운팅 제어 신호를 인에이블시키고, 상기 기설정된 상위 비트 카운트 어드레스의 카운팅 값이 설정된 값과 동일하면 상기 카운팅 제어 신호를 디스에이블시키는 카운팅 제어 신호 생성부,
상기 카운팅 제어 신호가 디스에이블되고 상기 오토 리프레쉬 신호가 인에이블되면 제 1 카운팅 스타트 신호를 생성하는 제 1 카운팅 스타트 신호 생성부, 및
상기 카운팅 제어 신호가 인에이블되면 제 2 카운팅 스타트 신호를 인에이블시키는 제 2 카운팅 스타트 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 오토 리프레쉬용 어드레스 카운팅부는
상기 제 1 카운팅 스타트 신호에 응답하여 상기 복수개의 카운트 어드레스중 기설정된 상위 비트 카운트 어드레스를 제외한 카운트 어드레스를 카운팅하는 제 1 카운팅부,
상기 카운팅 제어 신호에 응답하여 상기 제 1 카운팅부의 출력중 최상위 비트의 카운트 어드레스 또는 상기 제 2 카운팅 스타트 신호를 선택 신호로서 출력하는 멀티 플렉서, 및
상기 선택 신호에 응답하여 상기 기설정된 상귀 비트 카운트 어드레스를 카운팅시키는 제 2 카운팅부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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