JP2004288226A - Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 - Google Patents
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Abstract
【課題】本発明は、リフレッシュ時のアクセスのロス時間を低減させ、通常のアクセスと同時に別のバンクのリフレッシュを行い、ＳＲＡＭと同じ様に扱えるＤＲＡＭを提供することにある。
【解決手段】本発明のＤＲＡＭは、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定手段と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、バンク指定手段に指定されたバンク内の、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と、を含むように構成した。
【選択図】 図１
【解決手段】本発明のＤＲＡＭは、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定手段と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、バンク指定手段に指定されたバンク内の、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と、を含むように構成した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、バンクを備えたＤＲＡＭ及びバンクを備えたＤＲＡＭのリフレッシュ方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭでは、ＲＡＳ−Ｏｎｌｙ＝Ｒｅｆｒｅｓｈ（通常のリフレッシュ）の他に、ＲＴ（Ｒｅｆｒｅｓｈ Ｔｉｍｅｒ）とＲＡＣ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ）により、定期的にロウ・アドレスを更新しながら順次リフレッシュを行う方式がある。図４にその構成図を示す。バンクが多数の場合、ＲＡＣはリフレッシュするバンク・アドレスＲ−ｂａｎｋとロウ・アドレスＲ−ｒｏｗを指示する。ＲＡＣから出力されたバンク・アドレスＲ−ｂａｎｋはＢＳ（ｂａｎｋ ｓｅｌｅｃｔｏｒ）に入力され、ロウ・アドレスＲ−ｒｏｗはＲＳ（ｒｏｗ ｓｅｌｅｃｔｏｒ）に入力される。ＢＳにはＡＩ（ａｄｄｒｅｓｓ ｉｎｐｕｔ）に入力されたアクセスするバンク・アドレスｂａｎｋが入力され、ＲＳにはＡＩに入力されたアクセスするロウ・アドレスｒｏｗが入力される。
【０００３】
ＢＳからはバンク・アドレスＲ−ｂａｎｋ，ｂａｎｋのいずれかが出力され、ＲＳからはロウ・アドレスＲ−ｒｏｗ，ｒｏｗのいずれかが出力される。ｂａｎｋ及びｒｏｗの出力とＲ−ｂａｎｋ及びＲ−ｒｏｗの出力の選択は、ＲＴが指示する。ＲＴはタイマー回路を含み、所定時間間隔でＲ−ｂａｎｋ及びＲ−ｒｏｗの出力を指示する。この指示は、ＡＩに入力されたカラム・アドレスが入力されるＣＥ（ｃｏｌｕｍｎ ｅｎａｂｌｅ）にも送られる。ＣＥは、Ｒ−ｂａｎｋ及びＲ−ｒｏｗの出力が指示されている間は、カラム・アドレスｃｏｌｕｍｎの出力を一時中止する。
【０００４】
アクセスするバンク，ロウ・アドレス，カラム・アドレスと、リフレッシュするバンク・アドレス，ロウ・アドレスのどちらかがメモリ・アレーに送られる。チップ全体に共通のバンク，ロウ・アドレスを切り換えているので、一度に１バンクしかアクセスできない。アクセスされていないバンクが多くあっても、それらにリフレッシュを同時にかけることはできない。リフレッシュをかけるときは、通常の読み書きのアクセスは行わず、リフレッシュが優先して行われる。リフレッシュ時は、メモリの可用性の低下、データ・レートの低下が起こる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュ時のアクセスのロス時間を低減させ、通常のアクセスと同時に別のバンクのリフレッシュを行い、ＳＲＡＭと置き換えが可能なＤＲＡＭを提供することにある。
【０００６】
【課題を解決するための手段】
本発明のＤＲＡＭの要旨とするところは、バンク番号とロウ・アドレスとカラム・アドレスで指定されるメモリ・セルにアクセスを行うＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であって、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定手段と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、バンク指定手段に指定されたバンク内の、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と、を含むことにある。
【０００７】
また、本発明のＤＲＡＭのリフレッシュ方法の要旨とするところは、バンク番号とロウ・アドレスとカラム・アドレスを指定してメモリ・セルにアクセスするＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のリフレッシュ方法であって、リフレッシュの実行を指示する実行指示ステップと、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定ステップと、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定ステップと、リフレッシュの実行が指示されると、指定されたバンク内の指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行ステップと、を含むことにある。
【０００８】
【発明の実施の形態】
次に、本発明に係るＤＲＡＭ及びＤＲＡＭのリフレッシュ方法の実施の形態について、図面に基づいて詳しく説明する。
【０００９】
図１に示すように、本発明のＤＲＡＭ１０は、リフレッシュの実行を指示するＲＴＥ（ｒｅｆｒｅｓｈ ｔｉｍｅｒ ＆ ｅｎａｂｌｅ：実行指示手段）と、リフレッシュするメモリ・セルのバンク番号を指定するＢＡＣ（ｂａｎｋ ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ：バンク指定手段）と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するＺＬＣ（Ｚ−ｌｉｎｅ ｃｏｕｎｔｅｒ：アドレス指定手段）と、ＲＴＥからリフレッシュの実行を指示されると、ＢＡＣに指定されたバンク内の、ＺＬＣに指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段とを含む。
【００１０】
ＢＡＣには、リフレッシュするメモリ・セルのバンク番号を保持する保持手段と、ＲＴＥからリフレッシュの実行が指示されると、保持手段に保持されているバンク番号を更新する手段とを含む。
【００１１】
ＺＬＣは、バンク毎にリフレッシュするメモリ・セルのロウ・アドレスを保持する保持手段と、ＲＴＥからリフレッシュの実行が指示されると、保持手段に保持されているロウ・アドレスを更新する手段と、を含む。
【００１２】
上記の実行手段は、アクセスするバンク番号とリフレッシュするバンク番号との一致を検出する手段であるＢＣＲＢＩ（ｂａｎｋ ｃｏｍｐａｒｅ ＆ ｒｅｆｒｅｓｈ ｂａｎｋ ｉｎｄｉｃａｔｏｒ）と、バンク番号の一致に基づいて、アクセスするロウ・アドレスまたはリフレッシュするロウ・アドレスを選択する手段であるＺＬＳ（Ｚ−ｌｉｎｅ ｓｅｌｅｃｔｏｒ）と、リフレッシュするロウ・アドレスが選択されると、カラム・アドレスの指定を一時的に中止する手段であるＣＰ（ｃｏｌｕｍｎ ｐｒｅｄｏｃｏｄｅｒ）と、を含む。
【００１３】
本発明のＤＲＡＭ１０の作用は、アクセスするロウ・アドレスとリフレッシュするロウ・アドレスの選択を、バンクに含まれるＺＬＳで行う。ＺＬＳには、ＺＬＣからのリフレッシュするロウ・アドレスと、ＲＰ（ｒｏｗ ｐｒｅｄｅｃｏｄｅｒ）からのアクセスするロウ・アドレスとが入力される。ＣＰには、アクセスするカラム・アドレスが入力される。ＺＬＣはリフレッシュするロウ・アドレスを保持し、リフレッシュを行う毎に保持しているロウ・アドレスを更新する。ＲＰ，ＣＰは、アクセスするロウ・アドレス，カラム・アドレスを保持できる。
【００１４】
ＲＰ，ＣＰに入力されるロウ・アドレス，カラム・アドレスは、ＡＩ（ａｄｄｒｅｓｓ ｉｎｐｕｔ ｆｏｒ ｂａｎｋ， ｒｏｗ ＆ ｃｏｌｕｍｎ）から送られる。ＡＩに入力されたバンク番号は、各メモリ・バンクに送られ、その番号のバンクにアクセスが行われる。ＡＩに入力されたバンク番号は、ＢＣＲＢＩにも送られる。ＢＣＲＢＩには、ＲＴＥからのリフレッシュの実行を指示する信号と、ＢＡＣからのリフレッシュするバンクを指示する信号が入力される。ＢＣＲＢＩは、アクセスするバンクとリフレッシュするバンクとの一致を検出する。バンクの一致の検出結果は、各バンクのＺＬＣ，ＣＰに送られる。
【００１５】
バンクの一致が検出されない場合は、リフレッシュするバンクとアクセスするバンクがそれぞれ指定される。リフレッシュするバンクでは、ＺＬＣ及びＣＰに信号が入力され、ＣＰはカラム・アドレスの出力を一時中止し、ＺＬＳはＺＬＣに保持されているロウ・アドレスを指定し、リフレッシュを行う。アクセスするバンクでは、ＲＰからＺＬＳを介して出力されるロウ・アドレスと、ＣＰから出力されるカラム・アドレスで指定されるメモリ・セルにアクセスする。
【００１６】
バンクの一致が検出された場合は、同じバンクにアクセスとリフレッシュが指示される。ＺＬＳはリフレッシュするロウ・アドレスを選択し、ＣＰのカラム・アドレス出力は一時中止され、リフレッシュが行われる。リフレッシュが行われている間は、アクセスするロウ・アドレス，カラム・アドレスはＲＰ，ＣＰに保持される。リフレッシュが完了すると、ＲＰ，ＣＰからアクセスするロウ・アドレス，カラム・アドレスが出力され、ＺＬＳはアクセスするロウ・アドレスを選択し、アクセスが行われる。ＢＣＲＢＩは、バンクの一致が検出されたことをメモリ・コントローラに知らせる。
【００１７】
図２及び図３に示すように、Ｐｒｅｄｅｃｏｄｅｒはアドレスの２ビットのＴＣを用いて、４本のＺ−Ｌｉｎｅを作っており、この４本のうち一本のみはハイになる。アドレスが一ビットカウントアップすると、下位２アドレスによるＺ−Ｌｉｎｅのハイが上位の隣に動く。この動作をＺ−Ｌｉｎｅのハイをリフレッシュごとに回していくことにより、カウンターとしている。
【００１８】
図２は下位４ビット分が図示されており、同様な構成が、必要なロウ・アドレス分あることを前提としている。ＲｅｓｅｔはＣｏｕｎｔｅｒに先頭アドレスをＩｎｉｔｉａｌｉｚｅするもので、アドレスとしては、何処から開始してもよいが、各２ビットの最上位であるＺ０１／１１及びＺ２３／１１のＲｅｓｅｔをハイにしてラッチする。最下位２ビットによるＺＬＣは毎リフレッシュごとにカウントアップするが、それらより上位では、下位に最上位がハイの場合のみカウントアップする。
【００１９】
図３ではＺ２３／００−１１はその下位の最上位であるＺ０１／１１がハイのみのときにカウントアップすることになるよう、ＰＨ１’及びＰＨ２’が動作する。従って初期値をＺ０１／１１及びＺ２３／１１がハイとなるよう選んである。ＰＨ２及びＰＨ２’がラッチ、ＰＨ１及びＰＨ１’がトランスファーの機能をするＮｏｎ−ｏｖｅｒｌａｐのクロックであり、図４に示す様にハイレベルが、最下位２ビットのＰｒｅｄｅｃｏｄｅｒの０，１では、Ｚ０１／１１から始まって、Ｚ０１／００及びＺ０１／０１へとリフレッシュごとにカウントアップする。その上の２，３ではＺ０１／１１がハイのときのみＺ２３／１１からＺ２３／００へカウントアップしている。
【００２０】
上述の方式では、リフレッシュするバンクおよびリフレッシするタイミングはメモリーチップ内で決定されるが、これらはメモリ・コントローラ内に設けて、リフレッシュするバンクと読み書きのためのアクセスのバンクが、かち合わない様にすることも可能である。
【００２１】
次に、このようなＤＲＡＭを用いたリフレッシュ方法について説明する。リフレッシュするバンクを指定する信号と、外部からのアクセスによるバンク番号，ロウ・アドレス，カラム・アドレスは、それぞれリフレッシュする又はアクセスすべきバンクに送られる。ＡＩに指定されたバンクへのアクセスと、ＢＡＣで指定されたバンクのリフレッシュとが同時に行われる。
【００２２】
もし、リフレッシュするバンクとアクセスするバンクとが同じであれば、そのバンクではリフレッシュを優先して行う。ＢＣＲＢＩからメモリ・コントローラには、アクセスの実行が１サイクル遅れることが通知される。リフレッシュが行われている間は、ロウ・アドレス，カラム・アドレスは、ＲＰ及びＣＰにラッチされている。リフレッシュが終了すると、直ちにラッチされていたアドレスへアクセスを開始する。
【００２３】
このように、リフレッシュを通常アクセスと同時並行で行うことができる。リフレッシュするバンクとアクセスするバンクとが重なると、リフレッシュとアクセスを順に行う。この時、メモリ・コントローラにはアクセスが１サイクル遅れることが知らせている。リフレッシュ後に同一バンクに連続してアクセスを行う場合は、それらのアクセス・タイミングもそれぞれ１サイクル遅らせる。リフレッシュによる通常アクセスへの影響が、リフレッシュによる１サイクルのアクセス遅延という、最も短いタイム・ロスに抑えることができる。バンク数が多くなると、リフレッシュと外部からのアクセスが同じバンクに重なる確率は低くなるので、データ転送レートのロスを殆どゼロにしながらリフレッシュを行うことができる。
【００２４】
リフレッシュをデータ・アクセスとほぼ同時に行うことができ、外部からリフレッシュ動作を見えなくすることができる。リフレッシュがあたかも行われていないように見えるため、ＳＲＡＭと同様に扱うことができる。
【００２５】
以上、本発明のＤＲＡＭ及びＤＲＡＭのリフレッシュ方法について一実施例を説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００２６】
【発明の効果】
本発明によれば、リフレッシュと通常のアクセスとを同時進行させることができる。リフレッシュ動作によるメモリ転送レートの低下を改善できる。リフレッシュ動作を外部から見えなくすることができ、ＳＲＡＭと同様に扱うことが可能であり、ＳＲＡＭと置き換えることができる。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの一構成例を示すブロック図である。
【図２】図１に示すＺＬＣの一構成例を示す回路図である。
【図３】図２に示す回路の動作を示すタイミング・チャートである。
【図４】従来のＤＲＡＭの一構成例を示すブロック図である。
【符号の説明】
１０：ＤＲＡＭ
１２：従来のＤＲＡＭ
１４：ＺＬＣ回路
【発明の属する技術分野】
本発明は、バンクを備えたＤＲＡＭ及びバンクを備えたＤＲＡＭのリフレッシュ方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭでは、ＲＡＳ−Ｏｎｌｙ＝Ｒｅｆｒｅｓｈ（通常のリフレッシュ）の他に、ＲＴ（Ｒｅｆｒｅｓｈ Ｔｉｍｅｒ）とＲＡＣ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ）により、定期的にロウ・アドレスを更新しながら順次リフレッシュを行う方式がある。図４にその構成図を示す。バンクが多数の場合、ＲＡＣはリフレッシュするバンク・アドレスＲ−ｂａｎｋとロウ・アドレスＲ−ｒｏｗを指示する。ＲＡＣから出力されたバンク・アドレスＲ−ｂａｎｋはＢＳ（ｂａｎｋ ｓｅｌｅｃｔｏｒ）に入力され、ロウ・アドレスＲ−ｒｏｗはＲＳ（ｒｏｗ ｓｅｌｅｃｔｏｒ）に入力される。ＢＳにはＡＩ（ａｄｄｒｅｓｓ ｉｎｐｕｔ）に入力されたアクセスするバンク・アドレスｂａｎｋが入力され、ＲＳにはＡＩに入力されたアクセスするロウ・アドレスｒｏｗが入力される。
【０００３】
ＢＳからはバンク・アドレスＲ−ｂａｎｋ，ｂａｎｋのいずれかが出力され、ＲＳからはロウ・アドレスＲ−ｒｏｗ，ｒｏｗのいずれかが出力される。ｂａｎｋ及びｒｏｗの出力とＲ−ｂａｎｋ及びＲ−ｒｏｗの出力の選択は、ＲＴが指示する。ＲＴはタイマー回路を含み、所定時間間隔でＲ−ｂａｎｋ及びＲ−ｒｏｗの出力を指示する。この指示は、ＡＩに入力されたカラム・アドレスが入力されるＣＥ（ｃｏｌｕｍｎ ｅｎａｂｌｅ）にも送られる。ＣＥは、Ｒ−ｂａｎｋ及びＲ−ｒｏｗの出力が指示されている間は、カラム・アドレスｃｏｌｕｍｎの出力を一時中止する。
【０００４】
アクセスするバンク，ロウ・アドレス，カラム・アドレスと、リフレッシュするバンク・アドレス，ロウ・アドレスのどちらかがメモリ・アレーに送られる。チップ全体に共通のバンク，ロウ・アドレスを切り換えているので、一度に１バンクしかアクセスできない。アクセスされていないバンクが多くあっても、それらにリフレッシュを同時にかけることはできない。リフレッシュをかけるときは、通常の読み書きのアクセスは行わず、リフレッシュが優先して行われる。リフレッシュ時は、メモリの可用性の低下、データ・レートの低下が起こる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュ時のアクセスのロス時間を低減させ、通常のアクセスと同時に別のバンクのリフレッシュを行い、ＳＲＡＭと置き換えが可能なＤＲＡＭを提供することにある。
【０００６】
【課題を解決するための手段】
本発明のＤＲＡＭの要旨とするところは、バンク番号とロウ・アドレスとカラム・アドレスで指定されるメモリ・セルにアクセスを行うＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であって、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定手段と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、バンク指定手段に指定されたバンク内の、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と、を含むことにある。
【０００７】
また、本発明のＤＲＡＭのリフレッシュ方法の要旨とするところは、バンク番号とロウ・アドレスとカラム・アドレスを指定してメモリ・セルにアクセスするＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のリフレッシュ方法であって、リフレッシュの実行を指示する実行指示ステップと、リフレッシュするメモリ・セルのバンク番号を指定するバンク指定ステップと、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定ステップと、リフレッシュの実行が指示されると、指定されたバンク内の指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行ステップと、を含むことにある。
【０００８】
【発明の実施の形態】
次に、本発明に係るＤＲＡＭ及びＤＲＡＭのリフレッシュ方法の実施の形態について、図面に基づいて詳しく説明する。
【０００９】
図１に示すように、本発明のＤＲＡＭ１０は、リフレッシュの実行を指示するＲＴＥ（ｒｅｆｒｅｓｈ ｔｉｍｅｒ ＆ ｅｎａｂｌｅ：実行指示手段）と、リフレッシュするメモリ・セルのバンク番号を指定するＢＡＣ（ｂａｎｋ ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ：バンク指定手段）と、指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するＺＬＣ（Ｚ−ｌｉｎｅ ｃｏｕｎｔｅｒ：アドレス指定手段）と、ＲＴＥからリフレッシュの実行を指示されると、ＢＡＣに指定されたバンク内の、ＺＬＣに指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段とを含む。
【００１０】
ＢＡＣには、リフレッシュするメモリ・セルのバンク番号を保持する保持手段と、ＲＴＥからリフレッシュの実行が指示されると、保持手段に保持されているバンク番号を更新する手段とを含む。
【００１１】
ＺＬＣは、バンク毎にリフレッシュするメモリ・セルのロウ・アドレスを保持する保持手段と、ＲＴＥからリフレッシュの実行が指示されると、保持手段に保持されているロウ・アドレスを更新する手段と、を含む。
【００１２】
上記の実行手段は、アクセスするバンク番号とリフレッシュするバンク番号との一致を検出する手段であるＢＣＲＢＩ（ｂａｎｋ ｃｏｍｐａｒｅ ＆ ｒｅｆｒｅｓｈ ｂａｎｋ ｉｎｄｉｃａｔｏｒ）と、バンク番号の一致に基づいて、アクセスするロウ・アドレスまたはリフレッシュするロウ・アドレスを選択する手段であるＺＬＳ（Ｚ−ｌｉｎｅ ｓｅｌｅｃｔｏｒ）と、リフレッシュするロウ・アドレスが選択されると、カラム・アドレスの指定を一時的に中止する手段であるＣＰ（ｃｏｌｕｍｎ ｐｒｅｄｏｃｏｄｅｒ）と、を含む。
【００１３】
本発明のＤＲＡＭ１０の作用は、アクセスするロウ・アドレスとリフレッシュするロウ・アドレスの選択を、バンクに含まれるＺＬＳで行う。ＺＬＳには、ＺＬＣからのリフレッシュするロウ・アドレスと、ＲＰ（ｒｏｗ ｐｒｅｄｅｃｏｄｅｒ）からのアクセスするロウ・アドレスとが入力される。ＣＰには、アクセスするカラム・アドレスが入力される。ＺＬＣはリフレッシュするロウ・アドレスを保持し、リフレッシュを行う毎に保持しているロウ・アドレスを更新する。ＲＰ，ＣＰは、アクセスするロウ・アドレス，カラム・アドレスを保持できる。
【００１４】
ＲＰ，ＣＰに入力されるロウ・アドレス，カラム・アドレスは、ＡＩ（ａｄｄｒｅｓｓ ｉｎｐｕｔ ｆｏｒ ｂａｎｋ， ｒｏｗ ＆ ｃｏｌｕｍｎ）から送られる。ＡＩに入力されたバンク番号は、各メモリ・バンクに送られ、その番号のバンクにアクセスが行われる。ＡＩに入力されたバンク番号は、ＢＣＲＢＩにも送られる。ＢＣＲＢＩには、ＲＴＥからのリフレッシュの実行を指示する信号と、ＢＡＣからのリフレッシュするバンクを指示する信号が入力される。ＢＣＲＢＩは、アクセスするバンクとリフレッシュするバンクとの一致を検出する。バンクの一致の検出結果は、各バンクのＺＬＣ，ＣＰに送られる。
【００１５】
バンクの一致が検出されない場合は、リフレッシュするバンクとアクセスするバンクがそれぞれ指定される。リフレッシュするバンクでは、ＺＬＣ及びＣＰに信号が入力され、ＣＰはカラム・アドレスの出力を一時中止し、ＺＬＳはＺＬＣに保持されているロウ・アドレスを指定し、リフレッシュを行う。アクセスするバンクでは、ＲＰからＺＬＳを介して出力されるロウ・アドレスと、ＣＰから出力されるカラム・アドレスで指定されるメモリ・セルにアクセスする。
【００１６】
バンクの一致が検出された場合は、同じバンクにアクセスとリフレッシュが指示される。ＺＬＳはリフレッシュするロウ・アドレスを選択し、ＣＰのカラム・アドレス出力は一時中止され、リフレッシュが行われる。リフレッシュが行われている間は、アクセスするロウ・アドレス，カラム・アドレスはＲＰ，ＣＰに保持される。リフレッシュが完了すると、ＲＰ，ＣＰからアクセスするロウ・アドレス，カラム・アドレスが出力され、ＺＬＳはアクセスするロウ・アドレスを選択し、アクセスが行われる。ＢＣＲＢＩは、バンクの一致が検出されたことをメモリ・コントローラに知らせる。
【００１７】
図２及び図３に示すように、Ｐｒｅｄｅｃｏｄｅｒはアドレスの２ビットのＴＣを用いて、４本のＺ−Ｌｉｎｅを作っており、この４本のうち一本のみはハイになる。アドレスが一ビットカウントアップすると、下位２アドレスによるＺ−Ｌｉｎｅのハイが上位の隣に動く。この動作をＺ−Ｌｉｎｅのハイをリフレッシュごとに回していくことにより、カウンターとしている。
【００１８】
図２は下位４ビット分が図示されており、同様な構成が、必要なロウ・アドレス分あることを前提としている。ＲｅｓｅｔはＣｏｕｎｔｅｒに先頭アドレスをＩｎｉｔｉａｌｉｚｅするもので、アドレスとしては、何処から開始してもよいが、各２ビットの最上位であるＺ０１／１１及びＺ２３／１１のＲｅｓｅｔをハイにしてラッチする。最下位２ビットによるＺＬＣは毎リフレッシュごとにカウントアップするが、それらより上位では、下位に最上位がハイの場合のみカウントアップする。
【００１９】
図３ではＺ２３／００−１１はその下位の最上位であるＺ０１／１１がハイのみのときにカウントアップすることになるよう、ＰＨ１’及びＰＨ２’が動作する。従って初期値をＺ０１／１１及びＺ２３／１１がハイとなるよう選んである。ＰＨ２及びＰＨ２’がラッチ、ＰＨ１及びＰＨ１’がトランスファーの機能をするＮｏｎ−ｏｖｅｒｌａｐのクロックであり、図４に示す様にハイレベルが、最下位２ビットのＰｒｅｄｅｃｏｄｅｒの０，１では、Ｚ０１／１１から始まって、Ｚ０１／００及びＺ０１／０１へとリフレッシュごとにカウントアップする。その上の２，３ではＺ０１／１１がハイのときのみＺ２３／１１からＺ２３／００へカウントアップしている。
【００２０】
上述の方式では、リフレッシュするバンクおよびリフレッシするタイミングはメモリーチップ内で決定されるが、これらはメモリ・コントローラ内に設けて、リフレッシュするバンクと読み書きのためのアクセスのバンクが、かち合わない様にすることも可能である。
【００２１】
次に、このようなＤＲＡＭを用いたリフレッシュ方法について説明する。リフレッシュするバンクを指定する信号と、外部からのアクセスによるバンク番号，ロウ・アドレス，カラム・アドレスは、それぞれリフレッシュする又はアクセスすべきバンクに送られる。ＡＩに指定されたバンクへのアクセスと、ＢＡＣで指定されたバンクのリフレッシュとが同時に行われる。
【００２２】
もし、リフレッシュするバンクとアクセスするバンクとが同じであれば、そのバンクではリフレッシュを優先して行う。ＢＣＲＢＩからメモリ・コントローラには、アクセスの実行が１サイクル遅れることが通知される。リフレッシュが行われている間は、ロウ・アドレス，カラム・アドレスは、ＲＰ及びＣＰにラッチされている。リフレッシュが終了すると、直ちにラッチされていたアドレスへアクセスを開始する。
【００２３】
このように、リフレッシュを通常アクセスと同時並行で行うことができる。リフレッシュするバンクとアクセスするバンクとが重なると、リフレッシュとアクセスを順に行う。この時、メモリ・コントローラにはアクセスが１サイクル遅れることが知らせている。リフレッシュ後に同一バンクに連続してアクセスを行う場合は、それらのアクセス・タイミングもそれぞれ１サイクル遅らせる。リフレッシュによる通常アクセスへの影響が、リフレッシュによる１サイクルのアクセス遅延という、最も短いタイム・ロスに抑えることができる。バンク数が多くなると、リフレッシュと外部からのアクセスが同じバンクに重なる確率は低くなるので、データ転送レートのロスを殆どゼロにしながらリフレッシュを行うことができる。
【００２４】
リフレッシュをデータ・アクセスとほぼ同時に行うことができ、外部からリフレッシュ動作を見えなくすることができる。リフレッシュがあたかも行われていないように見えるため、ＳＲＡＭと同様に扱うことができる。
【００２５】
以上、本発明のＤＲＡＭ及びＤＲＡＭのリフレッシュ方法について一実施例を説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００２６】
【発明の効果】
本発明によれば、リフレッシュと通常のアクセスとを同時進行させることができる。リフレッシュ動作によるメモリ転送レートの低下を改善できる。リフレッシュ動作を外部から見えなくすることができ、ＳＲＡＭと同様に扱うことが可能であり、ＳＲＡＭと置き換えることができる。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの一構成例を示すブロック図である。
【図２】図１に示すＺＬＣの一構成例を示す回路図である。
【図３】図２に示す回路の動作を示すタイミング・チャートである。
【図４】従来のＤＲＡＭの一構成例を示すブロック図である。
【符号の説明】
１０：ＤＲＡＭ
１２：従来のＤＲＡＭ
１４：ＺＬＣ回路
Claims (7)
- バンク番号とロウ・アドレスとカラム・アドレスで指定されるメモリ・セルにアクセスを行うＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であって、
リフレッシュの実行を指示する実行指示手段と、
リフレッシュするメモリ・セルのバンク番号を指定するバンク指定手段と、
指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定手段と、
実行指示手段からリフレッシュの実行を指示されると、バンク指定手段に指定されたバンク内の、アドレス指定手段に指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行手段と
を含むＤＲＡＭ。 - 前記バンク指定手段が、
リフレッシュするメモリ・セルのバンク番号を保持する保持手段と、
前記実行指示手段からリフレッシュの実行が指示されると、前記保持手段に保持されているバンク番号を更新する手段とを含み、
前記アドレス指定手段が、
バンク毎にリフレッシュするメモリ・セルのロウ・アドレスを保持する保持手段と、
前記実行指示手段からリフレッシュの実行が指示されると、前記保持手段に保持されているロウ・アドレスを更新する手段と
を含む請求項１のＤＲＡＭ。 - 前記実行手段が、
アクセスするバンク番号とリフレッシュするバンク番号との一致を検出する手段と、
バンク番号の一致に基づいて、アクセスするロウ・アドレスまたはリフレッシュするロウ・アドレスを選択する手段と、
リフレッシュするロウ・アドレスが選択されると、カラム・アドレスの指定を一時的に中止する手段と
を含む請求項１又は請求項２のＤＲＡＭ。 - バンク番号とロウ・アドレスとカラム・アドレスを指定してメモリ・セルにアクセスするＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のリフレッシュ方法であって、
リフレッシュの実行を指示する実行指示ステップと、
リフレッシュするメモリ・セルのバンク番号を指定するバンク指定ステップと、
指定されたバンク内でリフレッシュするメモリ・セルのロウ・アドレスを指定するアドレス指定ステップと、
リフレッシュの実行が指示されると、指定されたバンク内の指定されたロウ・アドレスのメモリ・セルをリフレッシュする実行ステップと
を含むＤＲＡＭのリフレッシュ方法。 - 前記バンク指定ステップが、
リフレッシュの実行が指示されると、リフレッシュするメモリ・セルのバンク番号を保持するバンク番号保持手段に保持されているバンク番号を読み出すステップと、
前記読み出した後に、バンク番号保持手段に保持されているバンク番号を更新するステップと
を含み、
前記アドレス指定ステップが、
リフレッシュの実行が指示されると、リフレッシュするメモリ・セルのロウ・アドレスを保持するアドレス保持手段に保持されているロウ・アドレスを読み出すステップと、
前記読み出した後に、アドレス保持手段に保持されているロウ・アドレスを更新するステップと
を含む請求項４のＤＲＡＭのリフレッシュ方法。 - 前記実行ステップが、
アクセスするバンク番号とリフレッシュするバンク番号との一致を検出するステップと、
バンク番号の一致に基づいて、アクセスするロウ・アドレスまたはリフレッシュするロウ・アドレスを選択する選択ステップと、
リフレッシュするロウ・アドレスが選択されると、カラム・アドレスの指定を一時的に中止するステップと
を含む請求項４又は請求項５のＤＲＡＭのリフレッシュ方法。 - 前記選択ステップが、
リフレッシュするロウ・アドレスを選択してリフレッシュするステップと、
前記リフレッシュの後、アクセスするロウ・アドレスを選択してアクセスするステップと、
ロウ・アドレスへのアクセスが遅れることをメモリ・コントローラに通知するステップと
を含む請求項６のＤＲＡＭのリフレッシュ方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097911A JP2004288226A (ja) | 2001-03-30 | 2001-03-30 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| US10/473,875 US7093067B2 (en) | 2001-03-30 | 2002-03-06 | DRAM architecture enabling refresh and access operations in the same bank |
| CNB02805931XA CN100545941C (zh) | 2001-03-30 | 2002-03-06 | Dram及dram的刷新方法 |
| KR1020037010320A KR100560579B1 (ko) | 2001-03-30 | 2002-03-06 | 동일한 뱅크에서 리프레시 및 액세스 동작을 가능하도록 하는 dram 아키텍쳐 |
| JP2002580335A JPWO2002082455A1 (ja) | 2001-03-30 | 2002-03-06 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| PCT/JP2002/002092 WO2002082455A1 (fr) | 2001-03-30 | 2002-03-06 | Memoire vive dynamique et procede et rafraichissement de memoire vive dynamique |
| TW091106015A TWI276102B (en) | 2001-03-30 | 2002-03-27 | DRAM and refresh method for DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097911A JP2004288226A (ja) | 2001-03-30 | 2001-03-30 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004288226A true JP2004288226A (ja) | 2004-10-14 |
Family
ID=18951619
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097911A Pending JP2004288226A (ja) | 2001-03-30 | 2001-03-30 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| JP2002580335A Pending JPWO2002082455A1 (ja) | 2001-03-30 | 2002-03-06 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002580335A Pending JPWO2002082455A1 (ja) | 2001-03-30 | 2002-03-06 | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7093067B2 (ja) |
| JP (2) | JP2004288226A (ja) |
| KR (1) | KR100560579B1 (ja) |
| CN (1) | CN100545941C (ja) |
| TW (1) | TWI276102B (ja) |
| WO (1) | WO2002082455A1 (ja) |
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2001
- 2001-03-30 JP JP2001097911A patent/JP2004288226A/ja active Pending
-
2002
- 2002-03-06 WO PCT/JP2002/002092 patent/WO2002082455A1/ja active IP Right Grant
- 2002-03-06 CN CNB02805931XA patent/CN100545941C/zh not_active Expired - Fee Related
- 2002-03-06 JP JP2002580335A patent/JPWO2002082455A1/ja active Pending
- 2002-03-06 KR KR1020037010320A patent/KR100560579B1/ko not_active IP Right Cessation
- 2002-03-06 US US10/473,875 patent/US7093067B2/en not_active Expired - Fee Related
- 2002-03-27 TW TW091106015A patent/TWI276102B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI276102B (en) | 2007-03-11 |
| KR100560579B1 (ko) | 2006-03-14 |
| US20040133735A1 (en) | 2004-07-08 |
| US7093067B2 (en) | 2006-08-15 |
| CN1524270A (zh) | 2004-08-25 |
| KR20030088026A (ko) | 2003-11-15 |
| WO2002082455A1 (fr) | 2002-10-17 |
| CN100545941C (zh) | 2009-09-30 |
| JPWO2002082455A1 (ja) | 2004-10-21 |
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