KR20170113115A - 동적 랜덤 액세스 메모리, 데이터 저장 및 판독하고 리프레시하는 방법 - Google Patents

동적 랜덤 액세스 메모리, 데이터 저장 및 판독하고 리프레시하는 방법 Download PDF

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Abstract

본 발명은 코드 비트 및 셀프 리프레시(self refresh) 기능을 구비하는 동적 랜덤 액세스 메모리(DRAM)을 개시한다. 특정적인 일 실시예에 있어서 적어도 하나의 코드 비트를 N개 비트의 사용자 데이터에 부가하여 새로운 코드 데이터를 형성한다. 사용자 데이터는 복수의 사용자 서브 어레이에 저장되고 코드 비트는 대응되는 코드 비트 서브 어레이에 저장된다. 각각의 서브 어레이는 각각의 사용자가 지정한 행 주소(row address) 및 열 주소(column address)에 기초하여 적어도 하나의 비트를 저장한다. 리프레시 동작 또는 사용자 동작에서 각각의 서브 어레이에 대해 독자적으로 제어한다. 리프레시 동작은 복수의 서브 어레이 중의 적어도 하나의 서브 어레이에서만 한번 수행되며 사용자 동작은 복수의 서브 어레이의 기타 서브 어레이에서 수행된다. 에러 검출 및 보정 회로는 코드 비트를 사용하고 또한 리프레시하는 서브 어레이의 어드레스 정보에 기초하여 에러를 검출하고 비트 에러를 보정한다. 사용자 판독 동작 및 내부 리프레시 동작은 동시에 수행될 수 있다.

Description

동적 랜덤 액세스 메모리, 데이터 저장 및 판독하고 리프레시하는 방법{DRAM AND SELF-REFRESH METHOD}
본 발명은 대체로 반도체 메모리의 기술분야에 관한 것이며, 더욱 상세하게는 메모리 어레이 구조(Arrangement, 배열) 및 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)의 리프레시 방법에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)는 작은 캐패시터 소자에 데이터를 저장한다. 작은 캐패시터 소자의 전하가 여러 다른 경로를 통해 누설되기에, 메모리는 주기적으로 셀(Cell) 캐패시터를 리프레시해야 하므로 정적인 것이 아니다. 셀프 리프레시(self-refresh, 자동 리프레시) 동작하는 동안에 사용자 동작(user operation)은 DRAM에 액세스할 수 없으며, 사용자 동작은 리프레시 동작이 완료될 때까지 대기해야 한다. 따라서 리프레시 시간은 메모리 및 시스템의 성능에 영향을 주게 된다. DRAM의 더욱 높은 밀도 및 더욱 작은 피처 크기(feature size)로 부단히 발전함에 따라, 리프레시 동작이 더 많은 시간을 소요하게 된다. 리프레시 페널티(Refresh Penalty)를 줄이기 위한 종래의 해결방법은 비교기를 이용하여 사용자 어드레스 및 리프레시 어드레스 충돌을 검출하는 것이다. 사용자 동작 및 리프레시 동작이 상이한 메모리 유닛 또는 상이한 어드레스에서 발생될 경우 이 두 개의 동작은 동시에 진행할 수 있다. 그러나 이 두 개의 동작이 완전히 같은 어드레스에서 발생하고 어드레스 충돌이 존재할 경우 리프레시 동작이 반드시 중지되거나 또는 사용자 판독 동작이 대기해야 한다. 이러한 경우, 메모리의 사용자 판독 성능이 저하하게 되며 어드레스 입력 범위 내에서 일정한 사용자 판독율을 확보할 수 없다.
따라서, 어드레스 판독 충돌이 없고 리프레시가 사용자에게 투명한 동적 랜덤 액세스 메모리가 요구된다.
본 발명은 동적 랜덤 액세스 메모리의 메모리 뱅크에서의 데이터 저장 방법에 대해 설명하였으며 즉 N개 비트의 사용자 데이터를 복수의 서브 어레이로 배분하는 것이다. 각각의 사용자가 지정한 행 주소 및 열 주소에 기초하여 각각의 서브 어레이에 적어도 하나의 비트 데이터를 저장한다.
이 방법은 코드 비트 생성기 회로에 의해 생성된 적어도 하나의 코드 비트를 N개 비트의 사용자 데이터에 부가하여 새로운 코드 데이터를 형성하는 단계를 더 포함한다. 이 새로운 코드 데이터는 내부 버스(internal bus)를 통해 복수의 사용자 서브 어레이 및 적어도 하나의 코드 비트 서브 어레이로 배분된다. 상기의 사용자 데이터를 저장하는 복수의 서브 어레이는 사용자 서브 어레이이고, 상기의 코드 비트를 저장하는 서브 어레이는 코드 비트 서브 어레이이다. 사용자 판독/기록 동작 또는 셀프 리프레시 동작은 적어도 하나의 서브 어레이가 셀프 리프레시 동작을 수행하고 다른 서브 어레이는 사용자 판독/기록 동작을 수행하도록 단일 서브 어레이에 기초하여 수행되는 것이다.
본 발명의 일 측면에 따르면, 복수의 서브 어레이에 있어서 사용자가 판독 동작을 수행하는 동안에 언제든지 사용자 서브 어레이로부터 N개 비트의 데이터를 판독할 수 있고 나머지의 리프레시하는 서브 어레이는 액세스 불가능하다.
본 발명의 다른 측면에 따르면, 판독 동작의 일 실시예에 있어서, 리프레시하는 서브 어레이는 적어도 하나의 비트의 사용자 데이터를 저장하고 당해 서브 어레이는 액세스 불가능하고 내부 데이터 버스에 미지의 비트를 송신할 가능성이 있으며, 나머지의 기타 서브 어레이에서의 비트 데이터는 성공적으로 판독된다. 본 발명의 메모리는 에러 검출 및 보정 회로를 더 포함한다. 당해 회로는 리프레시하는 서브 어레이가 액세스 가능하지 않을 때 에러 비트를 생성할 수 있다. 이 에러 비트는 리프레시하는 서브 어레이로부터 오며 당해 비트는 반전(invert)된다. 따라서 사용자가 판독해 낸 데이터는 정확한 것이다.
이 발명의 다른 측면에 따르면, 에러가 발생되지 않았기에 사용자가 판독해 낸 데이터는 정확한 것이다.
다른 실시예에 따르면, 당해 코드 비트 서브 어레이는 셀프 리프레시 동작을 수행하고 있고, 판독된 N개 비트의 데이터는 사용자 데이터 서브 어레이로부터 온 것이다. 따라서 이 N개 비트의 데이터는 정확한 사용자 데이터이다.
이 발명의 다른 측면에 따르면, 서브 어레이가 판독 동작을 수행할 때, 셀프 리프레시 동작은 판독 동작이 완료될 때까지 대기해야 한다. 이 시나리오에서 사용자 판독 동작의 타이밍은 영향받지 않는다.
이 발명의 다른 측면에 따르면, 사용자 기록 동작은 N개 비트의 사용자 데이터를 메모리 뱅크의 N개의 사용자 서브 어레이에 제공하게 되고, 코드 비트 발생기 회로는 코드 비트를 생성하며 코드 비트 서브 어레이에 기록한다.
이 발명의 다른 측면에 따르면, 사용자 기록 동작의 시간은 I/O 패드로부터의 지연 시간, 어드레스 디코딩(address decoding) 및 내부 버스를 통해 데이터를 사용자 I/O에서 메모리 뱅크 내부의 서브 어레이에까지 전송하는 시간을 포함한다. 따라서 사용자 기록 동작의 시간 주기는 내부 서브 어레이의 리프레시 또는 기록 동작의 시간 주기보다 길다. 현재 리프레시 동작 중인 서브 어레이의 경우, 서브 어레이 기록 동작은 지연하게 되며 리프레시 동작이 완료될 때까지 대기한다.
본 발명은 DRAM의 셀프 리프레시 충돌을 해결하고 데이터가 사용자에 대해 투명하도록 하는 방법을 개시한다. 사용자 동작 및 리프레시 동작은 단일 서브 어레이 및 단일 비트에 기초하여 독자적으로 제어할 수 있다. 추가적인 코드 비트를 사용함으로써, 메모리는 하나의 서브 어레이 또는 하나의 비트가 판독 가능하지 않은 경우에도 즉시 데이터를 판독할 수 있다.
이하의 상세한 설명을 보다 잘 이해할 수 있도록, 이상에서 본 발명의 특징 및 기술적 이점에 대해 광범위하게 개략적으로 설명하였다. 이하에서는 본 발명의 추가적인 특징 및 이점을 설명하기로 한다. 당업자로서 본 발명을 기타 구성의 변형 또는 디자인에 사용함으로써 본 발명과 동일한 목적을 수행하는 기초로 할 수 있음을 이해해야 한다. 또한, 당업자로서 상기의 동등하고 유사한 구성은 첨부된 청구 범위에서 설명된 본 발명의 취지를 벗어나지 않음을 이해해야 한다. 본 발명을 더 잘 이해하도록 도면과 결부시켜 본 발명의 특징인 신규 특징, 조직, 동작방식 및 추가의 목적과 이점을 설명하기로 한다. 그러나 각각의 도면은 설명과 서술의 목적을 위해 제공하는 것일 뿐, 본 발명의 제한 조건으로 의도하는 것이 아님을 명백히 설명해야 한다.
본 발명의 성질 및 이점에 대해 더욱 전면적으로 이해하기 위해 하기의 상세한 설명 및 첨부 도면을 참조하기 바란다.
도 1은 본 발명의 일 실시예에 따른 DRAM 및 서브 어레이 구성에 대한 개략적인 블록도이다.
도 2는 본 발명의 데이터 저장 방법에 대한 블록도를 나타냈으며 상기 방법은 데이터를 복수의 서브 어레이로 배분하고 각각의 서브 어레이는 복수의 비트 중의 하나의 비트를 저장하기 위한 것이다.
도 3은 8개 비트의 사용자 데이터에 대해 짝수 패리티 비트(even parity bit)를 사용하는 여러 가지 실시예의 테이블을 나타낸다.
도 4는 추가 코드 비트를 사용할 경우 DRAM 판독 동작의 기능적인 개략 블록도를 나타낸 도면이다.
도 5는 사용자 판독 동작 및 셀프 리프레시 동작이 동시에 수행되는 타이밍도를 나타낸 도면이다.
아래의 예시적인 실시예에 대한 상세한 설명과 첨부된 도면을 참조하되 본 발명은 이에 한정되지 않고 이러한 상세한 설명은 본 발명의 제한 사항으로 되지 않음을 이해해야 한다.
본 명세서는 여기서 여러 가지 실시예에 대해 서술하고 설명하였다. 일 양상에 있어서 본 발명은 메모리 성능을 향상시키기 위한 메모리(특히 DRAM에 사용됨)에 사용되는 사용자 데이터 저장 방법에 대해 설명하였다.
또한 사용자 판독 동작과 내부 셀프 리프레시는 동시에 수행할 수 있어 데이터 액세스 시간을 줄이고 성능을 향상시킬 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 DRAM(동적 랜덤 액세스 메모리) 및 서브 어레이 구성에 대한 개략적인 블록도를 나타냈다. 본 실시예에 있어서 메모리는 메모리 뱅크(bank)(101), 사용자 제어기(102), 셀프 리프레시 제어기(103), 디코더(104), 코드 비트 발생기(code bit generator)(105), 에러 검출 및 보정 회로(error detection & correction circuit)(106)를 포함한다. 메모리 뱅크(101)에는 MUX 그룹(110)(예를 들면 MUX(110A), MUX(110B), MUX(110C) 및 MUX(110D)), 서브 어레이 그룹(120)(예를 들면 120A, 120B, 120C 및 120D)) 및 내부 버스(130)가 구비된다.
사용자 제어기(102)는 사용자 명령 신호를 수신하여 서브 어레이의 제어 신호를 생성하며 복수의 서브 어레이로 하여금 판독 또는 쓰기 동작을 수행하도록 한다. 셀프 리프레시 제어기(103)는 칩 내부 셀프 리프레시 신호를 수신하여 서브 어레이의 제어 신호를 생성하며 적어도 하나의 특정 서브 어레이(specific sub-array)로 하여금 리프레시 동작을 수행하도록 한다.
MUX(110A)는 제어기(102, 103)로부터의 제어 신호를 수신하는 동시에, 디코더(104)로부터의 선택 신호 sel[0]도 수신한다. MUX(110A)의 출력은 서브 어레이(120A)를 제어한다. 하나의 예시적인 실시예에 있어서, sel[0]=0인 경우, 사용자 제어 신호는 MUX(110A)에 의해 서브 어레이(120A)를 제어하고 서브 어레이(120A)로 하여금 사용자 판독 또는 쓰기 동작을 수행하도록 한다. sel[0]=1인 경우, 셀프 리프레시 제어 신호는 MUX(110A)에 의해 서브 어레이(120A)를 제어하고 서브 어레이(120A)로 하여금 셀프 리프레시 동작을 수행하도록 한다.
메모리 뱅크(101)에는 N+1개의 서브 어레이가 포함된다. 각각의 서브 어레이는 이에 대응되는 MUX 회로를 구비하고 대응되는 제어 신호를 연결시킨다. 셀프 리프레시 제어부(103)는 리프레시 어드레스를 추가적으로 생성시킴으로써 서브 어레이를 선택하여 리프레시 동작을 수행한다.
디코더(104)는 리프레시 제어기(103)로부터의 서브 어레이 리프레시 어드레스를 수신하여 서브 어레이 선택 신호 sel[N:0]을 생성한다. 이러한 선택 신호는 원 핫 코드（one-hot-code）신호이며 적어도 하나의 서브 어레이는 선택되어 리프레시 동작을 수행하되 다른 서브 어레이는 선택되어 사용자 판독/기록 동작을 수행한다. 예를 들어 9개의 어레이의 선택에 있어서, sel[8:0]='000000001'이면 서브 어레이#0만 선택하여 리프레시 동작을 수행하고 다른 8개의 서브 어레이는 사용자 동작을 수행한다.
종래의 메모리 뱅크 설계에 있어서, N개 비트의 사용자 데이터는 하나의 서브 어레이에 기록되고 다른 서브 어레이는 아이들(idle) 상태에 있다.
본 발명 실시예의 일 측면에 따르면, 각각의 서브 어레이는 각각의 사용자 어드레스에 기초하여 적어도 하나의 비트를 저장한다. N개 비트의 사용자 데이터는 N개의 서브 어레이에 배분되고, 각각의 서브 어레이는 각각 1개 비트를 저장한다. 각각의 서브 어레이는 복수의 워드 라인(wordlines) 및 복수의 비트 라인(bitlines)으로 구성된다. 서브 어레이는 단지 특정된 행 주소와 특정된 열 주소를 통해 액세스된다.
본 발명 실시예의 다른 일 측면에 따르면, 메모리 뱅크(101)의 N+1개의 서브 어레이에 있어서 코드 비트를 저장하는데 특정된 서브 어레이가 있으며 다른 서브 어레이는 사용자 서브 어레이이고 사용자 데이터만 저장한다.
본 발명의 하나의 예시적인 실시예에 있어서, 120D는 코드 비트 서브 어레이이며 당해 서브 어레이는 코드 비트 발생기(105)로부터의 코드 비트를 저장한다.
코드 비트 발생기(105)는 사용자 기록 동작으로부터 입력된 N개 비트의 데이터를 수신하고 별도의 코드 비트 하나를 생성한다. 당해 코드 비트는 코드 비트 서브 어레이(120D)에 저장된다.
원래의 N개 비트의 사용자 데이터와 새로운 코드 비트는 함께 새로운 코드 데이터를 형성하고, 당해 새로운 코드 데이터는 내부 버스(130)를 통해 N+1개의 서브 어레이에 배분되며 각각의 서브 어레이는 비트 하나만 저장한다. 버스(130)는 메모리 뱅크(101) 내에서의 N+1개 비트의 버스이다. 버스(130)는 N+1개의 서브 어레이를 코드 비트 및 원래의 N개 비트의 사용자 데이터와 연결하는데 사용된다.
버스(130)는 또한 에러 검출 및 보정 회로(106)에 접속된다. 회로(106)는 메모리 뱅크(101) 내의 N+1개의 서브 어레이로부터 입력된 N+1개의 비트를 수신하고 N개 비트의 데이터를 생성하여 사용자에 의해 판독하도록 한다. 또한, 회로(106)는 리프레시 어드레스를 사용하여 어느 비트가 리프레시하는 서브 어레이로부터 온 것인지를 식별한다. 당해 서브 어레이가 리프레시 동작을 수행하고 있을 때 당해 리프레시하는 서브 어레이의 비트가 정확하지 않을 수 있다. 회로(106)는 이 판독된 N+1개 비트의 데이터에 에러가 있는지를 검출하게 된다. 에러가 검출되면 리프레시하고 있는 비트는 부정확한 것이고 또한 당해 비트는 반전될 것이다. 에러가 검출되지 않으면 리프레시하고 있는 비트는 정확한 것이고 당해 비트는 유지된다.
하나의 예시적인 실시예에 있어서, 셀프 리프레시 동작과 사용자 판독 동작은 동시에 수행되고 사용자의 판독 동작, 기록 동작 또는 내부 셀프 리프레시 동작은 하나의 서브 어레이에 기초한 것이며 이럴 경우, 적어도 하나의 서브 어레이가 리프레시 동작을 수행하도록 하고 다른 서브 어레이는 사용자 제어기에 의해 판독 또는 기록하는 동작을 제어하도록 한다.
본 발명의 예시적인 실시예의 일 측면에 따르면, 사용자는 사용자 판독 동작 동안에 N개의 서브 어레이로부터 N개 비트의 데이터를 판독할 수 있으며, 당해 N개의 서브 어레이는 MUX(110) 그룹으로부터의 제어 신호를 통해 사용자 판독 동작을 수행한다. 나머지 리프레시 동작을 수행하고 있는 서브 어레이는 판독할 수 없는 것이다. 당해 리프레시 하는 서브 어레이는 판독할 수 없는 것이지만, 내부 버스(130)는 여전히 리프레시하는 서브 어레이에 연결되고 하나의 비트를 회로(106)에 공급한다. 다른 서브 어레이로부터 성공적으로 다른 N개 비트를 판독한다.
본 발명의 예시적인 실시예의 다른 일 측면에 따르면, 회로(106)는 N+1개 비트 입력에 기초하여 에러를 검출하고 회로(106)는 또한 리프레시하는 서브 어레이의 어드레스를 수신한다. 이 에러 비트는 리프레시하는 서브 어레이에서 오고, 당해의 특정된 비트는 정확한 비트로 반전된다.
본 발명의 예시적인 실시예의 다른 측면에 따르면, 회로(106)에서 에러가 검출되지 않으면 모든 비트 데이터는 모두 정확한 것이다.
본 발명의 예시적인 실시예의 다른 일 측면에 따르면, 코드 비트 서브 어레이(120D)는 리프레시 동작을 수행하고 있고 사용자는 복수의 사용자 서브 어레이의 N개 비트의 데이터를 판독할 수 있다. 당해 N개 비트의 데이터는 사용자 데이터이다. 따라서 리프레시하는 비트는 반전할 필요가 없다.
본 발명의 예시적인 실시예의 다른 측면에 따르면, 서브 어레이가 판독 동작을 수행하고 있을 때 셀프 리프레시 동작은 판독 동작이 완료될 때까지 대기해야 한다. 이 시나리오에서 사용자 판독 동작의 타이밍(timing)은 영향받지 않는다.
본 발명의 예시적인 실시예의 다른 측면에 따르면, 사용자 기록 동작 시간은 I/O 패드로부터의 지연 시간, 어드레스 디코딩 및 I/O에서 내부 서브 어레이까지의 버스 라우팅(routing, 경로)을 포함한다. 사용자 기록 동작의 시간 주기는 내부 서브 어레이의 리프레시 또는 기록 동작의 시간 주기보다 길다.
본 발명의 예시적인 실시예의 일 측면에 따르면, 사용자 기록 동작은 N개 비트의 사용자 데이터를 메모리 뱅크의 사용자 서브 어레이에 공급하고, 코드 비트 발생기 회로는 코드 비트를 생성하고 코드 비트를 코드 비트 서브 어레이에 기록한다. 현재 리프레시 동작 중인 서브 어레이에 있어서, 당해 서브 어레이에 대한 기록 동작은 리프레시 동작이 완료될 때까지 지연될 것이다.
도 2를 참조하면, 복수의 서브 어레이 및 이들이 메모리 뱅크 내부에서의 연결의 상세한 개략적인 블록도를 나타낸다. 각각의 서브 어레이는 복수의 워드 라인 및 복수의 비트 라인에 의해 형성된다. 종래의 설계에 있어서, 단일 서브 어레이는 각각의 사용자 어드레스에 기초하여 N개 비트 데이터를 판독한다. 본 발명에 있어서, 복수의 서브 어레이는 각각의 사용자 어드레스에 기초하여 N개 비트 데이터를 판독한다. 각각의 서브 어레이는 메모리 뱅크에서 동일한 행과 열을 공유한다.
도 3을 참조하면, 테이블은 짝수 패리티의 코드 비트의 예를 나타낸다. 이 테이블은 8비트 짝수 패리티의 3가지 예를 갖고 있다. 패리티 비트와 8비트의 데이터는 새로운 9비트의 데이터를 형성한다. 예시적인 짝수 패리티의 경우, 새로운 9비트의 데이터에서의 '1' 비트의 수량은 짝수이다. 이 도면에서, 예1은 6개의 '1' 비트를 가지고 예2는 4개의 '1' 비트를 가지며 예3은 2개의 '1' 비트를 갖고 있다. 이들은 모두 짝수 패리티 기준에 부합된다. 비트들 중의 하나가 리프레시 동작을 수행하는 경우, 판독된 비트는 정확하지 않을 수 있으며 따라서 에러를 생성하게 된다. 이 실시예에서의 패리티 비트는 코드 비트의 예에 불과하며 어느 것이 에러 비트인지를 확인하기 위해 각각의 사용자 어드레스에 기초한 에러 비트 인식을 구비하는 기타 기능성이 동등한 코드 비트일 수도 있음을 이해해야 한다. 코드 비트의 기능성은 본 발명의 첨부된 청구항에 의해 한정된 기술 특징에 대응된다. 본 발명의 기술 특징과 범위를 벗어나지 않는 다른 코드 비트 알고리즘도 사용할 수 있다.
도 4를 참조하면, 사용자 판독 동작시 DRAM의 기능을 나타낸다. DRAM은 블럭(401)에서 사용자로부터의 판독 동작 명령을 수신한다. 도 1의 사용자 제어기(102)는 사용자 제어 신호를 생성하기 시작하고 N개의 서브 어레이는 판독 동작을 수행하게 될 것이다. N개 비트의 데이터는 도 2에 따른 사용자 입력의 행 주소 및 열 주소에 기초하여 판독될 것이다.
동시에, 하나의 서브 어레이는 리프레시 동작을 수행하고 출력의 비트는 정확하지 않을 수 있다. 블록(402)에서 코드 데이터 에러가 있는지를 검사한다. 블록(403)에 도시된 바와 같이 에러가 검출되지 않으면 사용자 서브 어레이는 N개 비트의 데이터를 직접 출력할 수 있다. 에러가 검출되면 이는 리프레시하는 서브 어레이가 판독한 비트는 정확하지 않은 것이고 N개 비트의 데이터가 변경되지 않은 상태에서 반전되어야 함을 의미한다. 블록(404)에 도시된 바와 같이 반전 후, 새로운 코드 데이터는 정확한 데이터이다. 당해 N개 비트의 데이터는 도 1에서 사용자 서브 어레이로 지정된 N개의 사용자 서브 어레이에서 온다.
도 5를 참조하면, 판독 동작과 리프레시 동작이 동시에 수행되는 타이밍을 나타낸다. t1 시각에서 사용자 판독 동작과 내부 셀프 리프레시 동작이 함께 시작된다. N개의 서브 어레이에서 판독 동작이 수행되고 나머지 서브 어레이에서 리프레시 동작이 수행된다. 당해 N개 비트의 사용자 데이터는 상술한 에러 검출 및 보정 방법에 의해 판독될 수 있다.
다른 실시예에 있어서 셀프 리프레시 동작 후 사용자 명령을 수신한다. t2 시각에서 하나의 서브 어레이는 셀프 리프레시하고 다른 N개의 서브 어레이는 아이들 상태에 있다. t3 시각에서 사용자는 판독 동작의 명령을 내린다(issue). 종래의 설계에 있어서 리프레시 동작이 정지되어야 하거나 또는 판독 동작이 대기해야 하거나 또는 리프레시 어드레스 및 판독 어드레스의 충돌을 검출하기 위해 별도의 내부 회로가 추가될 필요가 있다. 본 발명에 있어서, 판독 동작은 사용자가 판독 명령을 내린 후 즉시 시작하고 N개의 서브 어레이는 판독 동작을 수행하기 시작한다.
상술한 에러 검출 및 보정의 방법을 통해, 하나의 서브 어레이가 리프레시 동작을 수행할 때도 N개 비트의 사용자 데이터는 여전히 판독될 수 있다.
본 명세서에서 설명된 본 발명의 사상은 상이한 수량의 서브 어레이로 구성된 메모리 회로에도 적용될 수 있음을 이해해야 한다.
본 발명의 상기 설명은 당해 기술 분야의 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 수정은 당해 기술 분야의 당업자로서 자명한 것이며, 상기에서 설명한 실시예에 대한 변형은 본 발명의 취지를 벗어나지 않으며 본 명세서에서 정한 일반적인 원리는 다른 변형에 적용될 수 있고 본 발명의 취지나 범위를 벗어나지 않음을 이해해야 한다. 따라서 본 발명은 본 명세서에서 설명된 실시예 및 디자인에 의해 한정하려는 것이 아니고 본 명세서에서 개시된 원리 및 신규 특징과 서로 일치하는 가장 넓은 범위에 부합된다.

Claims (10)

  1. 복수의 서브 어레이를 구비하는 메모리 뱅크,
    코드 비트를 생성하고 상기 코드 비트를 상기 메모리 뱅크의 사용자 데이터에 부가하여 새로운 코드 데이터를 형성하도록 배치된 코드 비트 발생기 회로,
    상기 메모리 뱅크로부터 데이터를 판독하고 데이터를 생성하여 사용자에 의해 판독되도록 배치된 에러 검출 및 보정 회로,
    셀프 리프레시 제어기, 및
    사용자 제어기를 포함하는 것을 특징으로 하는 셀프 리프레시 및 별도의 코드 비트를 구비하는 동적 랜덤 액세스 메모리(DRAM).
  2. 제1항에 있어서,
    상기 복수의 서브 어레이는 복수의 사용자 데이터 서브 어레이 및 적어도 하나의 코드 비트 서브 어레이로 구성되는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서,
    상기 코드 비트 발생기 회로는 적어도 하나의 코드 비트를 생성하고 상기 코드 비트를 N개 비트의 사용자 데이터에 부가하여 새로운 코드 비트를 형성하는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서,
    상기 에러 검출 및 보정 회로는 서브 어레이의 선택 신호에 근거하여 코드 데이터 중의 에러 비트를 검출 및 보정하는 것을 특징으로 하는 메모리.
  5. 코드 비트 발생기 회로를 사용하여 코드 비트를 생성하고, 상기 코드 비트를 N개 비트의 사용자 데이터에 부가하여 새로운 코드 비트를 형성하는 단계, 및
    내부 버스(internal bus)를 통하여 상기 코드 데이터를 복수의 서브 어레이에 배분하고, 각각의 사용자 어드레스에 기초하여 각각의 서브 어레이에 적어도 하나의 비트를 저장하되, 셀프 리프레시 동작 또는 사용자 판독(read)/기록(write) 동작중에서 각각의 서브 어레이에 대해 독자적으로 제어하는 단계를 포함하는 것을 특징으로 하는 데이터를 동적 랜덤 액세스 메모리에 저장하는 방법.
  6. 제5항에 있어서,
    상기 N개 비트의 사용자 데이터는 복수의 서브 어레이에 배분되는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 N개 비트의 사용자 데이터는 복수의 서브 어레이에 배분되는 것을 특징으로 하는 방법.
  8. 리프레시 동작을 위해 적어도 하나의 서브 어레이를 선택하고
    판독 동작을 위해 복수의 서브 어레이를 동시에 선택하는 것를 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리를 동시에 판독하고 리프레시하는 방법.
  9. 제8항에 있어서,
    상기 선택된 서브 어레이는 각각의 사용자 어드레스에 기초하여 적어도 하나의 코드 비트 데이터를 제공하고, 각각의 서브 어레이는 각각의 사용자 어드레스에 기초하여 적어도 하나의 비트를 제공하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    리프레시를 진행하는 서브 어레이의 어드레스 정보에 근거하여 에러 검출 및 보정 회로를 통해 코드 데이터를 보정할 수 있으며, 상기 리프레시를 진행하는 서브 어레이의 어드레스는 상기 코드 데이터 중의 에러 비트 위치를 명시하는 것을 특징으로 하는 방법.
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