CN106782633B - 动态随机存取存储器，储存数据及读取和刷新的方法 - Google Patents

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Abstract

动态随机存取存储器，储存数据及读取和刷新的方法。本发明揭示一种具有编码比特和自我刷新功能的动态随机存取存储器(DRAM)。在一个特定示范性实施例中，将至少一个编码比特附加到N个比特的用户数据中从而形成新的编码数据。用户数据储存在若干个用户数据子阵列上，编码比特储存在相应的编码比特子阵列上。基于每个用户指定的行地址和列地址，每个子阵列储存至少一个比特。在刷新操作或用户操作中独立地对每个子阵列进行控制。刷新操作一次只在若干个子阵列中的至少一个子阵列上进行，用户操作则在若干个子阵列的其他子阵列上进行。错误检测和纠正电路使用编码比特并根据进行刷新的子阵列的地址信息来检测错误并纠正比特错误。用户读取操作和内部刷新操作可以同时进行。

Description

动态随机存取存储器，储存数据及读取和刷新的方法
技术领域
本发明大体上涉及半导体存储器技术领域。更具体地，涉及存储器阵列结构(arrangement，布局)，以及动态随机存取存储器(DRAM)的刷新方法。
背景技术
动态随机存取存储器(DRAM)将数据储存在小的电容器元件上。由于小的电容器元件上的电荷以各种不同途径发生泄漏，存储器需要周期性地刷新单元(cell)电容器，并且因此不会是静态的。在自我刷新(self-refresh，自动刷新)操作期间，用户操作不能访问DRAM，用户操作需要等待直到刷新操作完成。因此刷新时间会影响存储器和系统的性能。随着DRAM向更高密度、更小特征尺寸的不断发展，刷新操作可能会花费更长时间。为减少刷新损失，传统的解决方法是使用比较器来检测用户地址和刷新地址冲突。如果用户操作和刷新操作发生在不同的存储器单元或不同的地址上，这两项操作可以同时进行。然而，如果这两项操作发生在完全一样的地址上，并且有地址冲突，则刷新操作必须中止，或者用户读取操作需要等待。在这种情况下，存储器的用户读取性能就降低了，而且在输入地址范围内，不能保证恒定的用户读取速率。
因此，需要没有读取地址冲突并且刷新对用户透明的动态随机存取存储器。
发明内容
本发明描述了在动态随机存取存储器的存储器单元中的一种数据储存方法，即通过将N个比特的用户数据分配到若干个子阵列。基于每个用户指定的行地址和列地址，每个子阵列储存至少一个比特数据。
该方法还包括将由编码比特发生器电路生成的至少一个编码比特附加到N个比特的用户数据，从而形成新的编码数据。该新的编码数据通过内部总线被分配到若干个用户子阵列以及至少一个编码比特子阵列。所述的储存用户数据的若干个子阵列为用户子阵列，所述的储存编码比特的子阵列为编码比特子阵列。用户读取/写入操作或自我刷新操作是基于单个子阵列进行的，使得至少一个子阵列执行自我刷新操作，同时其他子阵列在进行用户读取/写入操作。
依照本发明的其他方面，在若干个子阵列中，用户在进行读取操作期间，任何时候都可以从用户子阵列上读取N个比特的数据，剩余的进行刷新的子阵列是不可访问的。
依照本发明的另一方面，在一个读取操作的实施例中，进行刷新的子阵列储存至少一个比特的用户数据，该子阵列不可访问，并且可能会将未知比特发到内部数据总线，剩余的其他子阵列上的比特数据则能够被成功读取。本发明中的存储器还包括错误检测和纠正电路。当进行刷新的子阵列不可访问的时候，该电路可以产生错误比特。该错误比特来自于进行刷新的子阵列，这个比特会被转换(invert)，从而用户读出的数据是正确的。
依照此发明的其他方面，没有错误产生，因此用户读出的数据是正确的。
依照另一个实施例，该编码比特子阵列正在进行自我刷新操作，读出的N个比特数据来自于用户数据子阵列。因此，这N个比特数据是正确的用户数据。
依照此发明的其他方面，当子阵列进行读取操作时，自我刷新操作需要等待直到读取操作完成。在该场景中，用户读取操作的时机不会受到影响。
依照此发明的其他方面，用户写入操作会向存储器单元的N个用户子阵列提供N个比特的用户数据，编码比特发生器电路生成编码比特，并写入编码比特子阵列。
依照此发明的其他方面，用户写入操作的时间包括：从I/O板的延迟时间，地址解析，以及通过内部总线将数据从用户I/O传递到存储器单元内部子阵列的时间。因此，用户写入操作的时间周期比内部子阵列刷新或写入操作的时间长。对于当前处于刷新操作的子阵列，子阵列写入操作会延迟，等待直到刷新操作完成。
本发明揭示了一种解决DRAM自我刷新冲突，并且使数据对用户透明的方法。用户操作和刷新操作能独立地基于单个子阵列和单个比特进行控制。通过使用附加编码比特的方式，即使当有一个子阵列或一个比特不可读取的时候，存储器也能够立刻读取数据。
以上相当广泛地概述了该发明的特征和技术优点，目的是为了更好地理解以下对该发明的详细描述。关于本发明的更多特征和优点将在下文进行描述。本领域技术人员应理解，可将本发明用作修改或设计其他结构以执行与本发明相同目的的基础。本领域的技术人员还应理解的是，所说的同等类似的结构不偏离如在本文权利要求书中所阐述的本发明的教导。关于该发明的新特征、组织、操作方式，以及进一步的目标和优点，下文将结合附图进行阐述，使其更易被理解。然而应该明确说明的是，提供每个附图仅作为说明和描述的目的，而非旨在定义本发明的限制条件。
为了更全面地理解本发明的性质和优点，请参照下面的详细说明和附图。
附图说明
图1展示了依照本发明的一个实施例的DRAM和子阵列结构的示意框图。
图2展示了本发明的数据储存方法的框图，所述方法用于将数据分配到若干个子阵列，每个子阵列储存若干个比特中的一个比特。
图3展示了对于8个比特的用户数据采用偶数校验比特的几个示例的表格。
图4展示了当使用附加的编码比特时，DRAM读取操作的功能性示意框图。
图5展示了例示出用户读取操作和自我刷新操作同时进行的时序图。
具体实施方式
参照以下对示范性实施例的具体描述及附图，但应理解，本发明不限于此，这些具体描述不作为本发明的限制条件。
本文在此描述和说明了多个实施例。在一个方面，本发明描述了用于存储器(特别是用于DRAM)的用户数据储存方法，以提高存储器性能。而且，用户读取操作和内部自我刷新可以同时进行，以减少数据访问时间并提高性能。
参考图1，展示了依照本发明的一个实施例的DRAM(动态随机存取存储器)和子阵列结构的示意框图。在本示例中，存储器包括：存储器单元(bank)101、用户控制器102、自我刷新控制器103、解码器104、编码比特发生器105以及错误检测和纠正电路106。在存储器单元101中，有MUX 110组(例如MUX 110A、MUX 110B、MUX 110C和MUX 110D)，子阵列组120(例如120A、120B、120C和120D)以及内部总线130。
用户控制器102接收用户指令信号以生成子阵列的控制信号，并使若干个子阵列进行读取或写入操作。自我刷新控制器103接收芯片内部自我刷新信号以生成子阵列控制信号，并使至少一个特定子阵列进行刷新操作。
MUX 110A接收来自控制器102和103的控制信号，同时还接收来自解码器104的选择信号sel[0]。MUX 110A的输出控制子阵列120A。在一个示范性实施例中，如果sel[0]＝0，用户控制信号通过MUX 110A控制子阵列120A并使子阵列120A进行用户读取或写入操作；如果sel[0]＝1，自我刷新控制信号通过MUX 110A控制子阵列120A并使子阵列120A进行自我刷新操作。
存储器单元101中有N+1个子阵列。每个子阵列有其相应的MUX电路，并连接相应的控制信号。自我刷新控制器103进一步产生刷新地址以选择子阵列进行刷新操作。
解码器104接收来自刷新控制器103的子阵列刷新地址，并生成子阵列选择信号sel[N:0]。这些选择信号为独热码(one-hot-code)信号，至少一个子阵列被选择进行刷新操作，而其他子阵列被选择进行用户读取/写入操作。例如，对于9个子阵列的选择，如果sel[8:0]＝“000000001”，那么只选择了子阵列#0进行刷新操作，并且其他8个子阵列则进行用户操作。
在常规存储器单元设计中，N个比特的用户数据被写入到一个子阵列，并且其他子阵列处于闲置状态。
依照本发明实施例的一方面，基于每个用户地址，每个子阵列储存至少一个比特。N个比特的用户数据被分配到N个子阵列，每个子阵列分别储存一个比特。每个子阵列由多个字线和多个比特线构成。子阵列仅通过使用特定的行地址和列地址来访问。
依照本发明实施例的又一方面，存储器单元101中的N+1个子阵列中，有特定的子阵列用于储存编码比特，且其他子阵列为用户子阵列并且仅储存用户数据。
本发明的一个示范实施例中，120D为编码比特子阵列，该子阵列储存来自编码比特发生器105的编码比特。
编码比特发生器105接收自用户写入操作输入的N个比特的数据，并产生一个额外的编码比特。该编码比特储存在编码比特子阵列120D中。
原始的N个比特的用户数据和新的编码比特一起形成新的编码数据，并且该新的编码数据通过内部总线130被分配到N+1个子阵列，每个子阵列仅储存一个比特。总线130为存储器单元101内的N+1个比特的总线。总线130用于连接N+1个子阵列与编码比特和原始的N个比特的用户数据。
总线130还与错误检测和纠正电路106连接。电路106接收自存储器单元101内的N+1个子阵列输入的N+1个比特，并生成N个比特的数据供用户读取。电路106还使用刷新地址信息来识别哪个比特来自于进行刷新的子阵列。当这个子阵列正在进行刷新操作时，该进行刷新的子阵列上的比特可能不正确。电路106会检测在该读出的N+1个比特的数据中是否有错误。如果检测到有错误，这个正在刷新的比特就是不正确的，而且该比特将会被转换。如果没有检测到错误，这个正在刷新的比特就是正确的，并且该比特会保持不变。
在一个示范性实施例中，自我刷新操作和用户读取操作同时进行，用户的读取或写入操作或内部自我刷新操作是基于单个子阵列的，这样使得至少一个子阵列在进行刷新操作，而其他子阵列则由用户控制器控制进行读取或写入操作。
依照本发明示范性实施例的一方面，用户可以在用户读取操作期间从N个子阵列上读取N个比特的数据，这N个子阵列通过来自MUX 110组的控制信号进行用户读取操作。余下的在进行刷新操作的子阵列是不可读取的。尽管该进行刷新的子阵列是不可读取的，内部总线130仍与该进行刷新的子阵列连接，并向电路106提供一个比特。从其他子阵列成功地读取出其他N个比特。
依照本发明示范性实施例的另一方面，电路106基于N+1个比特的输入检测错误，并且电路106还接收进行刷新的子阵列的地址。这个错误比特来自于进行刷新的子阵列，然后该特定的比特将被转换成正确的比特。
依照本发明示范性实施例的其他方面，电路106没有检测到错误，则所有的比特数据都是正确的。
依照本发明示范性实施例的另一方面，编码比特子阵列120D正在进行刷新操作，并且用户可以读取若干个用户子阵列上的N个比特的数据。该N个比特的数据为用户数据。因此，不需要转换进行刷新的比特。
依照本发明示范性实施例的其他方面，当子阵列正在进行读取操作时，自我刷新操作需要等待，直到读取操作完成后才能进行。在本场景中，用户读取操作的时序(timing)不受影响。
依照本发明示范性实施例的其他方面，用户写入操作的时间包括：从I/O板的延时、地址解析以及从I/O到内部子阵列的总线传输(routing，路线)。用户写入操作的时间周期比内部子阵列的刷新或写入操作的时间周期要长。
依照本发明示范性实施例的一方面，用户写入操作提供N个比特的用户数据至存储器单元的用户子阵列，并且编码比特发生器电路生成编码比特并将编码比特写入编码比特子阵列。对于当前处于刷新操作的子阵列，对该子阵列的写入操作会延迟，直到刷新操作完成才能进行。
参考图2，展示了多个子阵列以及它们在存储器单元内部的连接的详细的示意性框图。每个子阵列由若干个字线和若干个比特线形成。常规设计中，基于每个用户地址，单个子阵列读取N个比特数据。在本发明中，基于每个用户地址，若干个子阵列读取N个比特数据。在存储器单元中，每个子阵列共享相同的行和列。
参考图3，表格展示了偶数校验的编码比特的示例。该表格有三个8比特偶数校验情况的示例。校验比特与8比特的数据形成新的9比特的数据。在示例的偶数校验情况中，新的9比特的数据中的“1”比特的数量是偶数。在该图中，示例1有六个“1”，示例2有四个“1”比特，且示例3有两个“1”比特。它们都满足偶数校验准则。如果其中一个比特正在进行刷新操作，那么读出的比特可能不正确，并且因此会产生错误。应被理解的是，该实施例中的校验比特只是编码比特的一种示例，校验比特可以是其他各种功能性等同的编码比特，具有基于每个用户地址的错误比特识别以确认哪个比特是错误的。编码比特功能性对应于如由本发明的随附权利要求限定的特征。也可以使用其他不偏离本发明的特点和范围的编码比特算法。
参考图4，展示了用户读取操作时DRAM的功能。在块401处，DRAM接收来自用户的读取操作指令。图1中的用户控制器102开始生成用户控制信号，并且N个子阵列将进行读取操作。根据依据图2中的用户输入的行地址和列地址，N个比特的数据将被读取。
同时，一个子阵列正在进行刷新操作，并且输出的比特可能是不正确的。在块402处，检查是否有编码数据错误。如果没有检测到错误，则用户子阵列可以直接输出N个比特的数据，如403所示；如果检测到错误，这说明进行刷新的子阵列读出的比特是不正确的，并且需要进行转换，同时其他N个比特的数据保持不变。转换之后，新的编码数据就是正确的数据，如404所示。该N个比特的数据来自于图1中指定为用户子阵列的N个用户子阵列。
参考图5，展示了读取操作和刷新操作同时进行的时序图。在t1时刻，用户读取操作和内部自我刷新操作同时开始。读取操作在N个子阵列进行，同时刷新操作在剩余的子阵列上进行。通过上述的错误检测和纠正方法，该N个比特的用户数据可以被读出。
在另一个实施例中，在自我刷新操作后收到用户指令。在t2时刻，一个子阵列进行自我刷新，而其他N个子阵列处于闲置状态。在t3时刻，用户下达(issue)读取操作的指令。常规设计中，刷新操作需要停止，或者读取操作需要等待，或者需要增加额外的内部电路来检测刷新地址和读取地址的冲突。在本发明中，读取操作在当用户下达读取指令后立即开始，N个子阵列开始进行读取操作。
通过上述错误检测和纠正的方法，即使在一个子阵列在进行刷新操作时，N个比特的用户数据仍然可以被读出。
应当理解的是，本文所描述的发明构思还可以适用于以不同数量的子阵列组织的存储器电路。
提供对本发明的以上描述使得本领域的熟练技术人员能够进行或使用本发明。对本发明的各种修改对本领域技术人员将是显而易见的，应该理解，对上面所描述的实施例所作的变化不会脱离本发明的主旨，且本文所界定的一般原理可应用于其他各种变形，而不脱离本发明主旨或范围。因此，本发明并非旨在限定于本文所述的这些实施例和设计，而是符合与本发明公开的原理和新颖特征相一致的最广范围。

Claims (4)

1.一种动态随机存取存储器(DRAM)，其特征在于，包括：
a)存储器单元，其具有若干个子阵列，用于存储N个比特的用户数据，所述N个比特的用户数据被分配到若干个子阵列；
b)编码比特发生器电路，其生成一个编码比特以附加到N个比特的用户数据，以形成新的N+1个比特的编码数据；
c)冲突比特检测和纠正电路，用于检测并转换所述N+1个比特的编码数据中的冲突比特；
d)自我刷新控制器，生成自我刷新控制信号；
e)用户控制器，生成用户控制信号；
f)解码器，其接收来自所述自我刷新控制器的子阵列刷新地址并生成刷新子阵列的子阵列选择信号，所述子阵列选择信号为独热码信号，通过所述子阵列选择信号选择的子阵列只能够用于刷新操作而不能够用于读取操作；
g)MUX，用来接收来自所述用户控制器的所述用户控制信号、来自所述自我刷新控制器的所述自我刷新控制信号以及来自所述解码器的所述子阵列选择信号；
每个所述子阵列具有相应的所述MUX，并连接相应的所述用户控制信号、所述自我刷新控制信号和所述子阵列选择信号，
所述存储器单元的MUX能够接收来自所述自我刷新控制器的所述自我刷新控制信号和所述解码器的子阵列选择信号，并基于此来对被选中的子阵列进行刷新，从而能够使用户读取操作和刷新操作同时并且独立进行。
2.根据权利要求1所述的存储器，其中，所述若干个子阵列由N个用户数据子阵列和一个编码比特子阵列组成。
3.一种能够使DRAM的读取和刷新同时进行的方法，
该方法用于权利要求1所述的动态随机存取存储器(DRAM)，
所述方法包括：
通过所述解码器接收来自所述自我刷新控制器的所述子阵列刷新地址并生成所述子阵列选择信号，所述子阵列选择信号为独热码信号，
通过所述MUX接收来自所述解码器的所述子阵列选择信号，用于选择一个子阵列只能够用于刷新操作而不能够用于读取操作，同时其他子阵列用于读取操作，
通过所述用户控制器接收用户指令信号以生成所述子阵列的用户控制信号，用于使所述其他子阵列进行读取操作，
通过所述自我刷新控制器接收自我刷新信号，生成自我刷新控制信号，用于使被选中的所述一个子阵列进行刷新操作，
通过所述MUX接收来自所述用户控制器的所述用户控制信号和来自所述自我刷新控制器的所述自我刷新控制信号，基于接收的所述子阵列选择信号，使用户读取操作和刷新操作能够同时且独立地对每个子阵列进行控制。
4.一种在电子系统中使用能够进行自我刷新操作的DRAM的方法，
该方法用于权利要求1所述的动态随机存取存储器，
所述DRAM在用户下达读取指令时，能够同时使用存储器内部电路来控制自我刷新操作，而没有来自内部自我刷新操作的时间延迟和冲突，其中包括：
使用所述编码比特发生器电路生成一个编码比特，并附加到N个比特的用户数据以形成新的N+1个比特的编码数据，
通过所述解码器接收来自所述自我刷新控制器的所述子阵列刷新地址并生成所述子阵列选择信号，所述子阵列选择信号为独热码信号，
通过所述MUX接收来自所述解码器的所述子阵列选择信号，用于选择一个子阵列只能够用于刷新操作而不能够用于读取操作，同时其他子阵列用于读取操作，
通过所述用户控制器接收用户指令信号以生成所述子阵列的所述用户控制信号，用于使所述其他子阵列进行读取操作，
通过所述自我刷新控制器接收自我刷新信号，生成自我刷新控制信号，用于使被选中的所述一个子阵列进行刷新操作，
通过所述MUX接收来自所述用户控制器的所述用户控制信号和来自所述自我刷新控制器的所述自我刷新控制信号，基于接收的所述子阵列选择信号，使用户读取操作和刷新操作能够同时且独立地对每个子阵列进行控制，当根据所述子阵列选择信号对被选中的所述一个子阵列进行刷新时，通过冲突比特检测和纠正电路来采用偶数校验检测所述N+1个比特的编码数据中的冲突比特并转换所述N+1个比特的编码数据中的冲突比特。
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