KR20110018947A - 전기 회로, 방법 및 동적 랜덤 액세스 메모리 - Google Patents

전기 회로, 방법 및 동적 랜덤 액세스 메모리 Download PDF

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KR20110018947A
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로엘로프 헤르만 빌렘 솔터스
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엔엑스피 비 브이
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Abstract

복수의 메모리 셀을 포함하는 동적 랜덤 액세스 메모리(DRAM)와, 데이터 버스를 통해 상기 동적 랜덤 액세스 메모리에 접속된 연관 장치와, 메모리 셀 리프레시 수단을 포함하며, 메모리 셀 리프레시 수단의 지원에 의해 메모리 셀에 저장된 데이터를 리프레시하도록 리프레시 액세스가 채용되고, 데이터 버스를 통해 상기 연관 장치와 메모리 셀 사이에서 데이터를 교환하도록 데이터 액세스가 채용되고, 데이터 액세스가 판독 액세스 또는 기록 액세스를 포함하는 전기 회로가 제공된다. 회로는 주어진 메모리 셀에 대해, 셀에 대한 제 1 유형의 요청된 액세스-제 1 유형은 데이터 액세스와 리프레시 액세스 중 하나임-와 셀에 대한 제 2 유형의 진행 중인 액세스-제 2 유형은 데이터 액세스와 리프레시 액세스 중 다른 하나임- 사이의 충돌을 검출하고 통신하는 충돌 체크 수단을 포함한다.

Description

전기 회로, 방법 및 동적 랜덤 액세스 메모리{ELECTRICAL CIRCUIT COMPRISING A DYNAMIC RANDOM ACCESS MEMORY (DRAM) WITH CONCURRENT REFRESH AND READ OR WRITE, AND METHOD TO PERFORM CONCURRENT REFRESH AND READ OR WRITE IN SUCH A MEMORY}
본 발명은 휘발성 메모리 장치의 분야에 관한 것으로서, 특히 DRAM(DYNAMIC RANDOM ACCESS MEMORY)에 관한 것이다. 보다 구체적으로, 본 발명은 메모리를 리프레시하는 리프레시 수단을 갖는 DRAM에 관한 것이다. 특히, 본 발명은
복수의 메모리 셀을 포함하는 동적 랜덤 액세스 메모리(DRAM)와,
데이터 버스를 통해 상기 동적 랜덤 액세스 메모리에 접속된 연관 장치와,
메모리 셀 리프레시 수단을 포함하며,
상기 메모리 셀 리프레시 수단의 지원에 의해 메모리 셀에 저장된 데이터를 리프레시하도록 리프레시 액세스가 채용되고,
상기 데이터 버스를 통해 상기 연관 장치와 메모리 셀 사이에서 데이터를 교환하도록 데이터 액세스가 채용되고, 상기 데이터 액세스는 판독 액세스 또는 기록 액세스를 포함하는
전기 회로에 관한 것이다.
DRAM은 휘발성 메모리의 유형이다. 이것은 메모리가 전력 오프될 때, 이러한 메모리의 메모리 셀이 정보를 저장하도록 캐패시터를 활용하므로, DRAM에 저장된 정보가 신속하게 소명되고 손실될 것임을 의미한다. 정보의 비트(0 또는 1)를 나타내는 캐패시터가 충전되거나 충전되지 않을 수 있다. 충전된 캐패시터는 본질적으로 전하를 누설하므로, 이러한 DRAM의 충전된 캐패시터는 캐패시터로부터 너무 많은 전하가 누설되기 이전에 재충전되어야 하는 한편, 충전된 캐패시터와 충전되지 않은 캐패시터 간에 명확하게 구분하는 것이 불가능할 것이므로, 메모리에 저장된 정보가 손실될 것임을 의미한다. 메모리 셀의 충전된 캐패시터를 시기 적절하게 재충전할 것을 필요로 하는 것이 이 원리이다. 캐패시터를 시기 적절하게 재충전하도록 선택될 수 있는 다수의 동작 모드가 존재한다. 재충전은, 예를 들어, 블록 단위로 행해질 수 있으며, 이는 2 이상의 메모리 셀("블록")을 포함하는 DRAM 일부분의 메모리 셀의 캐패시터가 특정의 순서로 재충전되거나, 또는 하나의 동작에서 전체 메모리의 메모리 셀의 모든 캐패시터를 재충전함으로써 재충전되는 것을 의미한다. 충전된 메모리 셀의 재충전은 리프레싱으로서 또한 알려져 있다. 그 속성에 의해, 리프레시 동작 또는 리프레싱 사이클은 진행 중인 프로시쥬어이다. 메모리의 모든 메모리 셀은 반복적으로 시기 적절하게 리프레시되어야 한다.
실제로, 메모리 데이터는 판독 또는 기록 동작을 통해 액세스된다. 판독 동작 동안, 메모리 내의 정보가 메모리로부터 판독되고, 기록 동작 동안, 정보는 메모리에 저장된다. 판독, 기록 및 리프레시 동작은 일반적으로 제어기에 의해 관리된다. 주어진 메모리 셀에 대해 리프레시 동작 및 판독/기록 동작을 동시에 수행하는 것이 불가능하므로, 이들 주어진 메모리 셀로부터 또는 주어진 메모리 셀로의 판독/기록 동작을 보류하면서 이들 메모리 셀의 주기적인 리프레시를 수행할 것이다. 이것은 리프레시 사이클이 진행 중인 한 리프레시되어야 하는 메모리 셀에 대한 모든 판독/기록 동작이 보류됨(소위 중단 리프레시 사이클)을 의미한다. 한편, 슬립 모드에서, DRAM이 판독/기록 액세스되지 않을 때, 리프레싱은 인터럽트되어서는 안 된다. 필요한 리프레시 동작으로 인해 판독/기록 트래픽은 규칙적으로 인터럽트되어야 하므로, 이것은 메모리의 이용 가능한 (대역폭)을 크게 감소시킨다. 이것은 큰 단점을 갖는다.
DRAM 내에서 메모리 셀의 수가 증가하고 있다. 메모리의 전력 소모에 대해 제한이 있다는 사실로 인해, 임의의 하나의 리프레시 사이클에서 리프레시될 수 있는 메모리 셀의 수에 대해 제한이 존재한다. 이에 이어서, 2개의 리프레시들 사이의 시간은 물리량, 즉, 메모리 셀의 상기 캐패시터의 누설 전류에 의해 정해지므로, 메모리 셀의 2개의 리프레시들 간의 시간은 증가하지 않는다. 편의상, 이용 가능한 시간의 상당한 퍼센티지의 부분이 리프레시 동작으로 인해 소비될 것이며, 그 동안 리프레시되어야 하는 메모리 셀에 대한 모든 판독 또는 기록 동작을 지연시켜야 한다.
추가의 단점은 2 이상의 DRAM을 갖는 시스템에서, 모든 메모리가 "최악의 경우" 시나리오에 따라 외부 제어 하에 리프레시되어야 한다는 것이다. 이것은 하나의 DRAM의 메모리 셀의 캐패시터가 너무 많은 전하를 누설하여 신뢰 불가능해지기 전에 모든 메모리가 리프레시될 것임을 의미한다. 메모리 셀의 캐패시터의 전하 누설은, 예를 들어, 메모리의 실제의 온도에 따라 기하급수적으로 될 것이다. DRAM의 온도가 높아질수록, 충전된 캐패시터의 전하가 보다 빨리 누설될 것이다. 메모리 셀의 캐패시터에서 너무 많은 전하가 손실되기 이전에 리프레시가 발생하는 것을 보장하도록 사양이 정해지므로, "최악의 경우의" 시나리오, 즉, DRAM 중 하나의 가능한 최고 온도로 인해 DRAM의 충전된 메모리 셀이 그 전하를 상실할 수 있는 시나리오에 따르면, 시스템 내의 다수의 DRAM의 실제 온도는 낮아질 수 있으므로, 이들 모두에 대해 필요하지 않을 시점에 모든 DRAM이 리프레시될 것이다. 이것은 시간 중 상당한 퍼센티지의 부분이 리프레싱에 소모되므로, 그 시간 동안 리프레시되는 메모리 셀로부터 또는 메모리 셀로의 판독 또는 기록 동작을 보류해야 할 것임을 의미한다.
본 발명의 목적은 상기 기술한 단점을 극복하기 위한 것이다.
특히, 본 발명의 목적은 판독 또는 기록 동작에 대해 DRAM이 이용 가능한 시간의 프로세싱을 증대시키기 위한 것이다.
또한, 본 발명의 장점은 몇 개의 DRAM을 갖는 시스템에서, 각각의 DRAM이 온도와 같은 그 자신의 특성에 따라 리프레시될 수 있다는 것이다
이들 및 다른 목적은 전기 회로로 달성되며, 전기 회로는
복수의 메모리 셀을 포함하는 동적 랜덤 액세스 메모리(DRAM)와,
데이터 버스를 통해 상기 동적 랜덤 액세스 메모리에 접속된 연관 장치와,
메모리 셀 리프레시 수단과,
주어진 메모리 셀에 대해, 상기 셀에 대한 제 1 유형의 요청된 액세스-상기 제 1 유형은 데이터 액세스와 리프레시 액세스 중 하나임-와 상기 셀에 대한 제 2 유형의 진행 중인 액세스-상기 제 2 유형은 데이터 액세스와 리프레시 액세스 중 다른 하나임- 사이의 충돌을 검출하고 통신하는 충돌 체크 수단을 포함하며,
상기 메모리 셀 리프레시 수단의 지원에 의해 메모리 셀에 저장된 데이터를 리프레시하도록 리프레시 액세스가 채용되고, 상기 데이터 액세스는 판독 액세스 또는 기록 액세스를 포함하며,
상기 데이터 버스를 통해 상기 연관 장치와 메모리 셀 사이에서 데이터를 교환하도록 데이터 액세스가 채용된다.
충돌 체크 수단에 의해 충돌이 검출될 때, 이들은 리프레싱 동작에 대해 메모리 셀이 이미 액세스되는 경우 주어진 메모리 셀에 대해 요청된 판독 또는 기록 액세스를 지연시키거나, 또는 판독 또는 기록 동작에 대해 메모리 셀이 이미 액세스되는 경우 주어진 메모리 셀에 대해 요청된 리프레시 액세스를 지연시키도록 사용될 수 있는 충돌 신호를 통신할 것이다.
본 발명은 DRAM에서, 리프레싱 및 판독 또는 기록 동작이 특정의 충돌 체크 아키텍처의 지원과 동시에 수행될 수 있다는 견지에 근거한다. 이것은 DRAM의 중단 리프레시 사이클 동안 리프레시될 메모리 셀에 대해 모든 판독 또는 기록 액세스를 보류해야 하는 상황이 더 이상 필요하지 않음을 의미한다. 따라서, 리프레시 동작에 대해 손실된 상대적으로 많은 양의 대역폭이 더 이상 요구되지 않을 것이다.
DRAM에 대한 판독/기록 및 리프레시 액세스의 동시적인 수행은 DRAM 자체에 대해 리프레싱이 내부적으로 제어될 수 있고, 예를 들어, 베어기의 외부 제어는 더 이상 요구되지 않음을 또한 의미한다. 내부 리프레싱 모드는 슬립 모드에서 DRAM에 대해 이미 알려져 있으나, 판독 또는 기록 동작이 수행되는 통상 동적 모드에서, 내부 동작의 사용은 당 분야에서 신규한 것이다.
DRAM 중 하나에 대해 최악의 경우의 시나리오에 따라 시스템 내의 모든 DRAM을 시기 적절하게 리프레시하도록 도시된 "최악의 경우"사양과는 달리, 본 발명은 해당 특정의 DRAM에 대해 적절한 레이트에서 시스템 내의 각각의 개별적인 DRAM이 그 리프레시를 행할 수 있는 상황을 허용한다. 이것은 또한 전체적으로 DRAM의 보다 적은 리프레시가 필요함에 따라, 2 이상의 DRAM을 포함하는 시스템의 성능에 대해 리프레싱의 영향 뿐만 아니라, 이러한 시스템에서의 리프레시를 위해 소모된 전력을 최소화한다.
본 발명의 실시예에서, 상기 충돌 체크 수단은,
상기 메모리 셀에 대한 제 1 유형의 상기 요청된 액세스와 동시에 출력 상태 플래그를 전송하는 페티션(petition) 수단과,
상기 메모리 셀에 대해, 제 1 유형의 상기 요청된 액세스가 제 2 유형의 상기 진행 중인 액세스와 충돌하는지를 판정하는 판정 수단과,
제 1 유형의 상기 요청된 액세스가 상기 판정 수단에 의해 허용되는지를 표시하는 리턴(return) 상태 플래그를 상기 페티션 수단에 리턴하는, 표시 수단을 포함한다.
이러한 일 실시예에서, 상기 충돌 체크 수단은 CRC(cyclic Redundancy Check) 수단을 포함한다. 당 분야에서 통상의 지식을 가진 자라면 CRC의 개념과 적용에 친숙할 것이나, 완전성을 위해, 예를 들어, http://en.wikipedia.org/wiki/cyclic_redundancy_check 및 http://www.ross.net/crc/에 대해 참조가 행해지며 이로부터 이 주제에 대해 보다 많은 정보가 획득될 수 있다. 본 발명의 이 특정한 실시예는 DRAM과 연관 장치 사이의 데이터 전송에 CRC 보호가 이미 포함되는 경우, 통신된 충돌이 CRC 에러 신호일 수 있다는 장점을 갖는다. 특정의 요청된 판독 또는 기록 액세스가 메모리의 주어진 메모리 셀에 대해 진행 중인 리프레시 액세스와 충돌하는 경우, 순환 리던던시 에러 신호는 단지 마치 데이터 전송 시에 에러가 존재하는 것처럼 통신된다. 실패된 판독 또는 기록 액세스는 단지 마치 데이터 전송 시의 에러가 발생했던 것처럼 재송출될 수 있다.
본 발명의 다른 실시예에서, 상기 충돌 체크 수단은 패리티 비트와 체크섬을 포함하는 그룹으로부터 선택된 표시자의 사용을 활용한다.
본 발명에 따른 전기 회로의 다른 실시예는,
상기 동적 랜덤 액세스 메모리가 복수의 접속 핀을 갖는 하우징 내에 위치하고, 상기 접속 핀의 적어도 일부는 상기 동적 랜덤 액세스 메모리가 적어도 상기 연관 장치에 전기적으로 접속될 수 있도록 기능하며,
상기 충돌 체크 수단이 검출된 충돌의 경우에 상기 접속 핀 중 적어도 하나에 전기 신호를 제공하는 신호 수단을 포함한다.
이 시나리오에서, 주어진 메모리 셀에 대해 요청된 액세스와 진행 중인 액세스 사이의 검출된 충돌은 DRAM 접속 핀 중 (적어도) 하나를 통해 통신될 수 있으며, 이는 "비지 핀(busy pin)"의 역할을 담당한다. 예를 들어, 상기 전기 신호는, 예를 들어, 상기 연관 장치에 의해 검출되고 인터럽트되는 전압 신호일 수 있다.
본 발명은 또한 리프레싱 회로를 갖는 동적 랜덤 액세스 메모리의 판독 또는 기록과 동시에 리프레싱을 수행하는 방법으로서, 이 방법은
주어진 메모리 셀에 대해 판독 또는 기록 액세스 및 리프레시 액세스 사이에 충돌이 존재하는지를 검출하는 단계와,
충돌이 존재하는 경우 에러 신호를 통신하는 단계와,
상기 셀에 대해 진행 중인 리프레시 액세스 동안 판독 또는 기록 액세스에 의해 상기 충돌이 야기되는 경우 상기 셀에 대해 상기 판독 또는 기록 액세스를 재송출하는 단계와,
상기 셀에 대해 진행 중인 판독 또는 기록 액세스 동안 리프레시 액세스에 의해 상기 충돌이 야기되는 경우 상기 셀에 대해 상기 리프레시 액세스를 지연시키는 단계를 포함한다.
본 발명은 또한 본 발명의 전기 회로에서 사용하기에 적합한 동적 랜덤 액세스 메모리(DRAM)을 포함한다.
본 발명의 이들 및 다른 측면은 이후 기술된 실시예(들)로부터 명백해질 것이며 실시예(들)를 참조하여 설명될 것이다.
후술하는 설명에서, 본 발명은 첨부 도면을 참조하여 실시예의 예로서 기술될 것이며, 도면에서
도 1은 종래 기술의 DRAM 및 이와 통신하는 연관된 장치의 개략적인 도면이고,
도 2는 본 발명의 일 실시예의 개략적인 도면이다.
도면에서, 유사한 참조 부호는 유사한 특지을 표시하도록 사용된다.
도 1을 참조하면, 복수의 메모리 셀을 포함하는 종래 기술의 DRAM(1)이 도시된다. 각각의 메모리 셀은 메모리에 저장될 수 있는 정보의 1 비트를 나타낸다. 현재 DRAM(1)은 전형적으로 512 Mbit 또는 1 Gbit의 크기를 갖는다. 예로는 삼성(일련 번호 K4T56083QF-GD5)에 의해 제조된 DDR2 표준에 따른 상업적으로 입수 가능한 512 Nbit DRAM, 및 삼성(일련 번호 K4B1G0846C)에 의해 또한 제조된 DDR3 표준에 따른 1 Gbit DRAM이 있다. 4 Gbit의 메모리 크기를 갖는 DRAM이 현재 개발되고 있으나, 현재, 이들 DRAM은 상업적으로 입수 가능하지 않다. 향후에, 16 Gbit의 DRAM에 대한 표준화는 설계자가 이러한 크기의 DRAM을 설계할 때 예상되는 것을 알도록, 이미 계획되어 왔다. DRAM(1)은 메모리 셀 리프레시 수단(2)을 또한 포함한다. 메모리가 슬립 모드에 있을 때, 즉, DRAM(1)의 메모리 셀로부터의 판독 동작 및 메모리 셀로의 기록 동작이 존재하지 않을 때, 리프레시 수단(2)은 메모리 셀의 자동화된 주기적 리프레시를 담당한다. 메모리가 슬립 모드에 있지 않을 때, 즉, 메모리가 주어진 메모리 셀로부터 정보를 판독하거나 또는 주어진 메모리 셀에 정보를 기록하도록 사용될 때, 리프레시 수단(2) 및 주어진 메모리 셀에 대한 판독 또는 기록은 외부 제어 하에 행해질 것이다(메모리 셀을 리프레싱하는 것은 시기 적절하게 발생하고 몇몇 프로토콜에 따름). 하나의 가능성은 전체 메모리, 즉, DRAM의 모든 메모리 셀을 하나의 동작으로 리프레시하는 것이며, 그 동안 메모리에 대한 모든 가능한 판독 또는 기록 액세스가 보류된다. 다른 하나의 가능성은 2 이상의 메모리 셀("블록")을 포함하는 메모리의 일부분을 블록 단위로 특정의 순서대로 리프레시하는 것이며, 주어진 블록의 메모리 셀의 리프레싱 동안, 블록의 메모리 셀에 대한 모든 잠재적인 판독 또는 기록 액세스가 보류된다. 현재, DRAM(1)의 모든 메모리 셀은 적어도 256ms마다 적어도 한번 리프레시되는 것이 필수적인 것으로 간주된다. 하나의 리프레시 사이클 동안 리프레시될 비트 수에 따라 리프레싱이 규칙적인 간격으로 발생하다고 가정하면, 이것은, 예를 들어, 3.9㎲, 7.8㎲ 또는 15.6㎲마다의 리프레시 레이트를 초래한다. 리프레싱 수단은 일반적으로 리프레시되어야 하는 비트마다 증폭기를 필요로 한다. 이것은, 예를 들어, 16,000개의 메모리 셀의 메모리 셀의 블록 또는 "뱅크"가 리프레시되어야 할 때, 16,000개의 증폭기가 동시에 요구됨을 의미한다. 이것은 시스템의 에너지 소보에 큰 영향을 갖는다. 이것은 채용된 전원이 이러한 부하를 대처할 수 없다 허더라도, 그 경우에 보다 넓은 전원선 또는 보다 많은 전원 핀이 필요할 수도 있다. 이로 인해, 시스템에 잡음이 또한 도입될 수 있고, 이는 매우 바람직하지 않다. 이것은 현재의 표준이 하나의 리프레시 사이클 동안 너무 많지 않은 메모리 셀을 리프레시하지 않는 것을 선호하는 이유이다.
DRAM은 데이터 버스(3)와 커맨드 및 제어 버스(4)를 통해 연관 장치(5)에 접속된다. 연관 장치(5)는 제어기이지만, 원리적으로는 프로세서 칩, ASIC 칩과 같은 임의의 적절한 장치일 수 있다. 주어진 메모리 셀에 대해 리프레시 및 판독 또는 기록 액세스를 관리하는 것은 종래 기술의 제어기이며, 메모리 자체는 이에 있어 어떠한 부분도 취하지 않는다. 제어기는 주기적인 리프레시 동작에 대해 타임 슬롯을 예비함으로써 리소스를 할당한다. 이러한 타임 슬롯 동안, 메모리의 부분(또는 전체)의 메모리 셀이 리프레시되며, 그 활동 동안, 앞서 기술된 바와 같이, 제어기는 리프레시되는 주어진 메모리 셀에 대한 모든 판독 또는 기록 액세스를 정지한다. 타임 슬롯이 종료한 경우에만 이들 메모리 셀에 대한 판독 기록 액세스가 재차 허용된다. 데이터 버스(3)는 메모리(1)로부터 판독된 데이터를 연관 장치(5)에 전송하고, 메모리(1)에 기록될 데이터를 장치(5)로부터 메모리(1)에 전송하도록 사용된다. 데이터 버스(3)의 폭은 현재 4, 8, 16 비트 그리고 때때로 32 비트이다. 커맨드 및 제어 버스(4)는, 예를 들어, 커맨드, 어드레스 교환 및 클럭 신호의 전송을 위해 사용될 수 있다. 도 1은 또한 DRAM 상에서의 2개의 핀(6, 7) 및 연관 장치(5)를 각각 도시한다. 물론 DRAM 및 제어기는 보다 만흔 핀을 가지지만, 도 1에서는 단지 이들 2개만이 도시되어 있다. 현재의 DRAM은, 예를 들어, 60개의 핀(예를 들어, DDR2 DRAM4, JEDEC package MO207-DJ-z)을 갖는다.
도 2에서, 본 발명의 실시예가 도시된다. 또한 데이터 버스(3)와 커맨드 및 제어 버스(4)를 통해 연관 장치(5)에 접속된 리프레시 회로(2)를 갖는 DRAM(1)이 도시된다. 또한, 단지 예시를 위해, 단지 2개의 핀(6, 7)이 도시된다. 본 발명의 DRAM(1)은 충돌 체크 수단(8)을 포함한다. 이들 충돌 체크 수단(8)은 DRAM(1)의 주어진 메모리 셀에 대해 판독 또는 기록 액세스와 리프레시 액세스 사이의 충돌을 검출하고 통신한다. 메모리 셀의 판독 또는 기록이 메모리 셀의 리프레싱과 동시에 발생할 수 있도록 하는 것은 이들 충돌 체크 수단(8)이다. 충돌이 검출되고 통신되면, 진행 중인 리프레시 액세스 동안 판독 또는 기록 액세스에 의해 충돌이 야기되는 경우 판독 또는 기록 액세스가 연관 장치(5)에 의해 재송출될 수 있고, 진행 중인 판독 또는 기록 액세스 동안 리프레시 액세스에 의해 충돌이 야기되는 리프레시 액세스가 지연될 수 있다. 리프레시의 이 지연은 DRAM(1)의 리프레시 회로에 의해 행해질 수 있거나 또는 당 분야에서 통상의 지식을 가진 자에게 알려진 특수 지연 회로로 사용이 행해질 수 있다. 제어기에 의해 지시된 타임 슬롯이 존재하지 않으며, 여기서 모든 판독 또는 기록 액세스는 리프레시되는 메모리 셀에 대해 보류된다. 그 대신에, 리프레싱은 이제 진행 중인 프로세스일 수 있다. DRAM(1)의 충돌 체크 수단(8)은 상이한 액세스들 간의 충돌을 검출하기 위한 임의의 회로일 수 있다. 회로는, 예를 들어, 액세스의 어드레스를 비교하기 위한 알려진 비교 회로일 수 있다. 제어기는 판독 또는 기록 액세스와 리프레시 액세스 사이의 충돌의 리프레싱 및 처리를 더 이상 제어할 필요가 없으므로, 연관 장치(5)는 종래 기술의 제어기보다 덜 복합하게 이루어질 수 있다.
본 발명에 따르면, 도 2의 충돌 체크 수단(8)은 CRC(cyclic Redundancy Check) 수단(9)을 포함한다. DRAM(1)과 그와 통신하는 제어기와 같은 연관 장치(5) 사이의 고속 인터페이스가 점점 증가하므로, 전송된 데이터의 보다 많은 전송 에러가 발생할 가능성이 높아진다. 이들 에러를 검출할 수 있도록 하기 위해, CRC(또는 패리티 비트/체크섬)는 DRAM(1)과 상기 연관 장치(5) 사이의 데이터 전송에 포함될 수 있다. 현재, 표준화 바디 JEDEC(JEDEC Solid State Technology Association)는 차세대의 DRAM(즉 DDR4)에 관련된 새로운 표준화를 기술하고 있다. DDR4에서, CRC 보호는 이 데이터 내의 전송 에러를 검출하도록 데이터에 포함될 것으로 예상된다. 본 발명에 따르면, 상술한 충돌 체크 수단(8)은 이 CRC의 존재를 활용할 수 있고, 상술한 에러 신호는 CRC 에러 신호일 수 있다. 도 2는 연관 장치(5)가 데이터에 CRC가 포함될 수 있는 CRC 수단(9')을 또한 갖는 것을 도시한다. 이것은 CRC 에러 신호가 이와 같이 인식될 수 있도록 한다.
본 발명의 다른 실시예에서, 충돌 체크 수단(8)은 하나 이상의 핀(6, 7)을 포함한다. 주어진 메모리 셀에 대해 판독 또는 기록 액세스와 리프레시 액세스 사이의 충돌의 검출은 하나 이상의 핀(6, 7)을 통해 통신될 수 있다. 이러한 핀의 예는 비지 핀일 수 있다. 이들 핀(6, 7)은 신호선을 통해 접속될 수 있다.
본 발명의 메모리, 방법 및 장치의 바람직한 실시예가 첨부 도면에 도시되고 전술한 상세한 설명에서 기술되었으나, 본 발명은 개시된 실시예로 제한되지 않으며, 후술하는 특허 청구 범위에 의해 개시되고 정의된 바와 같이 본 발명의 사상으로부터 벗어나지 않고 다양한 재배치, 수정 및 대체가 가능하다는 것을 이해할 것이다. 당 분야에서 통상의 지식을 가진 자라면, 예를 들어, 본 명세서에서 기술된 커맨드 및 제어 버스(4)가 상기 기술된 바와 같은 정보 및 신호 이외의 다른 정보 및 신호를 또한 교환할 수 있음을 이해할 것이다. 본 발명은 내부 충돌 회로(9)를 갖는 메모리(1)로 또한 제한되지 않으며, 충돌 체크 수단(8)은 다른 장치의 외부 또는 일부분일 수 있다. 충돌 체크 수단(8)은 (한 유형의) 진행 중인 액세스 동안 메모리 셀의 (다른 유형의) 요청된 액세스를 검출할 수 있는 임의의 회로를 포함할 수 있음이 또한 이해될 것이다.

Claims (7)

  1. 복수의 메모리 셀을 포함하는 동적 랜덤 액세스 메모리(DRAM)와,
    데이터 버스를 통해 상기 동적 랜덤 액세스 메모리에 접속된 연관 장치와,
    메모리 셀 리프레시 수단과,
    주어진 메모리 셀에 대해, 상기 셀에 대한 제 1 유형의 요청된 액세스-상기 제 1 유형은 데이터 액세스와 리프레시 액세스 중 하나임-와 상기 셀에 대한 제 2 유형의 진행 중인(ongoing) 액세스-상기 제 2 유형은 데이터 액세스와 리프레시 액세스 중 다른 하나임- 사이의 충돌을 검출하고 통신하는 충돌 체크 수단을 포함하며,
    상기 리프레시 액세스는 상기 메모리 셀 리프레시 수단의 지원에 의해 메모리 셀에 저장된 데이터를 리프레시하도록 채용되고,
    상기 데이터 액세스는 상기 데이터 버스를 통해 상기 연관 장치와 메모리 셀 사이에서 데이터를 교환하도록 채용되고, 상기 데이터 액세스는 판독 액세스 또는 기록 액세스를 포함하는
    전기 회로.
  2. 제 1 항에 있어서,
    상기 충돌 체크 수단은,
    상기 메모리 셀에 대한 제 1 유형의 상기 요청된 액세스와 동시에 출력(outgoing) 상태 플래그를 전송하기 위한 페티션(petition) 수단과,
    상기 메모리 셀에 대해, 제 1 유형의 상기 요청된 액세스가 제 2 유형의 상기 진행 중인 액세스와 충돌하는지를 판정하기 위한 판정 수단과,
    제 1 유형의 상기 요청된 액세스가 상기 판정 수단에 의해 허용되는지를 표시하는 리턴(return) 상태 플래그를 상기 페티션 수단으로 리턴하기 위한 표시 수단을 포함하는
    전기 회로.
  3. 제 2 항에 있어서,
    상기 충돌 체크 수단은 CRC(cyclic Redundancy Check) 수단을 포함하는
    전기 회로.
  4. 제 2 항에 있어서,
    상기 충돌 체크 수단은 패리티 비트와 체크섬을 포함하는 그룹으로부터 선택된 표시자의 사용을 활용하는
    전기 회로.
  5. 제 1 항에 있어서,
    상기 동적 랜덤 액세스 메모리는 복수의 접속 핀을 갖는 하우징 내에 위치하고, 상기 접속 핀의 적어도 일부는 상기 동적 랜덤 액세스 메모리가 적어도 상기 연관 장치에 전기적으로 접속될 수 있게 하도록 기능하며,
    상기 충돌 체크 수단은 충돌 검출의 경우에 상기 접속 핀 중 적어도 하나에 전기 신호를 제공하기 위한 신호 수단을 포함하는
    전기 회로.
  6. 메모리 셀 리프레시 수단을 포함하는 동적 랜덤 액세스 메모리의 판독 또는 기록과 동시에 리프레싱을 수행하는 방법으로서,
    주어진 메모리 셀에 대해 판독 또는 기록 액세스와 리프레시 액세스 사이에 충돌이 존재하는지를 검출하는 단계와,
    충돌이 존재하는 경우 에러 신호를 통신하는 단계와,
    상기 셀에 대한, 진행 중인 리프레시 액세스 동안 판독 또는 기록 액세스에 의해 상기 충돌이 야기되는 경우 상기 셀에 대해 상기 판독 또는 기록 액세스를 재송출(reissue)하는 단계와,
    상기 셀에 대한, 진행 중인 판독 또는 기록 액세스 동안 리프레시 액세스에 의해 상기 충돌이 야기되는 경우 상기 셀에 대해 상기 리프레시 액세스를 지연시키는 단계를 포함하는
    방법.
  7. 청구항 제 1 항 내지 제 5 항 중 어느 한 항에 청구된 바와 같은 전기 회로에서 사용하기에 적합한
    동적 랜덤 액세스 메모리.
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