JP4372687B2 - 半導体メモリ - Google Patents
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Description
従来、モバイル機器のワークメモリとして、システムの構成が容易なSRAMが使用されていた。しかし、SRAMは、1ビットのセルを構成する素子数がDRAMに比べて多いため、大容量化には不利である。このため、DRAMのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することで、SRAMとして動作させる半導体メモリが開発されている。
また、擬似SRAMは、上述したようにリフレッシュ動作を外部から認識されることなく自動的に実行する。一方、リフレッシュ動作が正しく実行されないと、メモリセルに保持されているデータは、破壊されてしまう。このため、リフレッシュ動作が正しく実行されることを評価する必要がある。特に、外部から供給される読み出し動作または書き込み動作の要求と、チップ内部で発生すリフレッシュ動作の要求とが競合するときの回路動作は、詳細に評価する必要がある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、アクセス時間を短縮することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、リフレッシュ動作を確実に実行することにある。
本発明の半導体メモリの別の一形態では、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。動作制御回路は、アクセス制御信号に応答してメモリコアにアクセス動作を実行させる。
半導体メモリは、第1動作モード中に、リフレッシュ要求に対応して第1または第2ショートリフレッシュ動作が実行されるとき、この第1または第2ショートリフレッシュ動作後に、選択されたワード線に対して通常リフレッシュ動作を試みる。半導体メモリは、次のリフレッシュ要求が発生するまでに、アクセス要求が優先され、選択されたワード線に対する通常リフレッシュ動作が実行できないときに、第2動作モードに移行する。第2動作モードへの移行の判断を、所定の期間待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第2動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
図1は、本発明の半導体メモリの第1の実施形態を示している。この半導体メモリは、DRAMのメモリセルを有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
コマンド制御回路10は、コマンド端子を介して外部からコマンド信号(チップイネーブル信号/CE、アウトプットイネーブル信号/OEおよびライトイネーブル信号/WE)を受け、受けたコマンドを解読し、読み出し制御信号RDZ、書き込み制御信号WRZ(アクセス信号)および読み書き制御信号RWZ、RWIZ(アクセス信号)を出力する。読み出し制御信号RDZおよび書き込み制御信号WRZ(高レベル)は、読み出しコマンドおよび書き込みコマンドがそれぞれ供給されたときに出力される。読み書き制御信号RWZ、RWIZ(高レベル)は、読み出しコマンドおよび書き込みコマンドが供給されたときに出力される。読み書き制御信号RWIZは、読み書き制御信号RWZよりも早く出力される。
データ入出力回路24は、読み出しデータをコモンデータバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータをコモンデータバスCDBに出力する。データ端子DQのビット数は、例えば16ビットである。
第1タイミング制御回路30は、読み書き制御信号RWZおよびリフレッシュ信号REFZに同期して第1ワードタイミング信号TWX1を出力する。第2タイミング制御回路32は、リフレッシュ信号REFSZに同期して第2ワードタイミング信号TWX2を出力する。OR回路34は、第1または第2ワードタイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
センスバッファ部SBは、データバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、コモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
リフレッシュ制御回路14は、リフレッシュ要求信号REFI0Zおよび読み書き制御信号RWIZを受け、リフレッシュ要求信号REFIZを出力する裁定回路ARB、リフレッシュ信号REFZを生成する第1リフレッシュ生成回路36、およびリフレッシュ信号REFSZを生成する第2リフレッシュ生成回路38を有している。
第1リフレッシュ生成回路36は、読み書き制御信号RWZ、RWIZがともに低レベルのときに、高レベルのリフレッシュ要求信号REFIZに応答して高レベルのリフレッシュ信号REFZを出力する。第2リフレッシュ生成回路38は、読み書き制御信号RWIZが高レベルのときに、高レベルのリフレッシュ要求信号REFIZに応答して高レベルのリフレッシュ信号REFSZを出力する。
第1タイミング制御回路30は、読み書き制御信号RWZまたはリフレッシュ信号REFZの立ち上がりエッジに同期して、所定のパルス幅を有する第1ワードタイミング信号TWX1(低レベルのパルス)を出力する。第2タイミング制御回路32は、リフレッシュ信号REFSZの立ち上がりエッジに同期して所定のパルス幅を有する第2ワードタイミング信号TWX2(低レベルのパルス)を出力する。OR回路34は、上述したように、第1または第2ワードタイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
リフレッシュアドレス入力回路18は、奇数段のインバータで構成されている。リフレッシュアドレス入力回路18は、リフレッシュアドレス信号RAZを反転し、リフレッシュアドレス信号REFADとして出力する。外部アドレス入力回路20は、奇数段のインバータで構成されている2つのバッファ回路を有している。バッファ回路は、アドレス信号ADDをロウアドレス信号RADおよびコラムアドレス信号CADとしてそれぞれ出力する。
図5は、第1の実施形態におけるメモリセルアレイARYの基本動作を示している。
なお、基本タイミングCを使用するリフレッシュ動作REFrのサイクル時間tRCrは、従来技術で説明したリフレッシュ動作のサイクル時間と同じであり、期間7Tである。
ショートリフレッシュ動作REFf(第1リフレッシュ動作)は、基本タイミングBを使用して実行される。ここで、ショートリフレッシュ動作REFfは、アクセス要求(読み出しコマンドまたは書き込みコマンド)とリフレッシュ要求とが競合したときに、リフレッシュ動作を最小限の期間実行するために使用される。ショートリフレッシュ動作REFfの後にすぐアクセス動作(読み出し動作RDまたは書き込み動作WR)を実行することで、アクセス時間が短縮できる。ショートリフレッシュ動作REFfでは、ワード線WLの活性化期間は、期間3Tに設定される。ショートリフレッシュ動作REFfのサイクル時間tRCfは、期間4Tである。
図6は、第1の実施形態における擬似SRAMの動作を示している。
この例では、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。
読み書き制御信号RWIZの高レベル期間にリフレッシュ要求信号REFIZが生成されるため、リフレッシュ制御回路14の第2リフレッシュ生成回路38は、高レベルのリフレッシュ信号REFSZを出力する(図6(e))。図4に示したスイッチ回路22は、高レベルのリフレッシュ信号REFSZに応答して、リフレッシュアドレス信号RAZ(RA1)をロウアドレス信号IRADとして出力する(図6(f))。
次に、第2リフレッシュ生成回路38は、読み書き制御信号RWIZの低レベルへの変化に応答して、リフレッシュ信号REFSZの出力を停止する(図6(i))。
スイッチ回路22は、低レベルのリフレッシュ信号REFSZに応答して、1回目の読み出しコマンドに対応する外部アドレス信号ADD(AD1)をロウアドレス信号IRADとして出力する(図6(j))。
次に、図2に示したリフレッシュ制御回路14の第1リフレッシュ生成回路36は、読み書き制御信号RWZ、RWIZの低レベルを検出して、リフレッシュ信号REFZを出力する(図6(n))。図1に示したリフレッシュカウンタ16は、リフレッシュ信号REFZの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号RAZを"1"増加する(図6(o))。スイッチ回路22は、高レベルのリフレッシュ信号REFZに応答して、ショートリフレッシュ動作REFfの実行時と同じリフレッシュアドレス信号RAZ(RA1)をロウアドレス信号IRADとして出力する(図6(p))。
なお、アドレスAD1に対応する読み出し動作RDは、従来に比べ早く実行される。このため、通常リフレッシュ動作REFも従来に比べ早く実行される。
スイッチ回路22は、リフレッシュ信号REFSZの立ち下がりエッジに同期して、2回目の読み出しコマンドに対応する外部アドレス信号ADD(AD2)をロウアドレス信号IRADとして出力する(図6(v))。第1タイミング制御回路30は、読み書き制御信号RWZの立ち上がりエッジに同期して第1ワードタイミング信号TWX1を出力する(図6(w))。
ショートリフレッシュ動作REFfの影響により、読み出し動作RDおよび通常リフレッシュ動作REFは、従来より早く実行される。この結果、アドレスAD2に対応する読み出し動作RDも早く実行され、チップイネーブルアクセス時間tCEは、上述と同様に従来に比べて時間T1だけ短縮される。
この例では、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。
図2に示したリフレッシュ制御回路14の裁定回路ARBは、リフレッシュ要求信号REFI0Zを一時保持し、読み書き制御信号RWIZの出力後にリフレッシュ要求信号REFI0Zをリフレッシュ要求信号REFIZとして出力する(図7(a))。裁定回路ARBにより、リフレッシュ要求信号REFIZの出力を遅らせることで、第2リフレッシュ生成回路38からリフレッシュ信号REFSZが出力されることが防止される。リフレッシュ信号REFSZが出力されないため、読み出し動作RD前のショートリフレッシュ動作REFfは、実行されない。このように、アクセス要求とリフレッシュ要求とが競合しないときに、リフレッシュ信号REFSZの出力をマスクすることで、ショートリフレッシュ動作REFfを必要のあるときのみ実行できる。この結果、動作時の消費電力を削減できる。
この例では、読み出し動作RDおよび書き込み動作WRが連続して実行され、読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。図8に示したタイミングは、図6のアドレスAD2に対応する読み出し動作RDが書き込み動作WRに代わったことを除き、図6と同じである。すなわち、読み出し動作RDと書き込み動作WRが繰り返し実行される場合においても、図6と同様に、サイクル時間を短縮できる。
ショートリフレッシュ動作REFfの後に通常のリフレッシュ動作REFが必ず実行されるため、ショートリフレッシュ動作REFfによるメモリセルMCへの再書き込みが十分でなくても、その後のリフレッシュ動作REFで十分な信号量のデータがメモリセルMCに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルMCのデータを確実に保持できる。特に、本実施形態では、ショートリフレッシュ動作REFfの実行時間を最小限にしているため、アクセス動作をより早く開始できる。
ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFの実行時間は、増幅工程APの時間の変更のみで調整される。このため、ショートリフレッシュ動作REFfの実行時間を容易に所望の時間に調整できる。また、リフレッシュ動作REFf、REFの実行時間を増幅工程APのみで調整することで、メモリコア28の動作制御が容易になり、コア制御回路26の回路を簡易に構成できる。
読み出し動作RDおよび書き込み動作WRの前に実行されるショートリフレッシュ動作REFfの実行時間が最小限に設定されているため、外部アクセスサイクル時間tERCを従来より短縮できる。
図9は、本発明の半導体メモリの第2の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
第1タイミング制御回路30Aは、読み書き制御信号RWZに同期して第1ワードタイミング信号TWX1を出力する。第2タイミング制御回路32Aは、リフレッシュ信号REFZ、REFSZに同期して第3ワードタイミング信号TWX3および第2ワードタイミング信号TWX2をそれぞれ出力する。OR回路34Aは、第1または第2、第3ワードタイミング信号TWX1、TWX2、TWX3をワードタイミング信号TWZとして出力する。
図10は、図9に示したコア制御回路26Aの要部の詳細を示している。
第1タイミング制御回路30Aは、読み書き制御信号RWZの立ち上がりエッジに同期して、所定のパルス幅を有する第1ワードタイミング信号TWX1(低レベルのパルス)を出力する。第2タイミング制御回路32Aは、リフレッシュ信号REFZの立ち上がりエッジに同期して所定のパルス幅を有する第3ワードタイミング信号TWX3(低レベルのパルス)を出力する。また、第2タイミング制御回路32Aは、リフレッシュ信号REFSZの立ち上がりエッジに同期して所定のパルス幅を有する第2ワードタイミング信号TWX2(低レベルのパルス)を出力する。タイミング信号TWX1-3のパルス幅は、NANDゲートに接続されているインバータ列の段数に応じて設定される。すなわち、この実施形態では、読み出し動作RD・書き込み動作WR、通常のリフレッシュ動作REF、およびショートリフレッシュ動作REFfの順に、ワード線WLの選択期間が短くなる。OR回路34Aは、タイミング信号TWX1、TWX2、TWX3をワードタイミング信号TWZとして出力する。
この例では、第1の実施形態の図6と同様に、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。ショートリフレッシュ動作REFfおよび1回目、2回目の読み出し動作RDのタイミングは、第1の実施形態と同じである。
この例では、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。読み出し動作RDの間に、短縮リフレッシュ動作REFrが実行されることを除き、第1の実施形態(図7)と同じである。
この実施形態では、第1の実施形態のリフレッシュ制御部14、スイッチ回路22およびコア制御回路26の代わりにリフレッシュ制御部14B、スイッチ回路22Bおよびコア制御回路26Bが形成されている。その他の構成は、第1の実施形態と同じである。
リフレッシュ制御回路14Bは、リフレッシュ信号REFZ、REFIXを生成するリフレッシュ生成回路40と、第1の実施形態と同じ裁定回路ARBとを有している。
リフレッシュ生成回路40は、リフレッシュ要求信号REFIZが高レベルのときに、読み書き制御信号RWIZの立ち上がりエッジから第1所定時間後にリフレッシュ信号REFZを低レベルに変化させ、読み書き制御信号RWIZの立ち下がりエッジから第2所定時間後にリフレッシュ信号REFZを高レベルに変化させる。第1所定時間は、第2所定時間より短い。第1および第2所定時間は、遅延回路DLY1により設定される。遅延回路DLY1は、例えば、偶数個のインバータを直列に接続して構成されている。
図15は、図13に示したコア制御回路26Bの要部の詳細を示している。
第1タイミング制御回路30Bは、読み書き制御信号RWZの立ち上がりエッジに同期して、所定のパルス幅を有する第1ワードタイミング信号TWX1(低レベルのパルス)を出力する。第2タイミング制御回路32Bは、リフレッシュ信号REFZの立ち上がりエッジに同期して所定のパルス幅を有する第2ワードタイミング信号TWX2(低レベルのパルス)を出力する。
図16は、第3の実施形態における擬似SRAMの動作を示している。第1の実施形態(図6)と同じ動作については、詳細な説明を省略する。
まず、図14に示したリフレッシュ制御回路14Bのリフレッシュ生成回路40は、リフレッシュ要求信号REFIZの立ち上がりエッジに同期してリフレッシュ信号REFZを高レベルに変化させる(図16(a))。スイッチ回路22Bは、高レベルのリフレッシュ信号REFZに応答して、リフレッシュアドレス信号RAZ(RA1)をロウアドレス信号IRADとして出力する(図16(b))。第2タイミング制御回路32Bは、リフレッシュ信号REFZに同期して第2ワードタイミング信号TWX2を出力する(図16(c))。
次に、リフレッシュ生成回路40は、1回目の読み出しコマンドに応答して生成された読み書き制御信号RWIZの立ち下がりエッジから第2所定時間後に、リフレッシュ信号REFZを高レベルに変化させる(図16(i))。そして、第1の実施形態(図6)と同様に、通常のリフレッシュ動作REFが開始される(図16(j))。
リフレッシュ生成回路40は、リフレッシュ要求信号REFI0Z(REFIZ)の低レベルへの変化に応答して、リフレッシュ要求信号REFIXを高レベルに変化させる(図16(l))。リフレッシュカウンタ16は、リフレッシュ要求信号REFIXの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号RAZを"1"増加する(図16(m))。
図17は、第3の実施形態における擬似SRAMの別の動作を示している。上述した図6および図7と同じ動作については、詳細な説明を省略する。
この例では、第1の実施形態(図7)と同様に、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。このため、ショートリフレッシュ動作REFfは、実行されない。また、リフレッシュ要求信号REFI0Zの発生が遅いため、リフレッシュ要求信号REFIXの立ち上がりエッジが遅れる(図17(a))。このため、リフレッシュカウンタ16は、2回目の読み出し動作RD後にカウントアップされる(図17(b))。その他の動作は、上述した図16と同じである。
図18は、本発明の半導体メモリの第4の実施形態を示している。図中の二重の四角は、試験パッドを示している。試験パッドは、出荷する製品の外部端子(リードフレーム等)には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。この半導体メモリは、DRAMのメモリセル(ダイナミックメモリセル)を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
コマンドデコーダ112は、コマンド信号CMDを解読し、読み出し動作を実行するための読み出し制御信号RDZまたは書き込み動作を実行するための書き込み制御信号WRZを出力する。
アドレス入力回路120は、アドレス端子ADDを介してアドレス信号ADDを受信し、受信した信号をロウアドレス信号RAD(上位アドレス)およびコラムアドレス信号CAD(下位アドレス)として出力する。なお、擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
データ出力回路124は、メモリセルMCからの読み出しデータをコモンデータバスCDBを介して受信し、受信したデータをデータ端子DQ(DQ0-7)に出力する。また、データ出力回路124は、試験モード中に、リフレッシュ判定回路128から出力されるショートリフレッシュ検出信号REFSSZ(検出信号)を受けたときに、データ端子DQ0-7をハイインピーダンス状態に設定する。
裁定回路128は、アクセスタイミング信号ATDPZ(アクセス要求)とリフレッシュタイミング信号SRTPZ(リフレッシュ要求)の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路128は、アクセス動作が優先される場合、リフレッシュタイミング信号SRTPZを一時保持し、読み出し制御信号RDZまたは書き込み制御信号WRZに応答して読み出しタイミング信号RDPZまたは書き込みタイミング信号WRPZを出力する。この後、裁定回路128は、コアサイクル状態信号ICSXの非活性化(高レベルへの変化)によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号SRTPZに応じてリフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z(第2リフレッシュ制御信号)を出力する。リフレッシュ状態信号REF1Zは、リフレッシュ動作が実行中であることを示す信号である。
センスバッファ部SBは、データバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、コモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
リフレッシュ判定回路130は、比較信号生成回路138、ショートリフレッシュ判定回路140、ショートリフレッシュラッチ回路142、および選択回路144を有している。
比較信号生成回路138は、アクセスタイミング信号ATDPZに応じて比較信号ATDREFZを生成する。ショートリフレッシュ判定回路140は、リフレッシュ状態信号REF1Zの遷移エッジと比較信号ATDREFZの遷移エッジとを比較して、リフレッシュ状態信号REF1Zが示すリフレッシュ動作を、通常のリフレッシュ動作とすべきか、ショートリフレッシュ動作とすべきかを判定する。ショートリフレッシュ判定回路140は、ショートリフレッシュ動作を実行すべきと判定したとき、ショートリフレッシュ信号REFS2Zを出力する。
データ出力回路124は、出力マスク回路146および出力バッファ回路148を有している。なお、図20では、データ端子DQ0に対応する出力バッファ回路148を示す。他のデータ端子DQ1-7に対応する出力バッファ回路は、出力バッファ回路148と同じである。出力マスク回路146は、データ端子DQ0-7に対応する出力バッファ回路148に共通の回路である。
この実施形態では、書き込み動作WR、読み出し動作RD、および通常のリフレッシュ動作REF(第2リフレッシュ動作)は、同じサイクル時間tRCで実行される。ショートリフレッシュ動作REFf(第1リフレッシュ動作)は、サイクル時間tRCより短いサイクル時間tRCfで実行される。書き込み動作WR、読み出し動作RD、通常のリフレッシュ動作REF、およびショートリフレッシュ動作REFfは、読み出し工程RP、増幅工程AP1またはAP2、およびプリチャージ工程PPから構成される。
ショートリフレッシュ動作REFfでは、センスアンプの活性化期間(LEZ信号の高レベル期間)が短いため、ビット線BL、/BLの電圧差は、十分に増幅されない。メモリセルMCに再書き込みされるデータの信号量(リストアレベル)が小さいため、ショートリフレッシュ動作REFfの後、例えば200ns以内に通常のリフレッシュ動作REFをする必要がある。換言すれば、200ns以内に通常のリフレッシュ動作REFが実行できるのであれば、ショートリフレッシュ動作REFfをとりあえず実行することでメモリセルMCのデータが失われることが防止できる。このように、ショートリフレッシュ動作REFfの実行時間(データの増幅と再書き込み時間)は、ショートリフレッシュ動作REFfの実行後、通常のリフレッシュ動作REFを実行するまでの期間に、メモリセルMC内のデータを失うことなく保持できる時間である。
この例では、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドRDと内部リフレッシュ要求信号IREFZとが、ほぼ同時に発生する。
まず、図18に示したアクセスタイミング生成回路110は、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OEを受け、アクセスタイミング信号ATDPZを出力する(図22(a))。コマンドデコーダ112は、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OE、高レベルのライトイネーブル信号/WEを受け、読み出しコマンドRD(読み出しアクセス要求)が供給されたことを検出し、読み出し制御信号RDZを出力する(図22(b))。
裁定回路128は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z(第1リフレッシュ制御信号)を順次出力する(図22(d))。リフレッシュ判定回路130は、アクセスタイミング信号ATDPZがリフレッシュ状態信号REF1Zより所定時間早く生成されたことを検出し、ショートリフレッシュ信号REFS2Zを出力する(図22(e))。スイッチ回路122は、ショートリフレッシュを実行するために、リフレッシュアドレス信号REFAD(RA1)をロウアドレス信号IRADとして出力する(図22(f))。
裁定回路128は、コアサイクル状態信号ICSXの立ち上がりエッジに応答して読み出しタイミング信号RDPZを出力する(図22(l))。ロウ動作制御回路132は、読み出しタイミング信号RDPZに同期してロウ制御信号RASZを出力する(図22(m))。コア制御回路134は、ロウ制御信号RASZに応答してワード線制御信号TWZ等を出力する。そして、図21に示した読み出し動作RDが実行される(図22(n))。読み出し動作RDによりビット線BL、/BL上で増幅された読み出しデータD0は、コモンデータバスCDBを介してデータ端子DQに出力される(図22(o))。
第1リフレッシュ制御信号に応答するリフレッシュ動作(第1リフレッシュ動作)後に、第2リフレッシュ制御信号に応答するリフレッシュ動作が必ず実行されるため、第1リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
なお、この擬似SRAMは、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFの実行時間、および2回の読み出し動作RDの実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間の2回分より小さくなるように設計されている。このため、2回の外部アクセスサイクル時間の間に、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFと、2回の読み出し動作RD(または書き込み動作)とを実行できる。すなわち、擬似SRAMは、リフレッシュ動作を外部から認識されることなく実行できる。
この例では、書き込み動作WRおよび読み出し動作RDが連続して実行され、書き込みコマンドと内部リフレッシュ要求信号IREFZとが、ほぼ同時に発生する。
リフレッシュタイマ116は、書き込みコマンドWRの供給とほぼ同時に内部リフレッシュ要求信号IREFZを出力する(図23(a))。裁定回路128は、リフレッシュ動作を書き込み動作より優先して実行することを判定し、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z(第1リフレッシュ制御信号)を順次出力する(図23(b))。リフレッシュ判定回路130は、アクセスタイミング信号ATDPZがリフレッシュ状態信号REF1Zより所定時間早く生成されたことを検出し、ショートリフレッシュ信号REFS2Zを出力する(図23(c))。
図23に示したように、裁定回路28は、内部リフレッシュ要求信号IREFZを書き込みコマンドWR(アクセス要求)より優先させるときに、リフレッシュ状態信号REF1Z(第1リフレッシュ制御信号)、書き込みタイミング信号WRPZ、およびリフレッシュ状態信号REF1Z(第2リフレッシュ制御信号)を順次出力する。
この例では、2回の読み出し動作RDが連続して実行され、最初の読み出しコマンドRDの供給後に内部リフレッシュ要求信号IREFZが発生する。
裁定回路128は、リフレッシュタイミング信号SRTPZを受信する前にアクセスタイミング信号ATDPZを受信する。このため、裁定回路128は、読み出し動作をリフレッシュ動作より優先して実行することを判定する。そして、裁定回路128は、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Zを出力することなく、読み出しタイミング信号RDPZを出力する(図24(a))。
なお、図25では、アドレスAD1に対応する読み出し動作RDを実行することで、読み出しコマンドとリフレッシュ要求との競合を評価する例を示している。しかし、図23に示したように、アドレスAD1に対応する書き込み動作WRを実行することで、書き込みコマンドとリフレッシュ要求との競合を評価してもよい。
図26および図27は、第4の実施形態における第2試験モードでの動作例を示している。図22と同じ動作については、詳細な説明を省略する。擬似SRAMは、予め通常動作モードまたは第1試験モードから第2試験モードに移行している。第2試験モードは、第1試験モードと同様に、例えば、擬似SRAMの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似SRAMをプローバに接続し、LSIテスタから擬似SRAMに試験パターンを入力することで実施される。
なお、ショートリフレッシュ機能を有する擬似SRAMにおいてリフレッシュ動作が正常に実行されるか否かは、メモリセルMCに書き込まれたデータが実際に消失することを確認することで評価可能である。具体的には、リフレッシュ要求をアクセス要求に対して徐々にずらしながら、メモリセルMCのデータ保持特性を評価する試験(一般にポーズ試験と称される)を実施すればよい。しかし、DRAMのメモリセルMCに書き込まれたデータは、数百ミリ秒〜数秒保持される。このため、リフレッシュ動作が正しく実行されることをポーズ試験により確認する場合、膨大な試験時間が必要になる。
トライステート出力バッファ148aに接続されるデータ端子DQを試験モード中に、外部試験端子として使用した。このため、評価用の新たな端子を形成することが不要になり、擬似SRAMのチップサイズの増加を防止できる。
ショートリフレッシュ動作REFfが実行されるとき、アクセス動作後に必ず通常のリフレッシュ動作REFが実行される。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルMCのデータを確実に保持できる。
この実施形態では、第4の実施形態のコマンドデコーダ112およびリフレッシュタイマ116の代わりにコマンドデコーダ112Aおよびリフレッシュタイマ116Aが形成されている。また、この実施形態では、リフレッシュ選択回路114および外部試験端子SRCは形成されていない。その他の構成は、第4の実施形態とほぼ同じである。
以上、第5の実施形態においても、上述した第4の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ116Aは、第1および第2試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号REFADJを受ける。このため、通常の動作時に動作する回路を用いて、擬似SRAMの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、擬似SRAMの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
コマンド制御回路10Bは、通常動作では使用しない組み合わせの複数のコマンド信号/CE、/OE、/WDを受信したときに、擬似SRAMを通常動作モードから試験モードに移行するために、試験モード信号TMDZ(高レベル)を出力する。コマンド制御回路10Bは、試験モード中、読み書き制御信号RWZ、RWIZ、読み出し制御信号RDZ、および書き込み制御信号WRZの出力を禁止する。すなわち、読み出し動作および書き込み動作は、試験モード中、実行されない。
リフレッシュカウンタ16Bは、高レベルの試験モード信号TMDZを受けたときに、リフレッシュ信号REFZの入力をマスクし、外部試験端子SRCを介して擬似SRAMの外部から供給される試験リフレッシュ要求信号EREFZを受信する。
図30は、第6の実施形態における試験モード中の動作例を示している。
次に、外部試験端子SRCからパルス波形を有する試験リフレッシュ要求信号EREFZが供給される(図30(b))。試験制御回路42は、試験リフレッシュ要求信号EREFZの立ち上がりエッジに同期してショートリフレッシュ動作を実行するためのリフレッシュ信号REFSZを出力する(図30(c))。また、試験制御回路42は、試験リフレッシュ要求信号EREFZの立ち下がりエッジに同期して通常のリフレッシュ動作を実行するためのリフレッシュ信号REFZを出力する(図30(d))。このように、試験リフレッシュ要求信号EREFZのパルス幅は、リフレッシュ信号REFSZ、REFZの生成間隔に対応する。換言すれば、試験リフレッシュ要求信号EREFZのパルス幅は、ショートリフレッシュ動作の開始時刻と通常のリフレッシュ動作の開始時刻の差DIFに対応する。
図31は、本発明の半導体メモリの第7の実施形態を示している。第4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、DRAMのメモリセル(ダイナミックメモリセル)を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
分周切替回路150は、ショートフラグ信号SFLGZが低レベルのときに(第1動作モード)、ヒューズ回路FUS1の出力を選択する。分周切替回路150は、コア制御回路158から出力されるショートフラグ信号SFLGZが高レベルのときに(第2動作モード)、ヒューズ回路FUS2の出力を選択する。分周切替回路150は、選択した信号をリフレッシュタイマ152の分周器に出力する。
リフレッシュタイマ152は、発振器OSCと分周器とを有している。分周器は、発振器OSCから出力されるクロック信号を分周切替回路150の出力に応じて分周し、分周した信号を内部リフレッシュ要求信号IREFZ(リフレッシュ要求)として出力する。
コア制御回路158は、フリップフロップ158a、波形成形回路158b、第1遅延回路158c、第2遅延回路158d、パルス生成回路158e、フリップフロップ158f、パルス生成回路158g、およびプリチャージ生成回路158hを有している。
フリップフロップ158aは、アクセス開始信号CMDPZまたはリフレッシュ開始信号REFPZを受けたときにロウ制御信号RASZを高レベルに変化し、スタータ信号STTZまたはプリチャージ信号PREPZを受けたときにロウ制御信号RASZを低レベルに変化する。ロウ制御信号RASZの高レベル期間は、ワード線WLの活性化期間、センスアンプSAの活性化期間に対応する。
(1)ワード線オフパルス信号WOFFPZが出力されるとき。
(2)ワード線オン信号WONBZが高レベル、かつワード線オン信号WONDZが低レベルの期間に、アクセス開始信号CMDPZが供給されるとき。
(3)ワード線オンパルス信号WONDPZが出力されるとき。
先着判定回路160は、内部リフレッシュ要求信号IREFZを受けてリセットされ、ショート信号SHRTZを低レベルに変化する。先着判定回路160は、プリチャージ信号PREPZをワード線オンパルス信号WONDPZより先に受けるときに、ショート信号SHRTZを高レベルに変化する。高レベルのショート信号SHRTZは、次の内部リフレッシュ要求信号IREFZに同期して、ショートフラグ信号SFLGZとして出力される。
まず、図32に示したフリップフロップ158aは、リフレッシュ開始信号REFPZに同期して、ロウ制御信号RASZを出力する(図34(b))。ロウ制御信号RASZに応答して、ワード線オン信号WONZ、WONBZ、WONDZが順次出力される(図34(c)、(d)、(e))。ワード線オン信号WONBZ(第1時刻信号)は、ロウ制御信号RASZの出力後、第1時刻TIME1に常に出力される。ワード線オン信号WONDZ(第2時刻信号)は、ロウ制御信号RASZの出力後、第2時刻TIME2に常に出力される。
図32に示したプリチャージ生成回路158hは、ワード線オフパルス信号WOFFPZに同期してプリチャージ信号PREPZを出力する(図34(k))。プリチャージ信号PREPZの出力により、ロウ制御信号RASZは低レベルに変化する(図34(l))。ロウ制御信号RASZの低レベルの変化により、ワード線WLは非活性化され、センスアンプ活性化信号LEZは非活性化される(図34(m))。そして、ビット線BL、/BLがプリチャージされ、リフレッシュ動作は、第1時刻TIME1に対応して終了する。
このように、アクセス開始信号CMDPZがリフレッシュ開始信号REFPZから第1時刻TIME1の間に出力されるとき、すなわち、アクセス要求が第1時刻TIME1より前に供給されるとき、リフレッシュ動作は、第1時刻TIME1に対応して終了し、リフレッシュ動作として最も短い第1ショートリフレッシュ動作が実行される。
まず、ロウ制御信号RASZに同期してワード線制御信号TWZ(ワード線WL)およびセンスアンプ活性化信号LEZが順次出力され、リフレッシュ動作が開始される。(図35(b))。
プリチャージ信号PREPZの出力により、ロウ制御信号RASZは低レベルに変化する(図35(d))。ロウ制御信号RASZの低レベルの変化により、ワード線WLは非活性化され、センスアンプ活性化信号LEZは非活性化される(図35(e))。そして、ビット線BL、/BLがプリチャージされ、リフレッシュ動作は、終了する。図中の破線は、アクセス要求がリフレッシュ要求より遅れて発生する場合の波形(後述する図36に示す通常リフレッシュ動作)を示している。
まず、ロウ制御信号RASZに同期してワード線制御信号TWZ(ワード線WL)およびセンスアンプ活性化信号LEZが順次出力され、リフレッシュ動作が開始される。(図36(b))。また、図34と同様に、リフレッシュ開始信号REFPZに応答して、ロウ制御信号RASZ、ワード線オン信号WONZ、WONBZ、WONDZが順次出力される(図36(c)、(d)、(e)、(f))。ワード線オン信号WONDZに応答して、ワード線オンパルス信号WONDPZが出力される(図36(g))。
なお、第1および第2ショートリフレッシュ動作によりメモリセルMCに再書き込みされるデータの保持時間は、30ms以上になる。通常リフレッシュ動作によりメモリセルMCに再書き込みされるデータの保持時間は、300ms以上になる。
図中の一点鎖線(REF)は、リフレッシュ要求が発生する時刻を示している。一点鎖線より左の領域は、アクセス要求がリフレッシュ要求より早いことを示し、一点鎖線より右の領域は、アクセス要求がリフレッシュ要求より遅いことを示している。
黒い丸印は、アクセス要求がリフレッシュ要求の直後に供給されるときに、動作期間の短いショートリフレッシュ動作(動作時間固定)を実行し、アクセス要求がリフレッシュ要求後しばらくして供給されるときに、動作期間の長い通常リフレッシュ動作(動作時間固定)を実行する擬似SRAMを示している。この擬似SRAMでは、2つの遅延回路の一方のパスを使用することで、リフレッシュ動作の終了時刻を切り替えている。この場合、アクセス時間のピークは、遅延回路の切り替え時刻に一致する。また、アクセス時間の跳びが、遅延回路の遅延時間(量子化誤差)に対応して生じる。図中の左側のピークは、ショートリフレッシュ動作が優先して実行される場合を示し(図37(b))、図中の右側のピークは、通常リフレッシュ動作が優先して実行される場合を示す(図37(c))。なお、3つ以上の遅延回路でリフレッシュ動作を切り替える場合、遅延回路の数と同じ数のピークが生じる。このとき、アクセス時間の最大値を小さくすることが可能であるが、遅延回路の切り替え制御は、複雑になる。また、遅延回路の遅延時間に対応するアクセス時間の跳びが生じる。すなわち、アクセス時間の特性は、のこぎり歯のようになる。
タイミング図の始まりにおいて、通常リフレッシュ動作が、全てのメモリセルMCに実行されている。第1動作モード中、内部リフレッシュ要求信号IREFZは、約73μs毎に発生する。この数値は、通常リフレッシュ動作によりメモリセルMCがデータを保持できる時間(300ms)を、ワード線WLの本数(4096本)で割った値である。第2動作モード中、内部リフレッシュ要求信号IREFZは、約7.3μs毎に発生する。この数値は、第1または第2ショートリフレッシュ動作によりメモリセルMCがデータを保持できる時間(30ms)を、ワード線WLの本数(4096本)で割った値である。
図31に示した再要求タイマ156は、第1動作モード中(SFLGZ=低レベル)に活性化されている。再要求タイマ156は、第1または第2ショートリフレッシュ動作を示すリフレッシュ開始信号REFPZに応答して再要求信号RREQZを出力する(図38(e))。そして、アクセス動作の後に、リフレッシュアドレス"00"に対するリフレッシュ動作が再度開始される。
第2動作モードでは、再要求タイマ156は、高レベルのショートフラグ信号SFLGZを受けて非活性化される。このため、再要求信号RREQZは出力されず(図38(k))、再要求信号RREQZに応答するリフレッシュ動作は、実行されない(図38(l))。第2動作モード中、リフレッシュ要求の発生間隔は、短くなるため、第1または第2リフレッシュ動作の実行により、メモリセルMC内のデータは、リフレッシュカウンタ118が1周するまでの間、十分に保持される。換言すれば、再要求信号RREQZに応答するリフレッシュ動作は不要になる。無駄なリフレッシュ動作を禁止することで、消費電力の増加が防止される。
第2動作モード中に、第1または第2ショートリフレッシュ動作(REFs)が実行されることなく、通常リフレッシュ動作(REF)のみが実行され、リフレッシュカウンタ118が1周するとき、コア制御回路158は、ショートフラグ信号SFLGZを低レベルに変化する(図39(a))。
第1時刻TIME1を通知するワード線オン信号WONBZおよび第2時刻TIME2を通知するワード線オン信号WONDZを生成する遅延回路158c、158d(タイミング生成回路)を、コア制御回路158に形成したので、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
このように、アクセス要求の頻度に応じて、リフレッシュ要求の発生間隔を自動的に調整することで、リフレッシュ動作に伴う消費電力を最小限にできる。すなわち、擬似SRAMの消費電力を削減できる。
(付記1)
複数のメモリセルを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス信号を出力するコマンド制御回路と、
前記メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
リフレッシュ動作を開始するために前記リフレッシュ要求に応答して第1リフレッシュ信号を出力し、前記アクセス要求と前記リフレッシュ要求とが競合するときに前記第1リフレッシュ信号の出力を停止し、前記アクセス要求に対応するアクセス動作後に前記リフレッシュ要求に応答する第2リフレッシュ信号を出力するリフレッシュ制御回路と、
前記アクセス信号に応答して前記アクセス動作を実行し、前記第1および第2リフレッシュ信号に応答して第1および第2リフレッシュ動作をそれぞれ実行するコア制御回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
アドレス端子を介して外部アドレス信号を受信する外部アドレス入力回路と、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュカウンタと、
前記第1および第2リフレッシュ信号の出力に応答して前記リフレッシュアドレスを選択し、前記第1および第2リフレッシュ信号の未出力時に前記外部アドレス信号を選択し、選択したアドレス信号を前記メモリコアに出力するスイッチ回路とを備えていることを特徴とする半導体メモリ。
(付記3)
付記1記載の半導体メモリにおいて、
前記第1リフレッシュ動作の実行時間は、前記第2リフレッシュ動作の実行時間より短いことを特徴とする半導体メモリ。
(付記4)
付記3記載の半導体メモリにおいて、
前記第1リフレッシュ動作の実行時間は、前記第1リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第2リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記メモリコアは、
前記メモリセルにそれぞれ接続されている複数のワード線と、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプとを備え、
前記第1および第2リフレッシュ動作は、
前記ワード線のいずれかの選択に応答してアクセスされるメモリセルから前記ビット線にデータを読み出す読み出し工程と、
前記ビット線にデータが読み出された後に前記センスアンプを活性化し、前記ビット線上のデータを増幅するとともに、増幅したデータをアクセスされているメモリセルに再書き込みする増幅工程と、
前記ワード線を非選択にし、前記ビット線を所定の電圧にプリチャージするプリチャージ工程とで構成され、
前記第1および第2リフレッシュ動作における前記読み出し工程の時間は、互いに等しく、
前記第1および第2リフレッシュ動作における前記プリチャージ工程の時間は、互いに等しく、
前記第1リフレッシュ動作の前記増幅工程の時間は、前記第2リフレッシュ動作の前記増幅工程の時間より短いことを特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記アクセス要求と前記リフレッシュ要求とが競合しないときに、前記第1リフレッシュ信号の出力をマスクし、前記第2リフレッシュ信号のみ出力することを特徴とする半導体メモリ。
(付記7)
付記1記載の半導体メモリにおいて、
前記第1および第2リフレッシュ動作の実行時間、および2回の前記アクセス動作の実行時間の和は、前記アクセス要求の最小供給間隔である外部アクセスサイクル時間の2回分より小さいことを特徴とする半導体メモリ。
(付記8)
付記1記載の半導体メモリにおいて、
前記第2リフレッシュ動作の実行時間は、前記アクセス動作の実行時間と同じであることを特徴とする半導体メモリ。
(付記9)
請求の範囲1記載の半導体メモリにおいて、
前記第2リフレッシュ動作の実行時間は、前記アクセス動作の実行時間より短いことを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
試験モード中に、試験リフレッシュ要求信号を受信する外部試験端子と、
前記外部試験端子に供給される前記試験リフレッシュ要求信号に応答して第1試験リフレッシュ信号および第2試験リフレッシュ信号を生成し、生成した第1および第2試験リフレッシュ信号を前記第1および第2リフレッシュ信号として順次出力する試験制御回路とを備えていることを特徴とする半導体メモリ。
(付記11)
付記10記載の半導体メモリにおいて、
前記外部試験端子は、試験モード中に、パルス波形を有する前記試験リフレッシュ要求信号を受信し、
前記試験制御回路は、前記第1および第2リフレッシュ信号の生成間隔を、前記試験リフレッシュ要求信号のパルス幅に応じて設定することを特徴とする半導体メモリ。
(付記12)
複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求および前記内部リフレッシュ要求の発生タイミングに応じて、前記センスアンプを第1期間活性化するための第1リフレッシュ制御信号、および前記センスアンプを前記第1期間より長い第2期間活性化するための第2リフレッシュ制御信号のいずれかを出力するリフレッシュ制御回路と、
前記アクセス制御信号に応答して前記メモリコアにアクセス動作を実行させ、前記第1および第2リフレッシュ制御信号に応答して、前記メモリコアに第1および第2リフレッシュ動作を実行させる動作制御回路と、
試験モード中に動作し、前記第1リフレッシュ制御信号を検出したときに検出信号を出力する検出回路とを備えていることを特徴とする半導体メモリ。
(付記13)
付記12記載の半導体メモリにおいて、
前記検出信号を半導体メモリの外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
(付記14)
付記13記載の半導体メモリにおいて、
前記外部端子であるデータ端子と、
前記メモリセルからの読み出しデータを前記データ端子に出力するトライステート出力バッファと、
前記試験モード中に、前記検出信号に応答して前記読み出しデータの前記データ端子への出力を禁止するとともに前記データ端子をハイインピーダンス状態に設定するために、前記トライステート出力バッファを制御する出力マスク回路を備えていることを特徴とする半導体メモリ。
(付記15)
付記12記載の半導体メモリにおいて、
前記試験モード中に、前記リフレッシュタイマから出力される前記内部リフレッシュ要求をマスクし、外部試験端子を介して供給される試験リフレッシュ要求を前記内部リフレッシュ要求の代わりに前記リフレッシュ制御回路に出力するリフレッシュ選択回路を備えていることを特徴とする半導体メモリ。
(付記16)
付記12記載の半導体メモリにおいて、
前記リフレッシュタイマは、前記試験モード中に、前記リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受けることを特徴とする半導体メモリ。
(付記17)
付記12記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
前記裁定回路は、
前記アクセス要求を前記内部リフレッシュ要求より優先させるときに、前記アクセス制御信号を出力した後に、前記第2リフレッシュ制御信号を出力し、
前記内部リフレッシュ要求を前記アクセス要求より優先させるときに、前記第1リフレッシュ制御信号、前記アクセス制御信号、および前記第2リフレッシュ制御信号を順次出力することを特徴とする半導体メモリ。
(付記18)
付記17記載の半導体メモリにおいて、
前記第1リフレッシュ動作の実行時間は、前記第1リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第2リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
(付記19)
複数のメモリセルを有するメモリコアと、
前記メモリセルをアクセスするためのアクセス要求を受信する外部端子と、
所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求と前記リフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、前記リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、前記アクセス要求の供給タイミングに応じて、第1時刻と前記第1時刻より遅い第2時刻との間に設定するコア制御回路とを備えていることを特徴とする半導体メモリ。
(付記20)
付記19記載の半導体メモリにおいて、
前記コア制御回路は、
前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が小さいときに、前記終了時刻を早く設定し、
前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が大きいときに、前記終了時刻を遅く設定することを特徴とする半導体メモリ。
(付記21)
付記19記載の半導体メモリにおいて、
前記アクセス要求と前記リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
前記裁定回路は、
前記アクセス要求を前記リフレッシュ要求より優先させるときに、前記コア制御回路に、アクセス動作を開始するためのアクセス制御信号を出力した後にリフレッシュ動作を開始するためのリフレッシュ制御信号を出力し、
前記リフレッシュ要求を前記アクセス要求より優先させるときに、前記コア制御回路に、前記リフレッシュ制御信号を出力した後に前記アクセス制御信号を出力し、
前記コア制御回路は、前記アクセス制御信号および前記リフレッシュ制御信号に応じて前記アクセス動作および前記リフレッシュ動作をそれぞれ実行することを特徴とする半導体メモリ。
(付記22)
付記19記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルにそれぞれ接続された複数のワード線を備え、
前記リフレッシュ動作の前記終了時刻は、前記ワード線の非活性化時刻に対応することを特徴とする半導体メモリ。
(付記23)
付記22記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルに接続されたビット線と前記ビット線に接続されたセンスアンプとを備え、
前記リフレッシュ動作の前記終了時刻は、前記センスアンプの非活性化時刻に対応することを特徴とする半導体メモリ。
(付記24)
付記19記載の半導体メモリにおいて、
前記コア制御回路は、前記第1時刻を通知する第1時刻信号、前記第2時刻を通知する第2時刻信号を生成するタイミング生成回路を備え、
前記コア制御回路は、前記終了時刻を、前記第1および第2時刻信号の生成タイミングに対する前記アクセス要求の供給タイミングに応じて設定することを特徴とする半導体メモリ。
(付記25)
付記19記載の半導体メモリにおいて、
前記コア制御回路は、
前記アクセス要求が前記第1時刻より前に供給されるときに、前記終了時刻を前記第1時刻に設定することで前記メモリコアに第1ショートリフレッシュ動作を実行させ、
前記アクセス要求が前記第1時刻から前記第2時刻の間に供給されるときに、前記終了時刻を前記アクセス要求の供給時刻に設定することで前記メモリコアに第2ショートリフレッシュ動作を実行させ、
前記アクセス要求が前記第2時刻後に供給されるときに、前記終了時刻を前記第2時刻に設定することで前記メモリコアに通常リフレッシュ動作を実行させることを特徴とする半導体メモリ。
(付記26)
付記19記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルに接続された複数のワード線を備え、
半導体メモリは、前記リフレッシュタイマが出力する前記リフレッシュ要求の生成間隔の長い第1動作モードと、前記リフレッシュ要求の生成間隔の短い第2動作モードとを有し、
前記リフレッシュ要求に対応して、前記ワード線の一つが選択され、
前記第1動作モード中に、前記リフレッシュ要求に対応して前記第1または第2ショートリフレッシュ動作が実行されるとき、この第1または第2ショートリフレッシュ動作後に、選択されたワード線に対して前記通常リフレッシュ動作を試み、
次のリフレッシュ要求が発生するまでに、前記アクセス要求が優先され、前記選択されたワード線に対する前記通常リフレッシュ動作が実行できないときに、前記第2動作モードに移行することを特徴とする半導体メモリ。
(付記27)
付記26記載の半導体メモリにおいて、
前記ワード線を順次選択するために、前記リフレッシュ要求に応答してカウント動作するリフレッシュカウンタを備え、
前記第2動作モード中に、前記通常リフレッシュ動作のみが実行されて前記リフレッシュカウンタが1周したときに、前記第1動作モードに移行することを特徴とする半導体メモリ。
付記7の半導体メモリでは、第1および第2リフレッシュ動作の実行時間、および2回のアクセス動作の実行時間の和は、アクセス要求の最小供給間隔である外部アクセスサイクル時間の2回分より小さい。換言すれば、2回の外部アクセスサイクル時間の間に、第1および第2リフレッシュ動作と、2回のアクセス動作とを実行できる。本発明では、上述したように、第1リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
付記9の半導体メモリでは、第2リフレッシュ動作の実行時間は、アクセス動作の実行時間より短い。このため、第2リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミングに余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
付記23の半導体メモリでは、メモリコアは、メモリセルに接続されたビット線とビット線に接続されたセンスアンプを有している。リフレッシュ動作の終了時刻は、センスアンプの非活性化時刻に対応する。すなわち、コア制御回路は、アクセス要求の供給タイミングに応じてワード線を非活性化するとともに、センスアンプを非活性化することで、リフレッシュ動作を終了する。
本発明の半導体メモリでは、第1リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、第1および第2リフレッシュ動作において、増幅工程の時間のみを調整することで、第1リフレッシュ動作の実行時間を容易に最小限にできる。すなわち、コア制御回路等の回路を簡易に構成できる。
本発明の半導体メモリでは、2回の外部アクセスサイクル時間の間に、第1および第2リフレッシュ動作と、2回のアクセス動作とを実行できる。第1リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
本発明の半導体メモリでは、第2リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミング余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
本発明の半導体メモリでは、1つの外部試験端子により、第1および第2リフレッシュ信号の生成間隔を自在に設定できる。
本発明の半導体メモリでは、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出でき、半導体メモリのリフレッシュ動作に関連する動作特性を容易に評価できる。また、データ端子を外部端子として使用することで、データ端子を試験端子として兼用できる。このため、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
本発明の半導体メモリでは、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
本発明の半導体メモリでは、リフレッシュ動作の終了時刻は、固定でなく、アクセス要求の供給タイミングに応じて可変である。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくことが防止できる。アクセス時間がばらつかないため、アクセス時間のワースト値を小さくできる。
本発明の半導体メモリでは、タイミング生成回路により、第1時刻信号および第2時刻信号を生成することで、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
12 リフレッシュタイマ
14 リフレッシュ制御回路
16 リフレッシュカウンタ
18 リフレッシュアドレス入力回路
20 外部アドレス入力回路
22 スイッチ回路
24 データ入出力回路
26 コア制御回路
28 メモリコア
30 第1タイミング制御回路
32 第2タイミング制御回路
34 OR回路
Claims (11)
- 複数のメモリセルを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス信号を出力するコマンド制御回路と、
前記メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
第1リフレッシュ動作時間に対応する第1リフレッシュ信号を生成するとともに、前記リフレッシュ要求に応じて前記第1リフレッシュ動作時間よりも長い第2リフレッシュ動作時間に対応する第2リフレッシュ信号を生成するリフレッシュ制御回路と、
前記メモリコアがリフレッシュ動作およびアクセス動作を実行していない間に前記リフレッシュ要求と前記アクセス要求とが競合するときに、前記第1リフレッシュ信号に基づく第1リフレッシュ動作を実行した後にアクセス動作を実行し、前記アクセス動作後に前記第2リフレッシュ信号に基づく第2リフレッシュ動作を実行するコア制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記第1リフレッシュ動作の実行時間は、前記第1リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第2リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
試験モード中に、試験リフレッシュ要求信号を受信する外部試験端子と、
前記外部試験端子に供給される前記試験リフレッシュ要求信号に応答して第1試験リフレッシュ信号および第2試験リフレッシュ信号を生成し、生成した第1および第2試験リフレッシュ信号を前記第1および第2リフレッシュ信号として順次出力する試験制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記外部試験端子は、試験モード中に、パルス波形を有する前記試験リフレッシュ要求信号を受信し、
前記試験制御回路は、前記第1および第2リフレッシュ信号の生成間隔を、前記試験リフレッシュ要求信号のパルス幅に応じて設定することを特徴とする半導体メモリ。 - 複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求および前記内部リフレッシュ要求の発生タイミングに応じて、前記センスアンプを第1期間活性化するための第1リフレッシュ制御信号、および前記センスアンプを前記第1期間より長い第2期間活性化するための第2リフレッシュ制御信号のいずれかを出力するリフレッシュ制御回路と、
前記アクセス制御信号に応答して前記メモリコアにアクセス動作を実行させ、前記第1および第2リフレッシュ制御信号に応答して、前記メモリコアに第1および第2リフレッシュ動作を実行させる動作制御回路と、
試験モード中に動作し、前記第1リフレッシュ制御信号を検出したときに検出信号を出力する検出回路とを備えていることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記検出信号を半導体メモリの外部に出力する外部端子であるデータ端子と、
前記メモリセルからの読み出しデータを前記データ端子に出力するトライステート出力バッファと、
前記試験モード中に、前記検出信号に応答して前記読み出しデータの前記データ端子への出力を禁止するとともに前記データ端子をハイインピーダンス状態に設定するために、前記トライステート出力バッファを制御する出力マスク回路を備えていることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記試験モード中に、前記リフレッシュタイマから出力される前記内部リフレッシュ要求をマスクし、外部試験端子を介して供給される試験リフレッシュ要求を前記内部リフレッシュ要求の代わりに前記リフレッシュ制御回路に出力するリフレッシュ選択回路を備えていることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
前記裁定回路は、
前記アクセス要求を前記内部リフレッシュ要求より優先させるときに、前記アクセス制御信号を出力した後に、前記第2リフレッシュ制御信号を出力し、
前記内部リフレッシュ要求を前記アクセス要求より優先させるときに、前記第1リフレッシュ制御信号、前記アクセス制御信号、および前記第2リフレッシュ制御信号を順次出力し
前記第1リフレッシュ動作の実行時間は、前記第1リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第2リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。 - 複数のメモリセルを有するメモリコアと、
前記メモリセルをアクセスするためのアクセス要求を受信する外部端子と、
所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求と前記リフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、前記リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、前記アクセス要求の供給タイミングに応じて、第1時刻と前記第1時刻より遅い第2時刻との間に設定するコア制御回路とを備え、
前記メモリコアは、前記メモリセルに接続された複数のワード線を備え、
半導体メモリは、前記リフレッシュタイマが出力する前記リフレッシュ要求の生成間隔の長い第1動作モードと、前記リフレッシュ要求の生成間隔の短い第2動作モードとを有し、
前記リフレッシュ要求に対応して、前記ワード線の一つが選択され、
前記第1動作モード中に、前記リフレッシュ要求に対応して第1または第2ショートリフレッシュ動作が実行されるとき、この第1または第2ショートリフレッシュ動作後に、選択されたワード線に対して前記通常リフレッシュ動作を試み、
次のリフレッシュ要求が発生するまでに、前記アクセス要求が優先され、前記選択されたワード線に対する通常リフレッシュ動作が実行できないときに、前記第2動作モードに移行することを特徴とする半導体メモリ。 - 請求項9記載の半導体メモリにおいて、
前記ワード線を順次選択するために、前記リフレッシュ要求に応答してカウント動作するリフレッシュカウンタを備え、
前記第2動作モード中に、前記通常リフレッシュ動作のみが実行されて前記リフレッシュカウンタが1周したときに、前記第1動作モードに移行することを特徴とする半導体メモリ。 - 複数のメモリセルを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス信号を出力するコマンド制御回路と、
前記メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
前記メモリコアがリフレッシュ動作およびアクセス動作を実行していない間に前記リフレッシュ要求と前記アクセス要求とが競合するときに、第1リフレッシュ動作時間に対応する第1リフレッシュ信号を所定時間出力し、前記アクセス信号に対応するアクセス動作の実行後に前記第1リフレッシュ動作時間よりも長い第2リフレッシュ動作時間に対応する第2リフレッシュ信号を出力するリフレッシュ制御回路と、
前記アクセス信号に応答して前記アクセス動作を実行し、前記第1および第2リフレッシュ信号に応答して第1および第2リフレッシュ動作をそれぞれ実行するコア制御回路とを備えていることを特徴とする半導体メモリ。
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