TW201931360A - 控制記憶體的電路及相關的方法 - Google Patents

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Abstract

本發明揭露了一種控制一記憶體的電路，其包含有一頻率參數產生器、一時脈產生器以及一記憶體控制器，其中該頻率參數產生器用以產生至少一頻率控制訊號；該時脈產生器係耦接於該頻率參數產生器，且用以根據該頻率控制訊號來多次調升或是多次調降一時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率；以及該記憶體控制器係耦接於該時脈產生器，且用以接收該時脈訊號，並根據該時脈訊號來控制該記憶體。

Description

控制記憶體的電路及相關的方法
本發明係有關於記憶體，尤指一種控制動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)的電路及相關的方法。
在一般的動態隨機存取記憶體系統中，記憶體控制器會在記憶體對頻寬的需求不高的時候進行降頻，以達到省電的效果。然而，在先前技術中，動態隨機存取記憶體只有在自我更新模式(self-refresh mode)下才可以改變頻率，因此，若記憶體控制器要控制動態隨機存取記憶體進行升頻或降頻，則必須額外犧牲進入/離開自我更新模式的時間(毫秒(ms)等級)。若是記憶體對頻寬的需求有快速且反覆的改變時，則記憶體控制器會頻繁地控制記憶體進入/離開自我更新模式，進而造成大量的時間延遲。
因此，本發明的目的之一在於提出一種控制記憶體的電路及相關的方法，其可以大幅降低記憶體進入自我更新模式的次數，以解決先前技術中的問題。
在本發明的一個實施例中，揭露了一種控制一記憶體的電路，其包含有一頻率參數產生器、一時脈產生器以及一記憶體控制器，其中該頻率參數產生器用以產生至少一頻率控制訊號；該時脈產生器係耦接於該頻率參數產生器，且用以根據該頻率控制訊號來多次調升或是多次調降一時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率；以及該記憶體控制器係耦接於該時脈產生器，且用以接收該時脈訊號，並根據該時脈訊號來控制該記憶體。
在本發明的另一個實施例中，揭露了一種控制一記憶體的方法，其包含有：使用一頻率參數產生器來產生至少一頻率控制訊號；根據該頻率控制訊號來多次調升或是多次調降一時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率；以及根據該時脈訊號來控制該記憶體。
在本發明的另一個實施例中，揭露了一種控制一記憶體的電路，其中該記憶體為一動態隨機存取記憶體，且該電路包含有一記憶體控制器以及一調頻決定電路。該記憶體控制器係用以控制該記憶體的存取；以及該調頻決定電路係用以自動偵測該記憶體的一存取需求，以觸發該記憶體控制器控制該記憶體進入或是離開一自我更新模式。
第1圖為根據本發明一實施例之電路100的方塊圖。如第1圖所示，電路100包含了一頻率參數產生器控制電路110、一頻率參數產生器120、一時脈產生器130、一記憶體控制器140以及一記憶體150。在本實施例中，記憶體控制器140係為一動態隨機存取記憶體控制器，且記憶體150為一動態隨機存取記憶體。
在電路100的操作中，當記憶體150的頻率需要調整時，頻率參數產生器控制電路110會先產生一起始頻率參數START、一目標頻率參數END以及一頻率調整速度參數R至頻率參數產生器120，其中起始頻率參數START係用來表示時脈產生電路130所產生之一時脈訊號CLK的一起始頻率(或是時脈訊號CLK的目前頻率)，目標頻率參數END係用來表示時脈訊號CLK的一目標頻率，以及頻率調整速度參數R係用來表示時脈訊號CLK在做頻率調整時的調整速度。接著，頻率參數產生器控制電路110利用一致能訊號EN致能頻率參數產生器；此外，頻率參數產生器控制電路110另利用一取樣間隔參數CNT控制頻率參數產生器120根據一取樣間隔來輸出一頻率控制訊號VSET，以供時脈產生器130調整時脈訊號CLK的頻率。
舉例來說，假設記憶體150的頻率需要由3200MHz調降至1600MHz，則頻率參數產生器控制電路110先產生用來表示3200MHz的起始頻率參數START、用來表示1600MHz的目標頻率參數END以及頻率調整速度參數R至頻率參數產生器120。根據相同的取樣間隔參數CNT，若是頻率調整速度參數R的設定為一較慢的頻率調降速度，則頻率參數產生器120在收到致能訊號EN之後便可以根據取樣間隔參數CNT依序地輸出代表3100MHz、3000MHz、2900MHz、…、1600MHz的頻率控制訊號VSET至時脈產生器130以緩慢地改變時脈訊號CLK的頻率；而若是頻率調整速度參數R的設定為一較快的頻率調降速度，則頻率參數產生器120在收到致能訊號EN之後便可以根據取樣間隔參數CNT直接輸出代表1600MHz的頻率控制訊號VSET至時脈產生器130以快速地改變時脈訊號CLK的頻率。實作上，頻率調整速度參數R可以隨時依需求進行設定，而非定值。
記憶體控制器140接收來自時脈產生器130的時脈訊號CLK，使用時脈訊號CLK來對記憶體150進行存取。
在本發明的一個實施例中，頻率參數產生器控制電路110產生的頻率調整速度參數R係控制時脈訊號CLK之頻率改變的速率低於一上限值，且當時脈產生器130根據頻率控制訊號VSET來調整時脈訊號CLK之頻率的時候，記憶體控制器140不需要先控制記憶體150進入自我更新模式(self-refresh mode)，而是於記憶體150停留在正常操作模式下直接調整時脈訊號CLK之頻率。如此一來，即可避免先前技術中所提到之頻繁地進入/離開自我更新模式而造成大量延遲的問題。
藉由頻率調整速度參數R控制時脈訊號CLK之頻率改變的速率低於一上限值，除了可以避免前述頻繁地進入/離開自我更新模式所產生的延遲問題，更可以避免先前技術中快速大幅調升或調降頻率所造成的脈衝干擾(glitch)，且緩慢地調升或調降頻率也可降低電磁干擾(electromagnetic interference，EMI)的問題。
此外，在一實施例中，頻率參數產生器控制電路110可以接收時脈產生器130所產生之時脈訊號CLK或頻率參數產生器120所輸出的頻率控制訊號VSET。若是所接收之時脈訊號CLK的頻率等於目標頻率或所接收之頻率控制訊號VSET所對應的時脈訊號CLK的頻率等於目標頻率，則頻率參數產生器控制電路110可以停止產生致能訊號EN以關閉頻率參數產生器120。
第2圖為根據本發明一實施例之頻率參數產生器120的方塊圖。如第2圖所示，頻率參數產生器120包含了減法器210、減法器220、加法器270、一乘法器230、一延遲電路250以及一取樣電路280。在頻率參數產生器120的操作中，首先，減法器210將起始頻率參數START與目標頻率參數END相減以產生一差異訊號，而減法器220、乘法器230以及延遲電路250則構成一迴圈，其中減法器220係將該差異訊號與延遲電路250的輸出相減，之後再透過乘法器230與頻率調整速度參數R相乘得到一調整值，該調整值經過延遲電路250的延遲可與後續的差異訊號相減；同時，加法器270將起始頻率參數START與調整值相加以產生待取樣頻率控制訊號，而取樣電路280再根據取樣間隔參數CNT取樣待取樣頻率控制訊號以產生頻率控制訊號VSET並傳送至時脈產生器130。
需要注意的是，第2圖的電路架構只是作為一範例說明，而非是本發明的限制，只要頻率參數產生器120可以根據頻率調整速度參數R來調整頻率控制訊號VSET所代表之頻率調升或調降的速率，相關設計上的變化應隸屬於本發明的範疇。
第3圖為根據本發明一實施例之時脈產生器130的方塊圖。如第3圖所示，時脈產生器130包含了一展頻時脈產生電路310以及一鎖相迴路320。展頻時脈產生電路310係接收頻率控制訊號VSET，並據以產生一展頻時脈訊號SS_CLK，舉例來說，展頻時脈產生電路310可以藉由一個週期性的調變訊號(例如，三角波訊號)來改變訊號的頻率，使原本集中在某個頻率的能量分散開來，以達到頻率調變的功能。接著，鎖相迴路320根據展頻時脈訊號SS_CLK來產生時脈訊號CLK至記憶體控制器140。
第4圖為根據本發明一實施例之控制記憶體150的方法的流程圖。參考第1~3圖的實施例所揭露的內容，第4圖的流程如下所述。
步驟400：流程開始。
步驟401：確認時脈產生器130是否處於穩定狀態。詳言之，步驟401是確認時脈產生器130中鎖相迴路320的輸出係處於穩定狀態，亦即時脈產生器130能夠產生具有穩定的一起始頻率的時脈訊號CLK至記憶體控制器140。
步驟402：判斷時脈訊號CLK的頻率是否需要改變。若是，流程進入步驟404；若否，流程回到步驟401。
步驟404：設定頻率參數產生器120的參數。頻率參數產生器控制電路110傳送起始頻率參數START、目標頻率參數END以及頻率調整速度參數R至頻率參數產生器120以供頻率參數產生器120進行設定。
步驟406：致能頻率參數產生器120。頻率參數產生器控制電路110利用致能訊號EN致能頻率參數產生器120以開始產生頻率控制訊號VSET至時脈產生器130。
步驟407：時脈產生器130依據頻率控制訊號VSET改變時脈訊號CLK的頻率。詳言之，時脈產生器130係依據將頻率控制訊號VSET逐漸將具有起始頻率的時脈訊號CLK改變為具有目標頻率的時脈訊號CLK，其中該目標頻率係由目標頻率參數END決定。
步驟408：判斷時脈訊號CLK是否已切換至目標頻率參數END。若是，流程進入步驟410；若否，流程回到步驟408。請注意，步驟408亦可藉由頻率控制訊號VSET來進行判斷。
步驟410：確認時脈產生器130是否處於穩定狀態。詳言之，步驟410是確認時脈產生器130中鎖相迴路320的輸出係處於穩定狀態，亦即時脈產生器130能夠產生具有穩定的目標頻率的時脈訊號CLK至記憶體控制器140。
步驟412：關閉頻率參數產生器120。頻率參數產生器控制電路110停止傳送致能訊號EN以關閉頻率參數產生器120。請注意，雖然關閉了頻率參數產生器120，時脈產生器130仍繼續依照最後的調整結果進行時脈訊號CLK的輸出。
第5圖為根據本發明一實施例之電路500的方塊圖。電路500與第1圖所示之電路100相比，主要是多了調頻決定電路560，因此以下的說明主要針對調頻決定電路560的部分。在電路500的操作中，調頻決定電路560係自動偵測記憶體550的存取需求，以決定針對時脈訊號CLK進行調頻。也就是說，調頻決定電路560係用來執行第4圖中之步驟402。具體來說，調頻決定電路560可以依據記憶體控制器540是否接收到來自至少一功能區塊的存取請求，或是依據目前記憶體控制器540中所需要使用的頻寬，以產生頻率調整訊號VF來進行頻率調整。假設目前記憶體控制器540並未接收到功能區塊的存取請求，或是記憶體控制器540中所需要使用的頻寬低於一臨界值，表示可以降頻來進行較省電的操作，此時調頻決定電路560發送頻率調整訊號VF至頻率參數產生器控制電路510來控制頻率參數產生器520產生頻率控制訊號VSET至時脈產生器530以降低時脈訊號CLK的頻率；之後，假設目前記憶體控制器540接收到功能區塊的存取請求，或是記憶體控制器540中所需要使用的頻寬高於該臨界值，調頻決定電路560會發送頻率調整訊號VF至頻率參數產生器控制電路510，以控制頻率參數產生器520產生頻率控制訊號VSET至時脈產生器530以提升時脈訊號CLK的頻率至目標頻率。至於調升或是調降的操作可參考以上步驟404~412所述，細節不再贅述。
在第5圖的實施例中，由於調頻決定電路560可以自動偵測記憶體控制器540之存取記憶體550的相關資訊來決定是否進行調頻，因此可以有效率地進行操作並達到省電的功能。此外，透過頻率參數產生器控制電路510以及頻率參數產生器520來逐步調升或調降頻率，可以避免先前技術中快速大幅調升或調降頻率所造成的脈衝干擾，而使得系統更加地穩定。
在一實施例中，調頻決定電路560可設置於記憶體控制器540之中，參考第6圖，其為根據本發明一實施例之記憶體控制器540的方塊圖。如第6圖所示，記憶體控制器540包含了調頻決定電路560、一仲裁電路610、一頻寬偵測電路620以及一處理電路630，其中仲裁電路610係可接收來自多個功能區塊602、604、606的存取請求，並決定其處理順序。頻寬偵測電路620可以即時的偵測仲裁電路610內部的頻寬(即，仲裁電路610的資料流通量，仲裁電路610接收越多功能區塊的存取請求時有越大的資料流通量)，且調頻決定電路560即時地根據頻寬偵測電路620的偵測結果來產生頻率調整訊號VF；及/或是頻寬偵測電路620可以判斷功能區塊602、604、606是否有發送存取請求至仲裁電路610，若是沒有偵測到有任何功能區塊發送存取請求，則調頻決定電路560產生頻率調整訊號VF來調降時脈訊號CLK的頻率；若是偵測到有任一區塊發送存取請求，則調頻決定電路560產生頻率調整訊號VF來調升時脈訊號CLK的頻率。
第7圖為根據本發明另一實施例之電路700的方塊圖。電路700與第5圖所示之電路500的功能類似，差異在於調頻決定電路760會另外根據記憶體750的存取需求來控制記憶體控制器740的內部處理電路進入/離開自我更新模式，而此進入/離開自我更新模式可以包含三個階段，分別為降頻階段、閒置階段以及升頻階段。具體來說，假設目前記憶體控制器740並未接收到功能區塊的存取請求，或是記憶體控制器740中所需要使用的頻寬低於一臨界值，則調頻決定電路760發送一控制訊號CMD至記憶體控制器740以使得記憶體控制器740的內部處理電路進入自我更新模式，接著，調頻決定電路760發送一頻率調整訊號VF至頻率參數產生器控制電路710，以控制頻率參數產生器720產生頻率控制訊號VSET至時脈產生器730來逐漸降低時脈訊號CLK的頻率，其中調降頻率的操作可參考以上步驟404~412所述。之後，記憶體控制器740便進入了閒置階段。接著，當目前記憶體控制器740接收到功能區塊的存取請求，或是記憶體控制器740中所需要使用的頻寬高於該臨界值，調頻決定電路760會再發送頻率調整訊號VF至頻率參數產生器控制電路710，以控制頻率參數產生器720產生頻率控制訊號VSET至時脈產生器730來逐漸提升時脈訊號CLK的頻率，之後調頻決定電路760再發送控制訊號CMD至記憶體控制器740以使得記憶體控制器740的內部處理電路離開自我更新模式。
在第7圖的實施例中，由於調頻決定電路760可以自動偵測記憶體控制器740之存取記憶體750的相關資訊來決定是否進入/離開自我更新模式後再進行降頻/升頻操作，因此可以更有效率地進行操作並達到省電的功能(進入自我更新模式的閒置階段時可以達到最佳的省電效果)；此外，由於一併採用了先前實施例所述之控制升頻/降頻速度的技術內容，故可以同時避免脈衝干擾以及電磁干擾的問題。
在一實施例中，調頻決定電路760可設置於記憶體控制器740之中，參考第8圖，其為根據本發明另一實施例之記憶體控制器740的方塊圖。第8圖所示之記憶體控制器740與第6圖所示之記憶體控制器540類似，差異在於調頻決定電路760另外產生控制訊號CMD至處理電路830以控制記憶體控制器740進入/離開自我更新模式。由於本領域具有通常知識者在閱讀過第4~7的實施例後應能明瞭第8圖所示之記憶體控制器740的操作，故細節在此不予贅述。
第9圖為根據本發明一實施例之控制記憶體750的方法的流程圖。參考第7、8圖實施例所揭露的內容，第9圖的流程如下所述。
步驟900：記憶體控制器740在一正常操作模式。
步驟902：判斷記憶體控制器740是否處於一閒置狀態，例如調頻決定電路760判斷記憶體控制器740已經有一段時間並未收到來自功能區塊802、804、806的存取請求。
步驟904：調頻決定電路760以控制訊號CMD控制記憶體控制器740進入自我更新模式。
步驟906：自我更新電路760發送頻率調整訊號VF至頻率參數產生器控制電路710，以控制頻率參數產生器720產生頻率控制訊號VSET至時脈產生器730來降低時脈訊號CLK的頻率。當時脈訊號CLK的頻率降到夠低時，流程進入步驟908。
步驟908：記憶體控制器740進入自我更新模式的閒置階段。
步驟910：於步驟904進行的期間，判斷記憶體控制器740是否接收到來自功能區塊802、804、806的存取請求，若是，流程進入步驟918；若否，則繼續步驟904。
步驟912：於步驟906與步驟908進行的期間，判斷記憶體控制器740是否接收到來自功能區塊802、804、806的存取請求，若是，流程進入步驟916；若否，流程回到步驟908。
步驟916：自我更新電路760發送頻率調整訊號VF至頻率參數產生器控制電路710，以控制頻率參數產生器720產生頻率控制訊號VSET至時脈產生器730來提升時脈訊號CLK的頻率。
步驟918：調頻決定電路760以控制訊號CMD控制記憶體控制器740離開自我更新模式。
簡要歸納本發明，在本發明之實施例中，係透過設置一頻率參數產生器以較為緩慢的速率逐步地對頻率進行調整，進而使得記憶體控制器可以在不需要進入自我更新模式的情形下仍可以進行升頻或是降頻的操作；而透過設置調頻決定電路來動態地偵測存取需求以決定是否進入或是離開自我更新模式，可以有效率地進行操作並達到省電的功能；此外，在進入與離開自我更新模式時採用較為緩慢的速率逐步地對頻率進行調整，更可以避免一次大幅地調升或調降頻率所造成的脈衝干擾與電磁干擾的問題，使系統更加地穩定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、500、700‧‧‧電路
110、510、710‧‧‧頻率參數產生器控制電路
120、520、720‧‧‧頻率參數產生器
130、530、730‧‧‧時脈產生器
140、540、740‧‧‧記憶體控制器
150、550、750‧‧‧記憶體
210、220‧‧‧減法器
230‧‧‧乘法器
250‧‧‧延遲電路
270‧‧‧加法器
280‧‧‧取樣電路
310‧‧‧展頻時脈產生電路
320‧‧‧鎖相迴路
400~412、900~918‧‧‧步驟
560、760‧‧‧調頻決定電路
602、604、606、802、804、806‧‧‧功能區塊
610、810‧‧‧仲裁電路
620、820‧‧‧頻寬偵測電路
630、830‧‧‧處理電路
START‧‧‧起始頻率參數
END‧‧‧目標頻率參數
EN‧‧‧致能訊號
R‧‧‧頻率調整速度參數
CNT‧‧‧取樣間隔參數
VSET‧‧‧頻率控制訊號
CLK‧‧‧時脈訊號
SS_CLK‧‧‧展頻時脈訊號
CMD‧‧‧控制訊號
VF‧‧‧頻率調整訊號
第1圖為根據本發明一實施例之電路的方塊圖。 第2圖為根據本發明一實施例之頻率參數產生器的方塊圖。 第3圖為根據本發明一實施例之時脈產生器的方塊圖。 第4圖為根據本發明一實施例之控制記憶體的方法的流程圖。 第5圖為根據本發明另一實施例之電路的方塊圖。 第6圖為根據本發明一實施例之記憶體控制器的方塊圖。 第7圖為根據本發明另一實施例之電路的方塊圖。 第8圖為根據本發明另一實施例之記憶體控制器的方塊圖。 第9圖為根據本發明另一實施例之控制記憶體的方法的流程圖。

Claims (20)

  1. 一種控制一記憶體的電路，包含有： 一頻率參數產生器，用以產生一頻率控制訊號； 一時脈產生器，耦接於該頻率參數產生器，用以根據該頻率控制訊號來多次調升或是多次調降一時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率；以及 一記憶體控制器，耦接於該時脈產生器，用以接收該時脈訊號，並根據該時脈訊號來控制該記憶體。
  2. 如申請專利範圍第1項所述之電路，其中該頻率參數產生器接收一起始頻率參數、一目標頻率參數以及一頻率調整速度參數以產生該頻率控制訊號。
  3. 如申請專利範圍第2項所述之電路，其中該頻率參數產生器根據該起始頻率參數、該目標頻率參數以及該頻率調整速度參數以多次更新該頻率控制訊號，以使得該時脈產生器多次調升或是多次調降該時脈訊號的頻率。
  4. 如申請專利範圍第1項所述之電路，其中該記憶體係為一動態隨機存取記憶體，該記憶體控制器為一動態隨機存取記憶體控制器，且在該時脈產生器根據該頻率控制訊號來將該時脈訊號的頻率由一起始頻率調整至一目標頻率的過程中，該記憶體控制器不進入到一自我更新模式。
  5. 如申請專利範圍第1項所述之電路，另包含有： 一頻率參數產生器控制電路，用以傳送一起始頻率參數、一目標頻率參數、一頻率調整速度參數以及一致能訊號至該頻率參數產生器； 其中當時脈訊號的頻率需要調整時，該頻率參數產生器控制電路會先傳送該起始頻率參數、該目標頻率參數、該頻率調整速度參數至該頻率參數產生器，之後再傳送該致能訊號以致能該頻率參數產生器的操作。
  6. 如申請專利範圍第1項所述之電路，其中該記憶體係為一動態隨機存取記憶體，該記憶體控制器為一動態隨機存取記憶體控制器，且該電路另包含有： 一調頻決定電路，用以偵測該記憶體的一存取需求，並依據一偵測結果控制該記憶體控制器進入或是離開一自我更新模式。
  7. 如申請專利範圍第6項所述之電路，其中該存取需求係有關於一功能區塊針對該記憶體的一存取請求。
  8. 如申請專利範圍第6項所述之電路，另包含有： 一仲裁電路，耦接於複數功能區塊，用來接收來自複數功能區塊的存取請求並決定其處理順序，其中當該仲裁電路接收越多的存取請求時將使用越大的頻寬，以及該存取請求係有關於該仲裁電路所使用的頻寬。
  9. 一種控制一記憶體的方法，包含有： 使用一頻率參數產生器來產生至少一頻率控制訊號； 根據該頻率控制訊號來多次調升或是多次調降一時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率；以及 根據該時脈訊號來控制該記憶體。
  10. 如申請專利範圍第9項所述之方法，其中產生該至少一頻率控制訊號的步驟包含有： 使用該頻率參數產生器接收一起始頻率參數、一目標頻率參數以及一頻率調整速度參數以產生該頻率控制訊號。
  11. 如申請專利範圍第10項所述之方法，其中產生該頻率控制訊號以及根據該頻率控制訊號來調整該時脈訊號的頻率的步驟包含有： 使用該頻率參數產生器以根據該起始頻率參數、該目標頻率參數以及該頻率調整速度參數來多次更新該頻率控制訊號；以及 根據多次更新的該頻率控制訊號來多次調升或是多次調降該時脈訊號的頻率，以使得該時脈訊號的頻率由一起始頻率調整至一目標頻率。
  12. 如申請專利範圍第9項所述之方法，其中該記憶體係為一動態隨機存取記憶體，且該根據該時脈訊號來控制該記憶體的步驟係由一記憶體控制器執行，該方法另包含有： 在根據該頻率控制訊號來將該時脈訊號的頻率由一起始頻率調整至一目標頻率的過程中，該記憶體控制器不會進入到一自我更新模式。
  13. 如申請專利範圍第9項所述之方法，另包含有： 傳送一致能訊號至該頻率參數產生器； 其中當時脈訊號的頻率需要調整時，先傳送一起始頻率參數、一目標頻率參數、以及一頻率調整速度參數至該頻率參數產生器，之後再傳送該致能訊號以致能該頻率參數產生器。
  14. 如申請專利範圍第9項所述之方法，其中該記憶體係為一動態隨機存取記憶體，且該根據該時脈訊號來控制該記憶體的步驟係由一記憶體控制器執行，該方法另包含有： 自動偵測該記憶體之一存取需求，並依據一偵測結果控制該記憶體控制器進入或是離開一自我更新模式。
  15. 如申請專利範圍第14項所述之方法，其中該存取需求係有關於一功能區塊針對該記憶體的一存取請求。
  16. 如申請專利範圍第14項所述之方法，其中該電路包含一用來接收來自複數功能區塊的存取請求並決定其處理順序的仲裁電路，當該仲裁電路接收越多的存取請求時將使用越大的頻寬，該存取請求係有關於該仲裁電路所使用的頻寬。
  17. 一種控制一記憶體的電路，其中該記憶體為一動態隨機存取記憶體，且該電路包含有： 一記憶體控制器，用以控制該記憶體的存取；以及 一調頻決定電路，用以偵測該記憶體的一存取需求，以觸發該記憶體控制器進入或是離開一自我更新模式。
  18. 如申請專利範圍第17項所述的電路，其中該調頻決定電路偵測該記憶體控制器是否接收到來自至少一功能區塊的存取請求，或是偵測耦接於該至少一功能區塊與該記憶體控制器之間的一仲裁電路目前所使用的頻寬，以觸發該記憶體控制器進入或是離開該自我更新模式。
  19. 如申請專利範圍第18項所述的電路，其中當該調頻決定電路偵測該記憶體控制器沒有收到來自該至少一功能區塊的存取請求時，該調頻決定電路觸發該記憶體控制器進入該自我更新模式；以及當該調頻決定電路偵測該記憶體控制器是有收到來自該至少一功能區塊的存取請求時，該調頻決定電路觸發該記憶體控制器離開該自我更新模式。
  20. 如申請專利範圍第18項所述的電路，其中當該調頻決定電路偵測到該仲裁電路目前所使用的頻寬大於一臨界值時，該調頻決定電路觸發該記憶體控制器進入該自我更新模式；以及當該調頻決定電路偵測到該仲裁電路目前所使用的頻寬不大於該臨界值時，該調頻決定電路觸發該記憶體控制器離開該自我更新模式。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111506468B (zh) * 2019-01-30 2023-10-31 深圳富联富桂精密工业有限公司 硬盘状态监控系统及方法
US11449245B2 (en) * 2019-06-13 2022-09-20 Western Digital Technologies, Inc. Power target calibration for controlling drive-to-drive performance variations in solid state drives (SSDs)
US20220129200A1 (en) * 2020-10-26 2022-04-28 Qualcomm Incorporated Dram with quick random row refresh for rowhammer mitigation
TWI825636B (zh) * 2022-03-25 2023-12-11 南亞科技股份有限公司 電子測試系統及電子測試方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496888B1 (en) * 1999-09-15 2002-12-17 Intel Corporation Incorporation of bus ratio strap options in chipset logic
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ
US7430676B2 (en) 2006-03-03 2008-09-30 Apple, Inc. Method and apparatus for changing the clock frequency of a memory system
TWI441009B (zh) * 2010-12-28 2014-06-11 Ralink Technology Corp 用於電腦系統之處理單元的時脈頻率調整方法及相關裝置
CN105913868B (zh) * 2016-03-31 2018-09-21 华为技术有限公司 一种调整频率的方法、片上系统及终端

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