TWI825636B

TWI825636B - 電子測試系統及電子測試方法

Info

Publication number: TWI825636B
Application number: TW111111339A
Authority: TW
Inventors: 詹佩函
Original assignee: 南亞科技股份有限公司
Priority date: 2022-03-25
Filing date: 2022-03-25
Publication date: 2023-12-11
Also published as: TW202338385A; CN116844622A

Abstract

一種電子測試系統，包含讀寫器、記憶體及處理器。讀寫器用以讀寫複數資訊。記憶體用以儲存複數個指令。處理器用以由記憶體取得複數個指令以執行以下步驟：於第一讀寫階段，藉由處理器產生並寫入啟動信號；於第一讀寫階段，於第一位置藉由讀寫器讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍；於第一讀寫階段，藉由處理器產生並寫入預充信號；於第二讀寫階段，藉由處理器產生並寫入啟動信號；於第二讀寫階段，於第二位置藉由讀寫器讀取N個展頻信號；以及於第二讀寫階段，藉由處理器產生並寫入預充信號。

Description

電子測試系統及電子測試方法

本案係有關於一種測試系統及測試方法，且特別是有關於一種電子測試系統及電子測試方法。

傳統的記憶體，例如動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）於讀取（Read）時，有時會因為電磁干擾（Electromagnetic Interference, EMI）導致所讀取資訊錯誤，造成無法正常讀取儲存於記憶體中的資訊。

發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本案實施例的重要/關鍵元件或界定本案的範圍。

本案內容之一技術態樣係關於一種電子測試系統。電子測試系統包含讀寫器、記憶體及處理器。讀寫器用以讀寫複數資訊。記憶體用以儲存複數個指令。處理器用以由記憶體取得複數個指令以執行以下步驟：於第一讀寫階段，藉由處理器產生並寫入啟動信號；於第一讀寫階段，於第一位置藉由讀寫器讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍；於第一讀寫階段，藉由處理器產生並寫入預充信號；於第二讀寫階段，藉由處理器產生並寫入啟動信號；於第二讀寫階段，於第二位置藉由讀寫器讀取N個展頻信號；以及於第二讀寫階段，藉由處理器產生並寫入預充信號。

本案內容之又一技術態樣係關於一種電子測試方法，包含：於第一讀寫階段，產生並寫入啟動信號；於第一讀寫階段，於第一位置讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍；於第一讀寫階段，產生並寫入預充信號；於第二讀寫階段，產生並寫入啟動信號；於第二讀寫階段，於第二位置讀取N個展頻信號；以及於第二讀寫階段，產生並寫入預充信號。

因此，根據本案之技術內容，本案實施例所示之電子測試系統及電子測試方法得以於複數個位置讀取複數個展頻信號以確保所讀取資訊正確，避免電磁干擾（Electromagnetic Interference, EMI）所造成的影響。

在參閱下文實施方式後，本案所屬技術領域中具有通常知識者當可輕易瞭解本案之基本精神及其他發明目的，以及本案所採用之技術手段與實施態樣。

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本案的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本案具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。

除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本案所屬技術領域中具有通常知識者所理解與慣用的意義相同。此外，在不和上下文衝突的情形下，本說明書所用的單數名詞涵蓋該名詞的複數型；而所用的複數名詞時亦涵蓋該名詞的單數型。

另外，關於本文中所使用之「耦接」，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

第1圖係依照本案一實施例繪示一種電子測試系統的示意圖。如圖所示，電子測試系統100包含讀寫器110及主機120。此外，主機120包含記憶體121及處理器123。於連接關係上，讀寫器110耦接於主機120。於主機120內，處理器123耦接於記憶體121。

於第1圖中，讀寫器110繪示為單一裝置，此外，記憶體121及處理器123則一同繪示於另一裝置中，然而，本案不以第1圖所示之配置為限，於另一實施例中，讀寫器110、記憶體121及處理器123亦可設置於單一裝置內，在此不設限。

為確保所讀取資訊正確，本案提供如第1圖所示之電子測試系統100，其相關操作詳細說明如後所述。

在一實施例中，讀寫器110用以讀寫複數資訊。記憶體121用以儲存複數個指令。處理器123用以由記憶體121取得複數個指令以執行以下步驟：於第一讀寫階段，藉由處理器123產生並寫入啟動信號；於第一讀寫階段，於第一位置藉由讀寫器110讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍；於第一讀寫階段，藉由處理器123產生並寫入預充信號；於第二讀寫階段，藉由處理器123產生並寫入啟動信號；於第二讀寫階段，於第二位置藉由讀寫器110讀取N個展頻信號；以及於第二讀寫階段，藉由處理器123產生並寫入預充信號。

為使電子測試系統100之上述操作易於理解，請一併參閱第2圖及第3圖，第2圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖，第3圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖。

請一併參閱第1圖至第3圖，於操作上，於第一讀寫階段，藉由處理器123產生並寫入啟動信號。舉例而言，電子元件900可以是動態隨機存取記憶體（Dynamic Random Access Memory, DRAM），啟動信號可以為啟動信號（activate），於第一讀寫階段，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900中，此外，電子元件900可以有數個分頁，且數個分頁有數個（x,y）位置，於第一讀寫階段，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900的第一分頁中的（0,0）位置中，但本案不以此為限。

隨後，於第一讀寫階段中，於第一位置藉由讀寫器110讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍。舉例而言，第一位置可以為XY座標系的（0,0）位置，N個展頻信號可以為展頻時脈信號（Spread Spectrum Clocking, SSC），N 個展頻信號可以為展頻信號（R11～R1N、R21～R2N及/或R31～R3N），如第2圖所示，第一讀寫階段可以包含讀取階段（T1～T8），請參閱第3圖，以讀取階段T1為例，讀取階段T1可以包含讀取時間（T11～T1N），於讀取時間T11～T1N 所讀取到的N 個展頻信號可以為展頻信號（R11～R1N），例如展頻信號R11可以為讀取階段T1中的讀取時間T11所讀取到的展頻信號，以此類推，於讀取階段（T2）之讀取時間T21～T2N 所讀取到的N 個展頻信號可以為展頻信號（R21～R2N），於讀取階段（T3）之讀取時間T31～T3N 所讀取到的N 個展頻信號可以為展頻信號（R31～R3N），據此，於（0,0）位置可以藉由讀寫器110讀取N 個展頻信號（R11～R1N、R21～R2N及R31～R3N），但本案不以此為限。

然後，於第一讀寫階段，藉由處理器123產生並寫入預充信號。舉例而言，預充信號可以為預充信號（pre-charge），於第一讀寫階段，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900中，此外，於第一讀寫階段，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900的第一分頁中的（0,0）位置中，但本案不以此為限。

再來，於第二讀寫階段，藉由處理器123產生並寫入啟動信號。舉例而言，於第二讀寫階段，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900中，此外，於第二讀寫階段，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900的第一分頁中的（1,8）位置中，但本案不以此為限。

隨後，於第二讀寫階段，於第二位置藉由讀寫器110讀取N個展頻信號。舉例而言，第二位置可以為XY座標系的（1,8）位置，N 個展頻信號可以為展頻信號（R11～R1N、R21～R2N及/或R31～R3N），如第2圖所示，第二讀寫階段可以包含讀取階段（T1～T8），請參閱第3圖，以讀取階段T1為例，讀取階段T1可以包含讀取時間（T11～T1N），於讀取時間T11～T1N 所讀取到的N 個展頻信號可以為展頻信號（R11～R1N），例如展頻信號R11可以為讀取階段T1中的讀取時間T11所讀取到的展頻信號，以此類推，於讀取階段（T2）之讀取時間T21～T2N 所讀取到的N 個展頻信號可以為展頻信號（R21～R2N），於讀取階段（T3）之讀取時間T31～T3N 所讀取到的N 個展頻信號可以為展頻信號（R31～R3N），據此，於（1,8）位置可以藉由讀寫器110讀取N 個展頻信號（R11～R1N、R21～R2N及R31～R3N），但本案不以此為限。

然後，於第二讀寫階段，藉由處理器123產生並寫入預充信號。舉例而言，預充信號可以為預充信號（pre-charge），處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900中，此外，於第二讀寫階段，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900的第一分頁中的（1,8）位置中，但本案不以此為限。

根據以上所述，電子測試系統100可於讀寫階段中，於（x,y）位置上藉由依序寫入啟動信號（activate）、讀取N 個展頻信號（Spread Spectrum Clocking, SSC）及寫入預充信號（pre-charge）來完成記憶體的讀取測試，並透過讀取N 個展頻信號（SSC）的技術，避免電磁干擾（Electromagnetic Interference, EMI）所造成的影響，確保記憶體所讀取的資訊正確。

請參閱第2圖，在一實施例中，第一讀寫階段及第二讀寫階段各自包含X個讀取區間，其中X為大於0之正整數。舉例而言， X個讀取區間可以為讀取區間（T1+T2+T3+T4+T5+T6+T7+T8）、讀取區間（T1、T2、T3、T4、T5、T6、T7或T8）或讀取區間（T1+T2、T1+T2+T3、T1+T2+T3+T4、T1+T2+T3+T4+T5、T1+T2+T3+T4+T5+T6或T1+T2+T3+T4+T5+T6+T7），但本案不以此為限。

請參閱第3圖，在一實施例中，X個讀取區間包含N個讀取時間。舉例而言，X個讀取區間可以為讀取區間（T1），N個讀取時間可以為讀取時間（T11～T1N），讀取區間（T1）可以包含讀取時間（T11～T1N），但本案不以此為限。

請參閱第2圖，在一實施例中，N個展頻信號包含展頻頻帶百分比Sb。舉例而言，展頻頻帶百分比Sb可以為展頻時脈信號頻帶（Spread Spectrum Clocking band, SSC band）百分比，且SSC band依循公式：，其中fmax為展頻信號（SSC）的最大值，fmin為展頻信號（SSC）的最小值，展頻頻帶百分比可以落在4～5%，但本案不以此為限。

請參閱第2圖，在一實施例中，特定頻率範圍包含20kHz至60kHz。舉例而言，N個展頻信號可以落於特定頻率範圍（20kHz～60kHz），但本案不以此為限。

第4圖係繪示依照本案一實施例繪示一種電子測試方法之流程圖。第4圖之電子測試方法400包含以下步驟：

步驟410：於第一讀寫階段中，產生並寫入啟動信號；

步驟420：於第一讀寫階段中，於第一位置讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍；

步驟430：於第一讀寫階段中，產生並寫入預充信號；

步驟440：於第二讀寫階段中，產生並寫入啟動信號；

步驟450：於第二讀寫階段中，於第二位置讀取N個展頻信號；以及

步驟460：於第二讀寫階段中，產生並寫入預充信號。

為使電子測試方法400易於理解，請一併參閱第1圖至第4圖。在一實施例中，請參閱步驟410，可進一步於第一讀寫階段中，藉由處理器123產生並寫入啟動信號。舉例而言，電子元件900可以是動態隨機存取記憶體（Dynamic Random Access Memory, DRAM），啟動信號可以為啟動信號（activate），於第一讀寫階段中，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900中，此外，電子元件900可以有數個分頁，且數個分頁有數個（x,y）位置，於第一讀寫階段中，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900的第一分頁中的（0,0）位置中，但本案不以此為限。

在一實施例中，請參閱步驟420，可進一步於第一讀寫階段中，於第一位置藉由讀寫器110讀取N個展頻信號，其中N為大於0之正整數，其中N個展頻信號落於特定頻率範圍。舉例而言，第一位置可以為XY座標系的（0,0）位置，N個展頻信號可以為展頻時脈信號（Spread Spectrum Clocking, SSC），N 個展頻信號可以為展頻信號（R11～R1N、R21～R2N及/或R31～R3N），如第2圖所示，第一讀寫階段可以包含讀取階段（T1～T8），請參閱第3圖，以讀取階段T1為例，讀取階段T1可以包含讀取時間（T11～T1N），於讀取時間T11～T1N 所讀取到的N 個展頻信號可以為展頻信號（R11～R1N），例如展頻信號R11可以為讀取階段T1中的讀取時間T11所讀取到的展頻信號，以此類推，於讀取階段（T2）之讀取時間T21～T2N 所讀取到的N 個展頻信號可以為展頻信號（R21～R2N），於讀取階段（T3）之讀取時間T31～T3N 所讀取到的N 個展頻信號可以為展頻信號（R31～R3N），據此於（0,0）位置可以藉由讀寫器110讀取N 個展頻信號（R11～R1N、R21～R2N及R31～R3N），但本案不以此為限。

在一實施例中，請參閱步驟430，可進一步藉由處理器123產生並寫入預充信號。舉例而言，預充信號可以為預充信號（pre-charge），於第一讀寫階段中，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900中，此外，於第一讀寫階段中，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900的第一分頁中的（0,0）位置中，但本案不以此為限。

在一實施例中，請參閱步驟440，可進一步於第二讀寫階段中，藉由處理器123產生並寫入啟動信號。舉例而言，啟動信號可以為啟動信號（activate），於第二讀寫階段中，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900中，此外，於第二讀寫階段中，處理器123產生啟動信號（activate），並可以透過讀寫器110將啟動信號（activate）寫入電子元件900的第一分頁中的（1,8）位置中，但本案不以此為限。

在一實施例中，請參閱步驟450，可進一步於第二讀寫階段，於第二位置藉由讀寫器110讀取N個展頻信號。舉例而言，第一位置可以為XY座標系的（0,0）位置，展頻信號可以為展頻時脈信號（Spread Spectrum Clocking, SSC），N 個展頻信號可以為展頻信號（R11～R1N、R21～R2N及/或R31～R3N），如第2圖所示，第二讀寫階段可以包含讀取階段（T1～T8），請參閱第3圖，以讀取階段T1為例，讀取階段T1可以包含讀取時間（T11～T1N），於讀取時間T11～T1N 所讀取到的N 個展頻信號可以為展頻信號（R11～R1N），例如展頻信號R11可以為讀取階段T1中的讀取時間T11所讀取到的展頻信號，以此類推，於讀取階段（T2）之讀取時間T21～T2N 所讀取到的N 個展頻信號可以為展頻信號（R21～R2N），於讀取階段（T3）之讀取時間T31～T3N 所讀取到的N 個展頻信號可以為展頻信號（R31～R3N），據此，於（1,8）位置可以藉由讀寫器110讀取N 個展頻信號（R11～R1N、R21～R2N及R31～R3N），但本案不以此為限。

在一實施例中，請參閱步驟460，可進一步於第二讀寫階段中，藉由處理器123產生並寫入預充信號。舉例而言，預充信號可以為預充信號（pre-charge），於第二讀寫階段中，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900中，此外，於第二讀寫階段中，處理器123產生預充信號（pre-charge），並可以透過讀寫器110將預充信號（pre-charge）寫入電子元件900的第一分頁中的（1,8）位置中，但本案不以此為限。

請一併參閱第2圖至第4圖，在一實施例中，第一讀寫階段及第二讀寫階段各自包含X個讀取區間，其中X為大於0之正整數。舉例而言， X個讀取區間可以為讀取區間（T1+T2+T3+T4+T5+T6+T7+T8）、讀取區間（T1、T2、T3、T4、T5、T6、T7或T8）或讀取區間（T1+T2、T1+T2+T3、T1+T2+T3+T4、T1+T2+T3+T4+T5、T1+T2+T3+T4+T5+T6或T1+T2+T3+T4+T5+T6+T7），但本案不以此為限。

請一併參閱第3圖及第4圖，在一實施例中，X個讀取區間包含N個讀取時間。舉例而言，X個讀取區間可以為讀取區間（T1），N個讀取時間可以為讀取時間（T11～T1N），讀取區間（T1）可以包含讀取時間（T11～T1N），但本案不以此為限。

請一併參閱第2圖及第4圖，在一實施例中，X個展頻信號包含展頻頻帶百分比Sb。舉例而言，展頻頻帶百分比Sb可以為展頻時脈信號頻帶（Spread Spectrum Clocking band, SSC band）百分比，且SSC band依循公式：，其中fmax為展頻信號（SSC）的最大值，fmin為展頻信號（SSC）的最小值，展頻頻帶百分比可以落在4～5%，但本案不以此為限。

在一實施例中，特定頻率範圍包含20 kHz至60kHz。舉例而言，N個展頻信號可以落於特定頻率範圍（20 kHz～60kHz），但本案不以此為限。

第5圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖。如圖所示，在一實施例中，電子元件500包含8個分頁，且8個分頁有數個（x,y）位置，並透過本案的電子測試系統100依序於電子元件500的各個分頁的數個（x,y）位置寫入啟動信號、讀取N個展頻信號及寫入預充信號，其中數個（x,y）位置包含（0,0）及（x+1,y+8）。舉例而言，電子元件500可以是動態隨機存取記憶體（Dynamic Random Access Memory, DRAM），電子測試系統100於第一分頁的（0,0）位置寫入啟動信號、讀取N個展頻信號及寫入預充信號，再來，於第一分頁的（1,8）位置再次寫入啟動信號、讀取N個展頻信號及寫入預充信號，然後，電子測試系統100將第一分頁的所有（x+1,y+8）位置寫入啟動信號、讀取N個展頻信號及寫入預充信號後，則電子測試系統100於第二分頁的（0,0）位置寫入啟動信號、讀取N個展頻信號及寫入預充信號後，重複執行同第一分頁的步驟直到將第八分頁的（0,0）及所有（x+1,y+8）位置皆寫入啟動信號、讀取N個展頻信號及寫入預充信號，此外，啟動信號可以為啟動信號（activate），N個展頻信號可以為展頻時脈信號（Spread Spectrum Clocking, SSC），預充信號可以為預充信號（pre-charge），但本案不以此為限。

由上述本案實施方式可知，應用本案具有下列優點。本案實施例所示之電子測試系統及電子測試方法得以於複數個位置讀取複數個展頻信號以確保所讀取資訊正確，避免電磁干擾（Electromagnetic Interference, EMI）所造成的影響。

雖然上文實施方式中揭露了本案的具體實施例，然其並非用以限定本案，本案所屬技術領域中具有通常知識者，在不悖離本案之原理與精神的情形下，當可對其進行各種更動與修飾，因此本案之保護範圍當以附隨申請專利範圍所界定者為準。

100：電子測試系統 110：讀寫器 120：主機 121：記憶體 123：處理器 900：電子元件 T1～T8：讀取階段（讀取區間） T11～T1N：讀取時間 T21～T2N：讀取時間 T31～T3N：讀取時間 R11～R1N：展頻信號 R21～R2N：展頻信號 R31～R3N：展頻信號 400：電子測試方法 410～460：步驟 500：電子元件

為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係依照本案一實施例繪示一種電子測試系統的示意圖。第2圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖。第3圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖。第4圖係繪示依照本案一實施例繪示一種電子測試方法之流程圖。第5圖係依照本案一實施例繪示一種如第1圖所示之電子測試系統使用情境的示意圖。根據慣常的作業方式，圖中各種特徵與元件並未依比例繪製，其繪製方式是為了以最佳的方式呈現與本案相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號來指稱相似的元件/部件。

國內寄存資訊（請依寄存機構、日期、號碼順序註記）無國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記）無

100：電子測試系統 110：讀寫器 120：主機 121：記憶體 123：處理器 900：電子元件

Claims

一種電子測試系統，包含：一讀寫器，用以讀寫複數資訊；一記憶體，用以儲存複數個指令；以及一處理器，用以由該記憶體取得該些指令以執行以下步驟：於一第一讀寫階段中，藉由該處理器產生並寫入一啟動信號；於該第一讀寫階段中，於一第一位置藉由該讀寫器讀取N個展頻信號，其中N為大於0之正整數，其中該N個展頻信號落於一特定頻率範圍；於該第一讀寫階段中，藉由該處理器產生並寫入一預充信號；於一第二讀寫階段中，藉由該處理器產生並寫入該啟動信號；於該第二讀寫階段中，於一第二位置藉由該讀寫器讀取該N個展頻信號；以及於該第二讀寫階段中，藉由該處理器產生並寫入該預充信號；其中該第一讀寫階段包含複數個讀取區間，該些讀取區間分別對應該N個展頻信號的複數個頻率，且該些頻率彼此不同。
如請求項1所述之電子測試系統，其中該第一讀寫階段及該第二讀寫階段各自包含X個讀取區間，其中X為大於0之正整數。
如請求項2所述之電子測試系統，其中該X個讀取區間包含N個讀取時間。
如請求項1所述之電子測試系統，其中該N個展頻信號包含一展頻頻帶百分比。
如請求項1所述之電子測試系統，其中該特定頻率範圍包含20kHz至60kHz。
一種電子測試方法，包含：於一第一讀寫階段中，產生並寫入一啟動信號；於該第一讀寫階段中，於一第一位置讀取N個展頻信號，其中N為大於0之正整數，其中該N個展頻信號落於一特定頻率範圍；於該第一讀寫階段中，產生並寫入一預充信號；於一第二讀寫階段中，產生並寫入該啟動信號；於該第二讀寫階段中，於一第二位置讀取該N個展頻信號；以及於該第二讀寫階段中，產生並寫入該預充信號；其中該第一讀寫階段包含複數個讀取區間，該些讀取區間分別對應該N個展頻信號的複數個頻率，且該些頻率彼此不同。
如請求項6所述之電子測試方法，其中該第一讀寫階段及該第二讀寫階段各自包含X個讀取區間，其中X為大於0之正整數。
如請求項7所述之電子測試方法，其中該X個讀取區間包含N個讀取時間。
如請求項6所述之電子測試方法，其中該N個展頻信號包含一展頻頻帶百分比。
如請求項6所述之電子測試方法，其中該特定頻率範圍包含20kHz至60kHz。