CN106856097A - 半导体器件和包括它的半导体系统 - Google Patents

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Abstract

一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出命令、测试地址、地址和预充电信号。第二半导体器件在读取操作或写入操作之后根据命令的组合进入自动预充电操作，并且接收测试地址和预充电信号以对通过地址从多个存储体选中的一个存储体执行自动预充电操作。

Description

半导体器件和包括它的半导体系统
相关申请的交叉引用
本申请要求2015年12月9日提交的韩国专利申请10-2015-0175454的优先权，其通过引用整体合并于此。
技术领域
本发明的实施例涉及控制预充电操作的半导体器件和包括其的半导体系统。
背景技术
半导体器件可以经由输入/输出(I/O)线接收或输出数据。在读取操作或写入操作期间可以感测和放大I/O线的信号，且I/O线可以在命令被施加给I/O线之前被预充电。术语“预充电”意味着，当数据或信号被输入到半导体器件或者从半导体器件输出数据或信号时，诸如I/O线的信号线在数据或信号被施加到I/O线之前被驱动到预定的电压电平，以便改善半导体器件的操作速度。此外，预充电可以包括根据外部预充电信号执行的预充电操作和在针对读取操作或写入操作的命令被输入到半导体器件之后自动执行的自动预充电操作。
同时，半导体器件可以从外部设备接收用于控制数据的输入或输出的数据和命令(或控制信号)来操作。在这种情况下，半导体器件不能在针对读取操作的命令被输入到半导体器件的时间点处立即输出数据。即，由于在针对读取操作的命令被施加给半导体器件之后在半导体器件中执行用于输出数据的内部操作，因此可能需要待机时间来从半导体器件输出数据。因此，从命令(或控制信号)施加给半导体器件的时间点延伸直至内部操作终止的时间点的待机时间称为“时延(latency)”。
例如，在本说明书中针对半导体器件定义的时延可以包括列地址选通(CAS)时延(CL)、CAS写入时延(CWL)和附加的时延(AL)。CL可以对应于从读取命令被施加给半导体器件的时刻开始直至经由数据引脚从半导体器件输出数据的时刻的待机时间(或时间间隔)。CWL可以对应于从写入命令被施加给半导体器件的时刻开始直至与写入命令相对应的数据被输入给半导体器件的时刻的待机时间(或时间间隔)。AL可以对应于在读取操作或写入操作期间从行地址被输入给半导体器件的时刻开始直至列地址被输入给半导体器件的时刻的待机时间(或时间间隔)。
时延可以储存在半导体器件中包括的模式寄存器组(MRS)中，且半导体器件可以基于关于储存在MRS中的时延的信息而操作。
发明内容
根据一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出命令、测试地址、地址和预充电信号。第二半导体器件在读取操作或写入操作之后根据命令的组合进入自动预充电操作，并且接收测试地址和预充电信号以对通过地址从多个存储体选中的一个存储体执行预充电操作。
根据一个实施例，半导体系统包括预充电控制电路，所述预充电控制电路被配置成产生第一自动预充电信号至第八自动预充电信号，其中，第一自动预充电信号至第八自动预充电信号中的一个根据存储体地址的组合而被选择性地使能。
根据一个实施例，其中，预充电控制电路产生第一内部预充电信号至第八内部预充电信号，其中，第一内部预充电信号至第八内部预充电信号中的一个根据第一自动预充电信号至第八自动预充电信号而被选择性地使能。
根据一个实施例，其中，第一内部预充电信号至第八内部预充电信号中的一个根据第一标志信号至第八标志信号的组合而被选择性地使能。
根据一个实施例，其中，预充电控制电路根据测试信号来产生第一自动预充电信号至第八自动预充电信号。
根据一个实施例，其中，第一自动预充电信号至第八自动预充电信号中的一个响应于读取信号或写入信号而被选择性地使能。
根据一个实施例，其中，预充电控制电路被配置成产生第一延迟信号至第八延迟信号，其中第一延迟信号至第八延迟信号中的一个根据存储体地址的组合而被选择性地使能。
根据一个实施例，其中，第一预充电控制电路产生第一内部预充电信号至第八内部预充电信号，其中第一内部预充电信号至第八内部预充电信号根据第一标志信号至第八标志信号和第一延迟信号至第八延迟信号而被使能。
根据一个实施例，其中，预充电控制电路被配置成将存储体地址的组合延迟延迟时间，以产生第一移位地址至第八移位地址。
根据一个实施例，其中，延迟时间是在读取操作或写入操作期间从行地址被输入时起到列地址被输入时的待机时间。
根据一个实施例，其中，预充电控制电路根据第一移位地址至第八移位地址来产生第一预地址至第八预地址。
根据一个实施例，其中，预充电控制电路被配置成根据存储体地址的组合来产生第一反相预充电信号至第八反相预充电信号。
根据一个实施例，其中，预充电控制电路被配置成产生第一延迟信号至第八延迟信号，其中，第一延迟信号至第八延迟信号中的一个根据第一反相预充电信号至第八反相预充电信号而被选择性地使能。
根据一个实施例，其中，第一延迟信号至第八延迟信号根据第一刷新信号至第八刷新信号而被顺序地使能。
根据一个实施例，其中，预充电控制电路被配置成与读取脉冲信号同步地输出第一读取地址至第八读取地址作为第一自动预充电信号至第八自动预充电信号。
根据一个实施例，其中，预充电控制电路被配置成与写入脉冲信号同步地输出第一写入地址至第八写入地址作为第一自动预充电信号至第八自动预充电信号。
根据一个实施例，一种半导体器件包括预充电控制电路、标志信号发生电路和内部电路。预充电控制电路适用于在读取操作或写入操作之后执行的自动预充电操作中产生自动预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能。此外，预充电控制电路适用于响应于预充电信号来产生内部预充电信号，内部预充电信号中的一个根据标志信号的组合而被选择性地使能。标志信号发生电路适用于如果在自动预充电操作中测试信号被使能，则产生标志信号，标志信号中的一个根据存储体地址的组合而被选择性地使能。内部电路包括多个存储体。内部电路适用于在自动预充电操作中响应于内部预充电信号来将从所述多个存储体选中的一个存储体预充电。
根据一个实施例，一种半导体器件包括读取/写入控制电路、预充电控制电路、标志信号发生电路和内部电路。读取/写入控制电路适用于如果根据命令的组合执行读取操作，则产生被使能的读取信号。另外，读取/写入控制电路适用于如果根据命令的组合执行写入操作，则产生被使能的写入信号。预充电控制电路适用于响应于读取信号和写入信号中的任何一个以及测试信号来产生自动预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能。此外，预充电控制电路适用于响应于预充电信号来产生内部预充电信号，内部预充电信号中的一个根据标志信号的组合而被选择性地使能。标志信号发生电路适用于如果测试信号被使能，则响应于读取信号或写入信号来产生标志信号，标志信号中的一个根据存储体地址的组合而被选择性地使能。内部电路适用于包括多个存储体，所述多个存储体中的一个响应于读取信号或写入信号通过存储体地址而被选中。另外，内部电路适用于在选中存储块的读取操作或写入操作之后响应于内部预充电信号来将选中存储体预充电。
附图说明
图1是图示根据本发明的一个实施例的半导体系统的配置的框图；
图2是图示包括在图1的半导体系统中的预充电控制电路和标志信号发生电路的配置的框图；
图3是图示包括在图2的预充电控制电路中的自动预充电信号发生单元的配置的框图；
图4是图示包括在图2的预充电控制电路中的延迟信号发生单元的配置的电路图；
图5是图示包括在图1的半导体系统中的标志信号发生电路的配置的电路图；
图6是图示根据本发明的一个实施例的半导体系统的操作的时序图；以及
图7是图示采用图1至图6示出的半导体器件或半导体系统的电子系统的配置的框图。
具体实施方式
下文将参照附图描述本发明的各种实施例。然而，本文描述的实施例仅仅是出于说明的目的，而并非意图限制本发明的范围。各种实施例针对控制预充电操作的半导体器件和包括半导体器件的半导体系统。
参见图1，根据本发明的一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括读取/写入控制电路10、测试信号发生电路20、存储体地址发生电路30、预充电控制电路40、标志信号发生电路50以及内部电路60。半导体系统的内部部件可以被配置成电路等。
第一半导体器件1可以输出命令CMD<1:N>、测试地址TA、第一地址至第三地址ADD<1:3>以及预充电信号PCG。
读取/写入控制电路10可以将命令CMD<1:N>解码以产生读取信号RD和写入信号WT。如果命令CMD<1:N>具有针对读取操作的组合，则读取/写入控制电路10可以产生被使能的读取信号RD。如果命令CMD<1:N>具有针对写入操作的组合，则读取/写入控制电路10可以产生被使能的写入信号WT。读取/写入控制电路10可以利用命令CMD<1:N>的一些位来产生在读取操作期间被使能的读取信号RD和在写入操作期间被使能的写入信号WT。命令CMD<1:N>可以经由传输地址、命令和数据的至少一组的线来传输。此外，命令CMD<1:N>可以经由一个线来连续传输。命令CMD<1:N>的位的数量可以根据各种实施例而设置为不同。
测试信号发生电路20可以响应于测试地址TA来产生被使能的测试信号TM。测试地址TA可以被使能以在从半导体器件进入读取操作模式或写入操作模式的时间点起的预定时段(section)之后进入用于执行预充电操作的自动预充电操作。测试地址TA可以经由传输地址、命令和数据的至少一组的任何一个线来输入。
存储体地址发生电路30可以将第一地址至第三地址ADD<1:3>解码以产生第一存储体地址至第八存储体地址BA<1:8>。在一个实施例中，第一地址至第三地址ADD<1:3>被设置为具有三个位。然而，在各种实施例中，可以将第一地址至第三地址ADD<1:3>的位的数量设置为少于或大于3。此外，第一地址至第三地址ADD<1:3>可以经由传输地址、命令和数据的至少一组的线来传输。
在读取操作或写入操作之后执行的自动预充电操作期间，预充电控制电路40可以接收读取信号RD、写入信号WT和测试信号TM以产生第一自动预充电信号至第八自动预充电信号APCG<1:8>，第一自动预充电信号至第八自动预充电信号APCG<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。预充电控制电路40可以产生第一内部预充电信号至第八内部预充电信号IPCG<1:8>，第一内部预充电信号至第八内部预充电信号IPCG<1:8>中的一个根据第一自动预充电信号至第八自动预充电信号APCG<1:8>而被选择性地使能。预充电控制电路40可以响应于预充电信号PCG来产生第一内部预充电信号至第八内部预充电信号IPCG<1:8>，第一内部预充电信号至第八内部预充电信号IPCG<1:8>中的一个根据第一标志信号至第八标志信号的组合而被选择性地使能。
在自动预充电操作期间，标志信号发生电路50可以响应于读取信号RD、写入信号WT和测试信号TM来产生第一标志信号至第八标志信号FLAG<1:8>，第一标志信号至第八标志信号FLAG<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。
内部电路60可以包括第一存储体至第八存储体(未示出)，第一存储体至第八存储体中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选中。内部电路60可以响应于读取信号RD对第一存储体至第八存储体中的根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选中的一个存储体执行读取操作。内部电路60可以响应于写入信号WT对第一存储体至第八存储体中的根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选中的一个存储体执行写入操作。内部电路60可以对存储体中的响应于第一内部预充电信号至第八内部预充电信号IPCG<1:8>而被选中的一个存储体预充电。第一存储体地址至第八存储体地址BA<1:8>可以被设置为分别对应于第一存储体至第八存储体。类似地，第一内部预充电信号至第八内部预充电信号IPCG<1:8>也可以被设置为分别对应于第一存储体至第八存储体。例如，如果第一存储体地址BA<1>和第一内部预充电信号IPCG<1>被使能，则第一存储体可以被选中，且第一存储体的读取操作或写入操作可以与预充电操作一起执行。
参见图2，预充电控制电路40可以包括自动预充电信号发生单元41、延迟信号发生单元42和内部预充电信号发生单元43。
在从读取信号RD或写入信号WT被输入到自动预充电信号发生单元41的时间点起的预定时段之后，自动预充电信号发生单元41可以接收测试信号TM以产生第一自动预充电信号至第八自动预充电信号APCG<1:8>，第一自动预充电信号至第八自动预充电信号APCG<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。
延迟信号发生单元42可以响应于测试信号TM和预充电信号PCG来产生第一延迟信号至第八延迟信号PCGD<1:8>，第一延迟信号至第八延迟信号PCGD<1:8>根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。
如果第一自动预充电信号至第八自动预充电信号APCG<1:8>被使能，则内部预充电信号发生单元43可以产生被使能的第一内部预充电信号至第八内部预充电信号IPCG<1:8>。如果第一标志信号至第八标志信号FLAG<1:8>和第一延迟信号至第八延迟信号PCGD<1:8>被使能，则内部预充电信号发生单元43可以产生被使能的第一内部预充电信号至第八内部预充电信号IPCG<1:8>。
在自动预充电操作期间，标志信号发生电路50可以响应于读取信号RD、写入信号WT和测试信号TM来产生第一标志信号至第八标志信号FLAG<1:8>，第一标志信号至第八标志信号FLAG<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。稍后将参照图5详细描述标志信号发生电路50的内部配置。
参见图3，自动预充电信号发生单元41可以包括第一移位寄存器411、第一逻辑单元412、第二移位寄存器413、第二逻辑单元414、第三移位寄存器415以及信号输出单元416。
第一移位寄存器411可以将读取信号RD、写入信号WT、测试信号TM和第一存储体地址至第八存储体地址BA<1:8>延迟第一延迟时间，以产生第一读取移位信号RS<1>、第一写入移位信号WS<1>、第一测试移位信号TS<1>以及第一移位地址至第八移位地址SA<1:8>。第一延迟时间可以被设置成对应于附加时延(AL)，即，在读取操作或写入操作期间从行地址被输入到半导体器件的时刻起直至列地址被输入到半导体器件的时刻的待机时间。可以使用行地址和列地址来选择存储体中包括的多个存储单元中的一个。可以利用多个触发器来实现第一移位寄存器411。
第一逻辑单元412可以响应于第一测试移位信号TS<1>来反相地缓冲第一读取移位信号RS<1>，以产生第二读取移位信号RS<2>。第一逻辑单元412可以响应于第一读取移位信号RS<1>来缓冲第一移位地址至第八移位地址SA<1:8>，以产生第一预地址至第八预地址PAD<1:8>。
第二移位寄存器413可以将第一写入移位信号WS<1>、第一测试移位信号TS<1>和第一移位地址至第八移位地址SA<1:8>延迟第二延迟时间，以产生第二写入移位信号WS<2>、第二测试移位信号TS<2>和第一延迟地址至第八延迟地址SAD<1:8>。第二延迟时间可以被设置成对应于CAS写入时延(CWL)，即，从写入命令被施加到半导体器件的时刻起直至与写入命令相对应的数据被输入到半导体器件的时刻的待机时间。可以利用多个触发器来实现第二移位寄存器413。
第二逻辑单元414可以响应于第二测试移位信号TS<2>来反相地缓冲第二写入移位信号WS<2>，以产生第三写入移位信号WS<3>。第二逻辑单元414可以输出第一预地址至第八预地址PAD<1:8>作为第一内部地址至第八内部地址IAD<1:8>。第二逻辑单元414可以响应于第二写入移位信号WS<2>来缓冲第一延迟地址至第八延迟地址SAD<1:8>，以产生第一内部地址至第八内部地址IAD<1:8>。
第三移位寄存器415可以将第二读取移位信号RS<2>和第三写入移位信号WS<3>延迟第三延迟时间，以产生读取脉冲信号RDP和写入脉冲信号WTP。第三移位寄存器415可以响应于第二读取移位信号RS<2>将第一内部地址至第八内部地址IAD<1:8>延迟第三延迟时间，以产生第一读取地址至第八读取地址RAD<1:8>。第三移位寄存器415可以响应于第三写入移位信号WS<3>将第一内部地址至第八内部地址IAD<1:8>延迟第三延迟时间，以产生第一写入地址至第八写入地址WAD<1:8>。第三延迟时间可以被设置为读取至预充电时间(tRTP)和写入恢复时间(tWR)，读取至预充电时间(tRTP)对应于从输入针对读取操作的命令的时刻起直至施加预充电信号的时刻的待机时间，写入恢复时间(tWR)对应于从输入针对写入操作的命令的时刻起直至施加预充电信号的时刻的待机时间。可以利用多个触发器来实现第三移位寄存器415。
信号输出单元416可以与读取脉冲信号RDP同步地输出第一读取地址至第八读取地址RAD<1:8>作为第一自动预充电信号至第八自动预充电信号APCG<1:8>。信号输出单元416可以与写入脉冲信号WTP同步地输出第一写入地址至第八写入地址WAD<1:8>作为第一自动预充电信号至第八自动预充电信号APCG<1:8>。用于产生读取脉冲信号RDP的读取信号RD的延迟时间可以被设置为第一延迟时间和第三延迟时间的总和。用于产生写入脉冲信号WTP的写入信号WT的延迟时间可以被设置为第一延迟时间、第二延迟时间和第三延迟时间的总和。
参见图4，延迟信号发生单元42可以包括驱动单元421和延迟信号输出单元422。
驱动单元421可以响应于测试信号TM和第一存储体地址至第八存储体地址BA<1:8>来反相地缓冲预充电信号PCG以产生第一反相预充电信号至第八反相预充电信号PCGB<1:8>。在图4中，示出使用单个驱动单元的驱动单元421。然而，实际上驱动单元421可以被配置成包括分别对应于第一存储体地址至第八存储体地址BA<1:8>的第一驱动单元至第八驱动单元。在这种情况下，第一驱动单元至第八驱动单元可以分别产生第一反相预充电信号至第八反相预充电信号PCGB<1:8>。图4还示出接地电源电压VSS和电源电压VDD。
延迟信号输出单元422可以响应于第一反相预充电信号至第八反相预充电信号PCGB<1:8>来产生第一延迟信号至第八延迟信号PCGD<1:8>，第一延迟信号至第八延迟信号PCGD<1:8>中的一个被选择性地使能。延迟信号输出单元422可以响应于在刷新操作期间被顺序使能的第一刷新信号至第八刷新信号RE<1:8>来产生被顺序使能的第一延迟信号至第八延迟信号PCGD<1:8>。在图4中，示出使用单个输出单元的延迟信号输出单元422。然而，实际上延迟信号输出单元422可以被配置成包括分别对应于第一刷新信号至第八刷新信号RE<1:8>的第一延迟信号输出单元至第八延迟信号输出单元。在这种情况下，第一延迟信号输出单元至第八延迟信号输出单元可以分别产生第一延迟信号至第八延迟信号PCGD<1:8>。
参见图5，标志信号发生电路50可以包括设置信号发生单元51和标志信号发生单元52。
设置信号发生单元51可以响应于读取信号RD、写入信号WT和测试信号TM来产生第一设置信号至第八设置信号SET<1:8>，第一设置信号至第八设置信号SET<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。如果输入到设置信号发生单元51的读取信号RD或写入信号WT具有逻辑高电平且输入到设置信号发生单元51的测试信号TM具有逻辑高电平，则设置信号发生单元51可以产生第一设置信号至第八设置信号SET<1:8>，所述第一设置信号至第八设置信号SET<1:8>中的一个根据第一存储体地址至第八存储体地址BA<1:8>的组合而被选择性地使能。在图5中，示出使用单个设置信号发生单元的设置信号发生单元51。然而，实际上设置信号发生单元51可以被配置成包括分别对应于第一存储体地址至第八存储体地址BA<1:8>的第一设置信号发生单元至第八设置信号发生单元。在这种情况下，第一设置信号发生单元至第八设置信号发生单元可以分别产生第一设置信号至第八设置信号SET<1:8>。
标志信号发生单元52可以产生如果第一设置信号至第八设置信号SET<1:8>被使能则被使能且如果复位信号RST和第一自动预充电信号至第八自动预充电信号APCG<1:8>被禁用则被禁用的第一标志信号至第八标志信号FLAG<1:8>。在图5中，示出使用单个标志信号发生单元的标志信号发生单元52。然而，实际上标志信号发生单元52可以被配置成包括分别对应于第一自动预充电信号至第八自动预充电信号APCG<1:8>的第一标志信号发生单元至第八标志信号发生单元。在这种情况下，第一标志信号发生单元至第八标志信号发生单元可以分别产生第一标志信号至第八标志信号FLAG<1:8>。可以利用一般的SR锁存器电路来实现标志信号发生单元52。
下面将结合示例参照图6描述具有前述配置的半导体系统的操作，在该示例中，在读取操作和写入操作之后的自动预充电操作中的第三存储体的写入操作期间，预充电信号被输入到半导体器件。
在时间点T1处，第一半导体器件1可以输出用于激活读取操作的命令CMD<1:N>。
读取/写入控制电路10可以将命令CMD<1:N>解码，以产生被使能为具有逻辑高电平的读取信号RD。
内部电路60可以响应于读取信号RD来执行读取操作。
在时间点T2处，第一半导体器件1可以输出用于产生第三存储体地址BA<3>的第一地址至第三地址ADD<1:3>。
存储体地址发生电路30可以将第一地址至第三地址ADD<1:3>解码，以产生具有逻辑高电平的第三存储体地址BA<3>。
在时间点T3处，第一半导体器件1可以输出用于激活写入操作和自动预充电操作的命令CMD<1:N>和测试地址TA。
读取/写入控制电路10可以将命令CMD<1:N>解码，以产生被使能为具有逻辑高电平的写入信号WT。
测试信号发生电路20可以响应于测试地址TA来产生被使能为具有逻辑高电平的测试信号TM。
内部电路60可以在第三存储体(未示出)的写入操作之后接收写入信号WT和第三存储体地址BA<3>以执行预充电操作。在第三存储体(未示出)的写入操作终止之后，可以执行实施预充电操作的自动预充电操作。
在时间点T4处，标志信号发生电路50的设置信号发生单元51可以响应于在时间点T3处被产生为具有逻辑高电平的写入信号WT、在时间点T3处被产生为具有逻辑高电平的测试信号TM以及具有逻辑高电平的第三存储体地址BA<3>，来产生具有逻辑高电平的第三设置信号SET<3>。
在时间点T5处，标志信号发生电路50的标志信号发生单元52可以响应于在时间点T4处被产生为具有逻辑高电平的第三设置信号SET<3>，来产生具有逻辑低电平的第三标志信号FLAG<3>。
在时间点T6处，第一半导体器件1可以产生用于所有存储体的预充电操作的预充电信号PCG和测试地址TA。
测试信号发生电路20可以响应于测试地址TA来产生被使能为具有逻辑高电平的测试信号TM。
延迟信号发生单元42的驱动单元421响应于具有逻辑高电平的测试信号TM、具有逻辑高电平的第三存储体地址BA<3>以及具有逻辑高电平的预充电信号PCG，来产生具有逻辑低电平的第三反相预充电信号PCGB<3>。在这种情况下，第一反相预充电信号和第二反相预充电信号PCGB<1:2>以及第四反相预充电信号至第八反相预充电信号PCGB<4:8>可以产生为具有逻辑高电平。
在时间点T7处，延迟信号发生单元42的延迟信号输出单元422可以响应于具有逻辑低电平的第三反相预充电信号PCGB<3>来产生具有逻辑高电平的第三延迟信号PCGD<3>。在这种情况下，第一延迟信号和第二延迟信号PCGD<1:2>以及第四延迟信号至第八延迟信号PCGD<4:8>可以产生为具有逻辑高电平。
内部预充电信号发生单元43可以接收具有逻辑高电平的第三延迟信号PCGD<3>和具有逻辑低电平的第三标志信号FLAG<3>，以产生具有逻辑低电平的第三内部预充电信号IPCG<3>。在这种情况下，第一内部预充电信号和第二内部预充电信号IPCG<1:2>以及第四内部预充电信号至第八内部预充电信号IPCG<4:8>可以产生为具有逻辑高电平。
内部电路60的第三存储体可以接收具有逻辑低电平的第三内部预充电信号IPCG<3>并且可以不执行由预充电信号PCG执行的预充电操作。更具体地，内部电路60的第三存储体可以在从写入操作开始的时间点起的预定时段之后执行自动预充电操作。
内部电路60的第一存储体和第二存储体可以接收具有逻辑高电平的第一内部预充电信号和第二内部预充电信号IPCG<1:2>并且执行预充电操作。内部电路60的第四存储体至第八存储体可以接收第四内部预充电信号至第八内部预充电信号IPCG<4:8>并且执行预充电操作。内部电路60的第一存储体和第二存储体以及第四存储体至第八存储体可以根据预充电信号PCG来执行预充电操作。
在时间点T8处，自动预充电信号发生单元41可以产生具有逻辑高电平的第三自动预充电信号APCG<3>。时间点T8可以是从写入操作被执行的时间点T3起流逝与第一延迟时间(附加时延：AL)、第二延迟时间(CAS写入时延：CWL)和第三延迟时间(写入恢复时间：tWR)的总和相对应的待机时间的时间点。
在时间点T9处，标志信号发生电路50可以响应于在时间点T8处被产生为具有逻辑高电平的第三自动预充电信号APCG<3>，来产生具有逻辑高电平的第三标志信号FLAG<3>。
随后，如果第一半导体器件1输出预充电信号PCG，则内部电路60的第一存储体至第八存储体全部可以执行预充电操作。
如上所述，根据一个实施例的半导体系统可以在选中存储体的读取操作或写入操作之后执行选中存储体的自动预充电操作，以及可以响应于从外部设备提供的预充电信号来执行其余存储体的自动预充电操作。此外，如果选中存储体的读取操作或写入操作在读取操作或写入操作之后执行的自动预充电操作期间完成，则半导体系统可以响应于从外部设备提供的预充电信号来将所有存储体预充电。
参照图1至图6描述的第二半导体器件或半导体系统可以应用于包括存储系统、图像系统、计算系统、移动系统等的电子系统。例如，如图7所示，根据一个实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存单元1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据或者可以读取并输出储存的数据到存储器控制器1002。数据储存单元1001可以包括图1所示的第二半导体器件2。数据储存单元1001可以包括即使在中断电源时仍能保持它们储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码，以控制用于将数据输入到数据储存单元1001或缓冲存储器1003或者用于输出储存在数据储存单元1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1所示的第一半导体器件1。尽管图7用单个块示出存储器控制器1002，但是存储器控制器1002可以包括用于由控制非易失性存储器构成的数据储存单元1001的一个控制器以及用于控制由易失性存储器构成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002处理的数据。缓冲存储器1003可以暂时地储存从数据储存单元1001输出或要输入到数据储存单元1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取并输出储存的数据到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地电耦接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围部件互联-扩展(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和电子集成驱动器(IDE)的各种接口协议中的任何一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数据高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (26)

1.一种半导体系统，包括：
第一半导体器件，适用于输出命令、测试地址、地址和预充电信号；以及
第二半导体器件，适用于在读取操作或写入操作之后根据命令的组合进入自动预充电操作，以及适用于接收测试地址和预充电信号以对通过地址从多个存储体选中的一个存储体执行预充电操作。
2.根据权利要求1所述的半导体系统，其中，如果在自动预充电操作中选中存储体的读取操作或写入操作终止，则第二半导体器件响应于预充电信号来将所述多个存储体全部预充电。
3.根据权利要求1所述的半导体系统，其中，测试地址被使能以激活自动预充电操作。
4.根据权利要求1所述的半导体系统，其中，第二半导体器件包括：
预充电控制电路，适用于响应于读取信号和写入信号中的任何一个以及测试信号来产生自动预充电信号，以及适用于响应于预充电信号来产生内部预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能，内部预充电信号中的一个根据标志信号的组合而被选择性地使能；
标志信号发生电路，适用于如果测试信号被使能，则响应于读取信号或写入信号来产生标志信号，标志信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部电路，适用于包括所述多个存储体，适用于执行选中存储体的读取操作或写入操作，以及适用于响应于内部预充电信号来将选中存储体预充电，所述多个存储体中的一个响应于读取信号或写入信号通过存储体地址而被选中。
5.根据权利要求4所述的半导体系统，其中，预充电控制电路包括：
自动预充电信号发生电路，适用于在从读取信号或写入信号被输入的时间点起的预定时段之后产生自动预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能；
延迟信号发生电路，适用于响应于测试信号和预充电信号来产生延迟信号，延迟信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部预充电信号发生电路，适用于产生内部预充电信号，如果自动预充电信号中的一个被使能或者如果标志信号中的一个和延迟信号中的一个被使能，则内部预充电信号中的一个被使能。
6.根据权利要求5所述的半导体系统，其中，自动预充电信号发生电路包括：
第一移位寄存器，适用于将读取信号、写入信号、测试信号和存储体地址延迟第一延迟时间，以产生第一读取移位信号、第一写入移位信号、第一测试移位信号以及移位地址；
第一逻辑电路，适用于响应于第一测试移位信号来反相地缓冲第一读取移位信号，以产生第二读取移位信号，以及适用于响应于第一读取移位信号来缓冲移位地址，以产生预地址；
第二移位寄存器，适用于将第一写入移位信号、第一测试移位信号和移位地址延迟第二延迟时间，以产生第二写入移位信号、第二测试移位信号和延迟地址；
第二逻辑电路，适用于响应于第二测试移位信号来反相地缓冲第二写入移位信号以产生第三写入移位信号，以及适用于输出预地址作为内部地址或者响应于预地址来缓冲延迟地址以产生内部地址；
第三移位寄存器，适用于将第二读取移位信号和第三写入移位信号延迟第三延迟时间以产生读取脉冲信号和写入脉冲信号，适用于响应于第二读取移位信号来将内部地址延迟第三延迟时间以产生读取地址，以及适用于响应于第三写入移位信号来将内部地址延迟第三延迟时间以产生写入地址；以及
信号输出电路，适用于与读取脉冲信号同步地输出读取地址作为自动预充电信号，以及适用于与写入脉冲信号同步地输出写入地址作为自动预充电信号。
7.根据权利要求6所述的半导体系统，
其中，用于产生读取脉冲信号的读取信号的延迟时间被设置为第一延迟时间和第三延迟时间的总和；以及
其中，用于产生写入脉冲信号的写入信号的延迟时间被设置为第一延迟时间、第二延迟时间和第三延迟时间的总和。
8.根据权利要求5所述的半导体系统，其中，延迟信号发生电路包括：
驱动电路，适用于响应于测试信号而根据存储体地址的组合来反相地缓冲预充电信号以产生反相预充电信号；以及
延迟信号输出电路，延迟信号输出电路适用于响应于反相预充电信号来产生延迟信号，延迟信号中的一个被选择性地使能，或者延迟信号输出电路适用于响应于在刷新操作期间被顺序使能的刷新信号来产生被顺序使能的延迟信号。
9.根据权利要求4所述的半导体系统，其中，标志信号发生电路包括：
设置信号发生电路，适用于响应于读取信号、写入信号和测试信号来产生设置信号，设置信号中的一个根据存储体地址的组合而被选择性地使能；以及
标志信号发生电路，标志信号发生电路适用于如果设置信号中的一个被使能，则产生标志信号，标志信号中的一个根据自动预充电信号的组合而被选择性地使能，以及标志信号发生电路适用于如果复位信号和自动预充电信号被禁用，则产生被禁用的标志信号。
10.根据权利要求4所述的半导体系统，其中，第二半导体器件还包括：
读取/写入控制电路，适用于如果根据命令的组合执行读取操作，则产生被使能的读取信号，以及适用于如果根据命令的组合执行写入操作，则产生被使能的写入信号；
测试信号发生电路，适用于如果测试地址被输入，产生被使能的测试信号；以及
存储体地址发生电路，适用于将地址解码，以产生存储体地址。
11.一种半导体器件，包括：
预充电控制电路，适用于在读取操作或写入操作之后执行的自动预充电操作中产生自动预充电信号，以及适用于响应于预充电信号来产生内部预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能，内部预充电信号中的一个根据标志信号的组合而被选择性地使能；
标志信号发生电路，适用于如果在自动预充电操作中测试信号被使能，则产生标志信号，标志信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部电路，适用于包括多个存储体，以及适用于在自动预充电操作中响应于内部预充电信号来将从所述多个存储体选中的一个存储体预充电。
12.根据权利要求11所述的半导体器件，其中，测试信号被使能以激活自动预充电操作。
13.根据权利要求11所述的半导体器件，其中，如果在自动预充电操作中选中存储体的预充电操作终止，则所述多个存储体全部响应于预充电信号而被预充电。
14.根据权利要求11所述的半导体器件，其中，预充电控制电路包括：
自动预充电信号发生电路，适用于在从读取信号或写入信号被输入的时间点起的预定时段之后产生自动预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能；
延迟信号发生电路，适用于响应于测试信号和预充电信号来产生延迟信号，延迟信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部预充电信号发生电路，适用于产生内部预充电信号，如果自动预充电信号中的一个被使能或者如果标志信号中的一个和延迟信号中的一个被使能，则内部预充电信号中的一个被使能。
15.根据权利要求14所述的半导体器件，其中，自动预充电信号发生电路包括：
第一移位寄存器，适用于将读取信号、写入信号、测试信号和存储体地址延迟第一延迟时间，以产生第一读取移位信号、第一写入移位信号、第一测试移位信号以及移位地址；
第一逻辑电路，适用于响应于第一测试移位信号来反相地缓冲第一读取移位信号，以产生第二读取移位信号，以及适用于响应于第一读取移位信号来缓冲移位地址，以产生预地址；
第二移位寄存器，适用于将第一写入移位信号、第一测试移位信号和移位地址延迟第二延迟时间，以产生第二写入移位信号、第二测试移位信号和延迟地址；
第二逻辑电路，适用于响应于第二测试移位信号来反相地缓冲第二写入移位信号，以产生第三写入移位信号，以及适用于输出预地址作为内部地址或者响应于预地址来缓冲延迟地址以产生内部地址；
第三移位寄存器，适用于将第二读取移位信号和第三写入移位信号延迟第三延迟时间以产生读取脉冲信号和写入脉冲信号，适用于响应于第二读取移位信号来将内部地址延迟第三延迟时间以产生读取地址，以及适用于响应于第三写入移位信号来将内部地址延迟第三延迟时间以产生写入地址；以及
信号输出电路，适用于与读取脉冲信号同步地输出读取地址作为自动预充电信号，以及适用于与写入脉冲信号同步地输出写入地址作为自动预充电信号。
16.根据权利要求15所述的半导体器件，
其中，用于产生读取脉冲信号的读取信号的延迟时间被设置为第一延迟时间和第三延迟时间的总和；以及
其中，用于产生写入脉冲信号的写入信号的延迟时间被设置为第一延迟时间、第二延迟时间和第三延迟时间的总和。
17.根据权利要求14所述的半导体器件，其中，延迟信号发生电路包括：
驱动电路，适用于响应于测试信号而根据存储体地址的组合来反相地缓冲预充电信号以产生反相预充电信号；以及
延迟信号输出电路，延迟信号输出电路适用于响应于反相预充电信号来产生延迟信号，延迟信号中的一个被选择性地使能，或者延迟信号输出电路适用于响应于在刷新操作期间被顺序使能的刷新信号来产生被顺序使能的延迟信号。
18.根据权利要求11所述的半导体器件，其中，标志信号发生电路包括：
设置信号发生电路，适用于响应于读取信号、写入信号和测试信号来产生设置信号，设置信号中的一个根据存储体地址的组合而被选择性地使能；以及
标志信号发生电路，标志信号发生电路适用于如果设置信号中的一个被使能，则产生标志信号，标志信号中的一个根据自动预充电信号的组合而被选择性地使能，以及标志信号发生电路适用于如果复位信号和自动预充电信号被禁用，则产生被禁用的标志信号。
19.一种半导体器件，包括：
读取/写入控制电路，适用于如果根据命令的组合执行读取操作，则产生被使能的读取信号，以及适用于如果根据命令的组合执行写入操作，则产生被使能的写入信号；
预充电控制电路，适用于响应于读取信号和写入信号中的任何一个以及测试信号来产生自动预充电信号，以及适用于响应于预充电信号来产生内部预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能，内部预充电信号中的一个根据标志信号的组合而被选择性地使能；
标志信号发生电路，适用于如果测试信号被使能，则响应于读取信号或写入信号来产生标志信号，标志信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部电路，内部电路适用于包括多个存储体，所述多个存储体中的一个响应于读取信号或写入信号通过存储体地址而被选中，以及内部电路适用于在选中存储块的读取操作或写入操作之后响应于内部预充电信号来将选中存储体预充电。
20.根据权利要求19所述的半导体器件，其中，测试信号被使能以激活自动预充电操作。
21.根据权利要求19所述的半导体器件，其中，如果在自动预充电操作中选中存储体的预充电操作终止，则所述多个存储体全部响应于预充电信号被预充电。
22.根据权利要求19所述的半导体器件，其中，预充电控制电路包括：
自动预充电信号发生电路，适用于在从读取信号或写入信号被输入的时间点起的预定时段之后产生自动预充电信号，自动预充电信号中的一个根据存储体地址的组合而被选择性地使能；
延迟信号发生电路，适用于响应于测试信号和预充电信号来产生延迟信号，延迟信号中的一个根据存储体地址的组合而被选择性地使能；以及
内部预充电信号发生电路，适用于产生内部预充电信号，如果自动预充电信号中的一个被使能或者如果标志信号中的一个和延迟信号中的一个被使能，则内部预充电信号中的一个被使能。
23.根据权利要求22所述的半导体器件，其中，自动预充电信号发生电路包括：
第一移位寄存器，适用于将读取信号、写入信号、测试信号和存储体地址延迟第一延迟时间，以产生第一读取移位信号、第一写入移位信号、第一测试移位信号以及移位地址；
第一逻辑电路，适用于响应于第一测试移位信号来反相地缓冲第一读取移位信号，以产生第二读取移位信号，以及适用于响应于第一读取移位信号来缓冲移位地址，以产生预地址；
第二移位寄存器，适用于将第一写入移位信号、第一测试移位信号和移位地址延迟第二延迟时间，以产生第二写入移位信号、第二测试移位信号和延迟地址；
第二逻辑电路，适用于响应于第二测试移位信号来反相地缓冲第二写入移位信号以产生第三写入移位信号，以及适用于输出预地址作为内部地址或者响应于预地址来缓冲延迟地址以产生内部地址；
第三移位寄存器，适用于将第二读取移位信号和第三写入移位信号延迟第三延迟时间以产生读取脉冲信号和写入脉冲信号，适用于响应于第二读取移位信号来将内部地址延迟第三延迟时间以产生读取地址，以及适用于响应于第三写入移位信号来将内部地址延迟第三延迟时间以产生写入地址；以及
信号输出电路，适用于与读取脉冲信号同步地输出读取地址作为自动预充电信号，以及适用于与写入脉冲信号同步地输出写入地址作为自动预充电信号。
24.根据权利要求23所述的半导体器件，
其中，用于产生读取脉冲信号的读取信号的延迟时间被设置为第一延迟时间和第三延迟时间的总和；以及
其中，用于产生写入脉冲信号的写入信号的延迟时间被设置为第一延迟时间、第二延迟时间和第三延迟时间的总和。
25.根据权利要求22所述的半导体器件，其中，延迟信号发生电路包括：
驱动电路，适用于响应于测试信号而根据存储体地址的组合来反相地缓冲预充电信号，以产生反相预充电信号；以及
延迟信号输出电路，延迟信号输出电路适用于响应于反相预充电信号来产生延迟信号，延迟信号中的一个被选择性地使能，或者延迟信号输出电路适用于响应于在刷新操作期间被顺序使能的刷新信号来产生被顺序使能的延迟信号。
26.根据权利要求19所述的半导体器件，其中，标志信号发生电路包括：
设置信号发生电路，适用于响应于读取信号、写入信号和测试信号来产生设置信号，设置信号中的一个根据存储体地址的组合而被选择性地使能；以及
标志信号发生电路，标志信号发生电路适用于如果设置信号中的一个被使能，则产生标志信号，标志信号中的一个根据自动预充电信号的组合而被选择性地使能，以及标志信号发生电路适用于如果复位信号和自动预充电信号被禁用，则产生被禁用的标志信号。
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