KR100952438B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 패키징 후 반도체 메모리 장치의 동작을 테스트하는 데 소요되는 시간을 줄이거나 생략하여 생산성을 높일 수 있는 반도체 메모리 장치 및 테스트 방법을 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 웨이퍼 상태에서 실시되는 테스트 과정 중 복수의 패턴으로 단위셀을 액세스하여 쓰기 동작을 포함한 다수의 내부 동작들을 수행하여 단위셀의 결함 유무를 판단할 수 있는 내부 자가 스트레스 테스트를 수행하기 위한 테스트 회로를 포함한다. 따라서, 반도체 메모리 장치는 TDBI 공정에서 패키징 이후 제한적 환경에서 멀티 패턴을 이용한 스트레스 테스트를 웨이퍼 상태에서 진행할 수 있도록 함으로써 TDBI 공정에서 발생할 수 있는 테스트 장비의 손상이나 반도체 메모리 장치의 손상을 방지하고 테스트에 소요되는 시간을 줄일 수 있도록 한다.
Figure R1020080018761
반도체, TDBI, BIST, 테스트 장비 채널, 메모리 장치

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대용량의 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트함에 있어 소요되는 시간을 줄이기 위한 내부 구성과 테스트 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행할 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 아울러 제조된 반도체 메모리 장치를 테스트하는 과정도 복잡하고 어려워졌다. 보다 구체적으로 살펴보면, 테스트해야 할 동작의 수가 늘어나고 각각의 동작을 테스트하는 과정도 역시 복잡해졌다. 즉, 저장 용량이 증대되고 집적도가 높아진 반도체 메모리 장치를 테스트하기 위한 공정은 더욱 복잡해진 만큼 복잡한 알고리즘과 이를 수행하기 위한 많은 테스트 시간이 필요하게 되었다. 이에 따라, 통상적으로 사용되는 반도체 자동 검사장비(Automatic Test Equipment, ATE)를 이용하여 외부에서 반도체 메모리 장치를 액세스하여 테스트하는 방법은 매우 오랜 테스트 시간을 필요로 하고, 이에 따라 테스트의 효율성뿐만 아니라 반도체 메모리 장치의 생산성이 저하되고 있다.
이러한 경향에 따라 반도체 메모리 장치를 대량으로 생산해 내는 데 있어 어려움이 증가하고 있으며, 이러한 생산성 저하를 방지하기 위한 노력들이 계속되고 있다. 이를 극복하기 위해, 테스트 시간을 줄여 소요되는 비용을 감소시키기 위한 방법으로 장시간이 요구되는 테스트 공정을 대치할 수 있는 방법이 제안되어왔다. 대표적인 예로, 반도체 메모리 장치의 패키지 제작 후 수행되는 TDBI(Test During Burn-In) 공정을 들 수 있다. 여기서, TDBI 공정은 패키지로 제작된 반도체 메모리 장치를 단순한 패턴의 쓰기 동작을 반복시켜 스트레스를 가해 불량 여부를 판단하는 테스트 공정 중 하나로서이다. 구체적으로, TDBI 공정은 패키징 후에 반도체 메모리 장치를 상대적으로 고온(최대 100 도정도)에서 상대적으로 높은 전압에서 장시간(최대 수시간까지) 동안 단순한 쓰기 패던으로 동작시켜 반도체 메모리 장치에 스트레스를 가하는 것이다. 이러한 TDBI 공정은 패키지 상태에서 진행되기 때문에 과도한 전류가 소모될 경우 패키지의 볼 등이 녹아서 TDBI 공정용 프로브 카드(probe card) 등을 비롯한 테스트 장비를 손상시켜 비용을 증가시키기 때문에 일정 정도 이하의 전류를 소모하는 범위 내에서 반도체 메모리 장치를 동작시켜야 했다.
이렇듯, TDBI 공정은 패키지 상태에서 수행되는데 테스트 중 과도한 전류로 인한 패키지가 손상되는 것을 방지하려면 동시에 테스트하는 반도체 메모리 장치의 수를 제한할 수밖에 없고 1회의 액티브 명령을 통해 각각의 반도체 메모리 장치 내 동시에 활성화할 수 있는 워드 라인의 수도 제한된다. 결과적으로, 후 공정에 소요되는 시간을 대부분을 TDBI 공정에 사용하게 되면서, 반도체 메모리 장치의 다양한 테스트를 분산시킬 수 있었으나 테스트 시간을 크게 줄일 수 있는 효과를 얻지는 못했다.
패키징하기 전 반도체 메모리 장치를 보다 효율적으로 테스트하기 위해서, 반도체 메모리 장치가 내장 자가 테스트(Built-In Self-Test, BIST) 회로를 내부에 포함하는 방법이 제안되고 있다. 또한, 반도체 메모리 장치의 수율을 증대시키기 위해, 웨이퍼 상태에서의 테스트(Wafer level Burn-In, WBI)를 통해 검출된 결함을 복구할 수 있도록 반도체 메모리 장치가 내장 자가 복구(Built-In Self-Repair, BISR)회로를 포함하는 방법도 제안되고 그 사용이 널리 확대되고 있다. 여기서, 메모리 장치의 내장 자가 복구(BISR)는 결함 검출을 위한 내장 자가 테스트(BIST) 뿐만 아니라 내장 자가 진단(Built-In Self-Diagnostics, BISD), 자가 리던던시 분 석(Built-In Redundancy Analysis, BIRA) 등과 같은 여러 가지 메커니즘을 수반하고 있다.
내장 자체 테스트(BIST)는 기존의 반도체 자동 검사장비(ATE)를 이용한 테스트의 경우 채널의 한계 등의 문제점들을 해결할 수 있는 대안을 제시하였다. 내장 자체 테스트(BIST)는 테스트 공정에 있는 반도체 메모리 장치를 위한 적절한 메모리 테스트 알고리즘을 구현할 수 있는 테스트 제어회로를 내장하고 있어, 외부 검사장비와 연결되는 채널을 위한 많은 수의 포트를 필요로 하지 않고 반도체 메모리 장치의 동작을 빠른 속도로 테스트하는 것이 가능하다. 기존의 내장 자체 테스트(BIST)는 한정되어 있는 테스트 패턴에 따라 명령, 주소, 및 데이터를 생성하여 단위셀에 쓰고 비교기를 통해 읽어내는 방식으로 결함 유무를 판정하고, 결함이 있는 경우 리던던시 회로 등을 활용하여 구제할 수 있는 지를 판단하였다.
하지만, 반도체 메모리 장치의 단위셀은 읽고 쓰는 동작 외에 다양한 상황에서 결함이 발생할 가능성이 있다. 이러한 다양한 상황을 고려한 다양한 테스트 패턴 및 알고리즘을 내장 자체 테스트(BIST)를 위한 내부 회로에 모두 포함시키는 것은 반도체 메모리 장치의 전체 면적이 증가하게 되는 단점을 가진다. 이에 따라, 반도체 메모리 장치의 패키지 제작 후 수행되는 TDBI 공정에서 다양한 동작 환경에서 결함이 발생할 수 있는지를 검사해 왔다. 그러나, 전술한 바와 같이, TDBI 공정에서 반도체 메모리 장치를 테스트하는 데에는 많은 시간이 소요되는 단점이 있다.
본 발명의 목적은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 메모리 장치의 패키징 후 반도체 메모리 장치의 동작을 테스트하는 데 소요되는 시간을 줄이거나 생략하기 위해 웨이퍼 상태에서 다양한 패턴에 따른 테스트를 진행하기 위한 내장 자가 테스트(BIST) 회로를 포함한 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 웨이퍼 상태에서 실시되는 테스트 과정 중 복수의 패턴으로 단위셀을 액세스하여 쓰기 동작을 포함한 다수의 내부 동작들을 수행하여 단위셀의 결함 유무를 판단할 수 있는 내부 자가 스트레스 테스트를 수행하기 위한 테스트 회로를 구비한 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수의 단위셀을 포함한 셀 어레이 및 웨이퍼 상태에서 상기 셀 에레이의 행 주소를 기준으로 열 주소를 변화시키며 데이터를 입출력하는 것을 반복하며 수행하기 위한 행 패턴 테스트와 열 주소를 기준으로 행 주소를 변화시켜가며 데이터를 입출력하는 것을 반복하기 위한 열 패턴 테스트를 선택적으로 수행하여 결함 유무를 판단할 수 있는 멀티 패턴 테스트 회로를 구비하는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 웨이퍼 상태에서 외부에서 전달된 신호에 대응하여 테스 트 모드로 진입하는 단계, 특정 어드레스 패드를 통해 인가된 테스트 코드를 통해 내부 자가 스트레스 테스트를 수행 여부를 결정하는 단계, 내부 자가 스트레스 테스트가 시행되면 행 패턴 테스트와 열 패턴 테스트를 포함한 멀티 패턴 테스트를 위한 명령 제어 신호와 주소 제어 신호를 출력하는 단계, 주소 제어 신호에 대응하여 셀 어레이 내 단위셀을 액세스하기 위한 행 주소, 열 주소, 및 뱅크 주소를 생성하는 단계, 명령 제어 신호에 대응하여 내부 테스트 명령과 테스트용 데이터를 생성하는 단계, 및 행 주소, 열 주소, 뱅크 주소, 내부 테스트 명령과 테스트용 데이터에 대응하여 내부 자가 스트레스 테스트를 수행하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법을 제공한다.
더 나아가, 본 발명은 복수의 어드레스 패드를 통해 입력된 신호를 디코딩하여 내부 자가 스트레스 테스트를 수행하기 위한 테스트 제어신호를 출력하기 위한 테스트 디코더, 테스트 디코더의 출력에 대응하여 행 패턴 테스트 및 열 패턴 테스트를 포함한 내부 자가 스트레스 테스트를 수행하기 위한 명령 제어 신호와 주소 제어 신호를 생성하기 위한 테스트 패턴 생성부, 정상 동작시 리프레시 동작을 위한 주소를 생성하고 내부 자가 스트레스 테스트시 상기 주소 제어 신호에 대응하여 테스트를 위한 행 주소, 열 주소, 및 뱅크 주소를 포함한 테스트 주소를 출력하기 위한 리프레쉬 제어부, 및 명령 제어 신호에 대응하여 내부 테스트 명령을 생성하고 테스트 주소에 대응하여 내부 주소 신호 및 테스트용 데이터를 생성하여 내부 자가 스트레스 테스트를 수행기 위한 테스트 명령 주소 생성부를 구비하는 내부 자가 스트레스 테스트 회로를 제공한다.
마지막으로, 본 발명은 웨이퍼 상태에서 어드레스 패드를 통해 외부에서 입력된 코드를 디코딩하여 그 결과에 따라 자체 생성한 다수의 주소 및 데이터 패턴을 사용하여 각각의 단위셀을 액세스함으로써 결함 유무를 판단하기 위한 반도체 메모리 장치의 테스트 방법을 제공한다.
반도체 메모리 장치의 저장 용량과 고집적화가 증대되면서, 반도체 메모리 장치의 제조 후 실시되는 후공정에서 TDBI 공정이 차지하는 비중이 상당히 커졌는데, 이로 인해 발생된 생산성 저하를 막기 위해 본 발명은 TDBI 공정에서 수행되는 테스트 동작들을 웨이퍼 상태에서 수행할 수 있도록 하여 테스트 시간을 줄일 수 있도록 한다. 테스트 환경의 제약이 적은 웨이퍼 상태에서 TDBI 공정에서 사용한 테스트 패턴과 동일한 패턴을 사용하여 반도체 메모리 장치를 테스트할 수 있다면, 패키징 후 수행되는 TDBI 공정에서 발생하는 패기지 볼이 녹거나 테스트 장비가 손상되는 것을 막을 수 있다. 또한, 본 발명은 소모되는 전류의 범위 제한에 영향 없이 충분한 전류의 공급을 통해 1회의 액티브 신호를 통해 동시에 활성화되는 워드 라인을 수를 증가시켜 반도체 메모리 장치 전체를 테스트하는 시간을 줄일 수 있다. 따라서, 본 발명에 따른 반도체 메모리 장치는 다수의 반도체 메모리 장치 각각을 테스트하는 데 소요되는 시간 및 테스트 장비의 채널 할당량을 줄일 수 있어 전체적으로 소요되는 시간을 줄임으로써 생산 원가의 절감을 물론 생산성 증가를 가져온다.
본 발명에 따른 반도체 메모리 장치는 TDBI 공정에서 패키징 이후 제한적 환경에서 멀티 패턴을 이용한 스트레스 테스트를 웨이퍼 상태에서 진행할 수 있도록 함으로써 TDBI 공정에서 발생할 수 있는 테스트 장비의 손상이나 반도체 메모리 장치의 손상을 방지하여 생산성을 높일 수 있는 장점이 있다.
구체적으로, 본 발명은 테스트 장비의 손상이나 반도체 메모리 장치의 손상을 방지하기 위해 패키징 상태에서 제한적인 환경으로 실시하던 테스트 내용을 웨이퍼 상태에서 제한 없이 동일한 내용을 테스트함으로써 테스트에 소요되는 시간을 줄임으로써 생산 원가의 절감을 물론 생산성 증가를 가져올 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
웨이퍼 번인 모드(WBI mode)는 상대적으로 단시간(최대 수 초 정도)에 워드 라인 혹은 비트 라인에 DC 전압을 가하여 결함 유무를 테스트하지만, 본 발명은 웨이퍼 상태에서 실시되는 테스트 공정인 웨이퍼 번인 모드(Wafer Burn-In(WBI) mode)에서 TDBI 공정에서 수행되던 테스트 패턴과 동일하게 반도체 메모리 장치를 동작시킬 수 있도록 하는 내부 자가 스트레스(Built-in Self Stress, BISS) 테스트를 가능하게 한다. 다수의 패드를 통해 다양한 테스트 패턴과 알고리즘을 구현하는 것과 달리, 일반적으로 웨이퍼 번인 모드(WBI mode)에서는 소수의 패드만을 사용하여 결함 유무를 테스트하였다. 본 발명에서는, 웨이퍼 번인 모드에서 사용되지 않는 테스트 장비의 채널과 반도체 메모리 장치의 다수의 패드를 통해 입력할 수 있는 테스트 코드를 통하여 TDBI 공정에서 수행되던 테스트 패턴과 알고리즘을 구현하여 다양한 테스트를 수행하는 내부 자가 스트레스(BISS) 테스트를 수행한다.
도 1은 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 모드 발생부(10), 제 1 인에이블부(20), 제 2 인에이블부(30), 테스트 주소버퍼(40), 명령 디코더(50), 셀 어레이(60), 클록 버퍼(110), 제 1 리프레쉬 제어부(120), 제 2 리프레쉬 제어부(130), 테스트 디코더(140), 명령 버퍼(150), 주소 버퍼(160), 및 데이터 버퍼(170)를 포함한다.
모드 발생부(10)는 특정 패드를 통해 입력되는 신호를 통해 테스트 진입을 알리기 위한 것으로, 두 개의 특정 패드('X4', 'X8')를 통해 입력되는 신호가 모두 논리 하이(H) 레벨이 되는 경우 웨이퍼 번인 플래그 신호(PWBI)를 활성화시킨다. 웨이퍼 번인 플래그 신호(PWBI)가 활성화되면, 제 1 인에이블부(20)는 명령 버퍼(150)를 인에이블하기 위한 명령 인에이블 신호(PWDD) 및 클록 버퍼(110)를 인에이블하기 위한 클록 인에이블 신호(PWDC)를 생성한다. 여기서, 명령 인에이블 신호(PWDD)에 의해 인에이블 되는 명령 버퍼(150)는 외부의 명령 패드를 통해 들어온 읽기 혹은 쓰기 동작과 관련한 명령 신호(RAS, CAS, WE, CS, CKE)를 클록 버퍼(110)의 출력(CCKB)에 대응하여 내부 명령 신호(IRAST, ICAST, IWET, ICST)로 변 경하기 위한 버퍼이며, 클록 인에이블 신호(PWDC)에 의해 인에이블 되는 클록 버퍼(110)는 외부의 클록 패드를 통해 들어오는 클록 신호(CK, CKB)를 내부 클록(CK0, BCK, CCKB)으로 변경하기 위한 버퍼이다.
또한, 제 1 인에이블부(20)에서 출력된 명령 인에이블 신호(PWDD)가 활성화되면, 제 2 인에이블부(30)는 내부동작 제어신호(IDL, REFB, WTSTBY)에 대응하여 주소 버퍼(160)를 인에이블 하기 위한 주소 인에이블 신호(PWDA)를 생성한다. 제 2 인에이블부(30)로 입력되는 내부동작 제어신호에는 아이들(Idle) 상태임을 알리는 대기 신호(IDL), 리프레쉬 관련 제어신호(REFB), 및 쓰기 동작시 일정시간 동안 대기 상태를 유지하기 위한 제어신호(WTSTBY)가 포함된다. 주소 인에이블 신호(PWDA)가 활성화되면, 주소 버퍼(160)는 어드레스 패드(A<0:13>, BA<0:2>)로부터 전달되는 신호를 내부 명령 디코더(50)로 전달한다.
명령 디코더(50)는 명령 버퍼(150) 및 주소 버퍼(160)로부터 출력된 내부 명령 신호(IRAST, ICAST, IWET, ICST) 및 내부 주소 신호(TLA<0:13>, LLA<0:13>)를 입력받아 셀 어레이(60) 내 단위셀을 액세스하며, 이와 동시에 외부에서 입력되는 데이터가 내부로 전달되도록 데이터 버퍼(170)를 인에이블하기 위한 데이터 인에이블 신호(DINENB)를 생성한다. 데이터 버퍼(170)는 데이터 인에이블 신호(DINENB)에 대응하여 다수의 데이터 패드(DQ<0:15>)를 통해 입력되는 데이터를 글로벌 입출력 라인(GIO<0:63>)으로 전달한다.
또한, 웨이퍼 번인 플래그 신호(PWBI)가 활성화되면 웨이퍼 상태에서의 테스트에서만 사용되는 테스트 주소버퍼(40)는 특정 어드레스 패드들(A<8,9,11,12>)로 부터 입력된 신호들을 버퍼링하여 테스트 동작 코드(WA<8,9,11,12)로 출력한다. 테스트 동작 코드(WA<8,9,11,12)를 입력받은 테스트 디코더(140)는 이를 디코딩하여 테스트 동작을 제어하기 위한 다수의 테스트 내부 제어신호(TWBI0 ~ TWBI8)를 생성한다. 다수의 테스트 내부 제어신호(TWBI0 ~ TWBI8)는 반도체 메모리 장치의 읽기, 쓰기, 리프레쉬 등의 일반 동작을 대신하여 내부 동작을 제어하기 위한 것으로, 테스트시 특정 어드레스 패드들(A<8,9,11,12>)을 통해 입력되는 값에 따라 활성화 여부가 결정된다.
반도체 메모리 장치 내 셀 어레이(60) 내에는 다수의 뱅크가 포함되어 있고,제 1 리프레쉬 제어부(120) 및 제 2 리프레쉬 제어부(130)는 액티브 명령(ACTF), 리프레시 명령(REF), 혹은 오토 리프레쉬 명령(REFA)이 활성화되면 주소 버퍼(160)에서 전달된 내부 주소 신호(TLA<0:12>)에 대응하여 다수의 뱅크 내 워드 라인을 활성화한다. 반도체 메모리 장치가 8개의 뱅크를 포함하고 있는 것으로 가정하면, 제 1 리프레쉬 제어부(120)는 제 1 ~ 제 4 뱅크 내 워드 라인을 제어하고 제 2 리프레쉬 제어부(130)는 제 5 ~ 제 8 뱅크 내 워드 라인을 제어한다.
도 2a는 도 1에 도시된 클록 버퍼(110)를 설명하기 위한 블록도이다.
도시된 바와 같이, 클록 버퍼(110)는 신호 왜곡 방지부(112), 클록 전달부(114), 클록 반전부(116), 및 클록 펄스 생성부(118)를 포함한다.
신호 왜곡 방지부(112)는 정전기 방전(Electrostatic Discharge, ESD)으로 인한 신호의 왜곡을 방지하기 위한 것이다. 여기서, 정전기 방전(ESD)는 대전된 물체가 전위가 다른 물체와 접촉하여 200 ns 이하의 짧은 순간에 전하이동이 발생하 는 것을 말하는데, 고주파 동작을 하는 반도체 메모리 장치의 경우 외부의 배선을 통해 전달된 신호가 입출력 패드를 통해 내부로 전달되면서 외부와 내부 간 물질의 성질 차이로 인해 발생할 수 있다. 흔히, 정전기 방전(ESD)으로 인한 신호의 왜곡을 분석하면 CDM(Charge Device Model), HBM(Human Body Model), 및 FIM(Field Induced Model)으로 나누어 모델링할 수 있는데, 이중 반도체 메모리 장치에서 CDM에 의한 신호의 왜곡이 가장 심하기 때문에 이를 방지하기 위한 신호 왜곡 방지부(112)가 요구된다.
신호 왜곡 방지부(112)를 거쳐 입력되는 클록 신호(CK, CKb)를 입력받아 클록 전달부(114)는 제 1 인에이블부(20)에서 출력된 클록 인에이블 신호(PWDC)에 대응하여 내부로 전달 여부를 결정한다. 일반적으로 클록 전달부(114)는 차동 증폭기(Differential Amplifier)를 응용하여 설계하며, 클록 인에이블 신호(PWDC)를 통해 바이어스 전류의 흐름을 제어한다. 클록 전달부(114)를 통해 전달된 신호는 클록 반전부(116)에 의해 반전되어 원래 입력되는 신호와 동일한 논리 레벨을 가지도록 한다. 클록 반전부(116)에서 출력된 신호는 버퍼링되어 제 1 내부 클록(CK0)으로 출력된다.
또한, 클록 버퍼(110)는 명령 버퍼(350)가 외부에서 입력되는 명령 신호(RAS, CAS, WE, CS, CKE)를 내부 명령 신호(IRAST, ICAST, IWET, ICST)로 전달하여 일정 시간 동안 상태를 유지하도록 하는 펄스 형태의 명령 유효 펄스(CCKB)를 출력하기 위한 클록 펄스 생성부(118)를 포함하고 있다. 여기서, 명령 유효 펄스(CCKB)는 내부 명령 신호(IRAST, ICAST, IWET, ICST)를 내부 동작에 필요한 만큼 상태를 유지하도록 하기 위한 것으로, 제 1 인에이블부(20)에서 출력되는 명령 인에이블 신호(PWDC) 및 리셋 신호(RST0)에 대응하여 활성화 구간이 결정된다.
도 2b는 도 1에 도시된 명령 버퍼(150)를 설명하기 위한 블록도이다.
도시된 바와 같이, 명령 버퍼(150)는 왜곡 방지부(152), 명령 전달부(154), 지연부(156), 및 래치(158)를 포함한다.
명령 버퍼(150) 내 포함된 왜곡 방지부(152)는 도 2a에 도시된 신호 왜곡 방지부(112)와 유사한 것으로, 외부에서 인가되는 명령 신호(RAS, CAS, WE, CS, CKE)의 왜곡을 방지하기 위한 내부 구성을 가지며 자세한 설명은 생략한다. 명령 전달부(154) 역시 클록 버퍼(110) 내 클록 전달부(114)와 유사한 것으로, 제 1 인에이블부(20)에서 출력된 명령 인에이블 신호(PWDD)에 의해 명령 신호(RAS, CAS, WE, CS, CKE)의 전달을 결정한다는 점에서 차이가 있다. 명령 전달부(154)의 출력은 지연부(156)를 통해 버퍼링되면서 명령어의 동작 시점을 조절되며, 래치(158)는 클록 버퍼(110)에서 출력된 명령 유효 펄스(CCKB)에 대응하여 내부 명령 신호(IRAST, ICAST, IWET, ICST)의 논리 상태를 유지한다.
도 2c는 도 1에 도시된 제 1 리프레쉬 제어부(120)를 설명하기 위한 블록도이다.
도시된 바와 같이, 제 1 리프레쉬 제어부(120)는 액티브 명령(ACTF) 혹은 리프레시 명령(REF)이 활성화되면 입력되는 내부 주소 신호(RA<0:12>, TLA<0:13>)를 디코딩하여 대응하는 워드 라인을 활성화하기 위한 결과(RA0<0:13>)를 출력하기 위한 행 주소 디코더(122), 및 오토 리프레쉬 명령(REFA) 혹은 테스트 리프레쉬 신호(TPTXREF)가 활성화되면 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하기 위한 주소 카운터(124)를 포함한다. 특히, 테스트 리프레쉬 신호(TPTXREF)가 활성화되어 입력되면 테스트 중 리던던시 회로의 워드 라인도 활성화한다. 이를 위해, 테스트 리프레쉬 신호(TPTXREF)가 활성화되면 특정 어드레스에서 리던던시 회로 내 워드 라인을 활성화하기 위해, 주소 카운터(124)는 리던던시 주소(RA<0:6, 12:13>)를 별도로 입력받는다.
도 2d는 도 2c에 도시된 주소 카운터(124)를 설명하기 위한 회로도이다.
도시된 바와 같이, 주소 카운터(124)는 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하기 위한 다수의 단위 카운터(124_1 ~ 124_14)와 테스트 리프레쉬 신호(TPTXREF)에 대응하여 다수의 단위 카운터(124_1 ~ 124_14)를 리셋하고 리던던시 회로를 리프레쉬 하기 위한 카운터 리셋부(124_0)를 포함한다.
구체적으로 동작을 살펴보면, 오토 리프레쉬 명령(REFA)을 버퍼링한 신호(REFAD)를 입력받은 다수의 단위 카운터(124_1 ~ 124_14)는 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하기 위한 행 어드레스(RA03<0:13>)을 출력한다. 반면, 카운터 리셋부(124_0)는 테스트 리프레쉬 신호(TPTXREF)가 활성화되면 다수의 단위 카운터(124_1 ~ 124_14)를 리셋한다. 아울러, 특정 어드레스를 대체하기 위한 리던던시 주소(RA<0:6, 12:13>)에 대응하여 리던던시 회로 내 워드 라인을 활성화하기 위한 리던던시 리프레쉬 신호(PTXREF)를 출력한다.
전술한 반도체 메모리 장치는 웨이퍼 상태에서 실시되는 테스트 공정인 웨이퍼 번인 모드(WBI mode)에서 테스트를 수행하기 위한 테스트 디코더(140)와 테스트 주소 버퍼(40)를 활용하여 셀 어레이(60) 내 다수의 단위셀에 대한 테스트를 수행할 수 있다. 하지만, 도 1에 도시된 반도체 메모리 장치에서는 TDBI 공정에서 수행되었던 테스트 패턴을 내부에서 자체 생성하여 웨이퍼 상태에서 테스트 할 수 없어 이점을 개선한 반도체 메모리 장치를 제안한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 모드 발생부(10), 제 1 인에이블부(20), 제 2 인에이블부(30), 테스트 주소버퍼(40), 명령 디코더(50), 셀 어레이(60), 클록 버퍼(310), 제 1 리프레쉬 제어부(320), 제 2 리프레쉬 제어부(330), 테스트 디코더(340), 명령 버퍼(350), 주소 버퍼(360), 데이터 버퍼(370), 테스트 패턴 생성부(380), 및 테스트 명령 주소 생성부(390)를 포함한다. 여기서, 모드 발생부(10), 제 1 인에이블부(20), 제 2 인에이블부(30), 테스트 주소버퍼(40), 명령 디코더(50), 및 셀 어레이(60)는 도 1에서 이미 설명하였으므로 자세한 설명은 생략한다.
여기서, 제 1 및 제 2 리프레쉬 제어부(320, 330)는 도 1에 도시된 제 1 및 제 2 리프레쉬 제어부(120, 130)에 비하여 내부 자가 스트레스(BISS) 테스트를 수행하기 위해 행 주소, 열 주소, 및 뱅크 주소를 카운트할 수 있는 기능을 더 가지고 있다. 마찬가지로, 내부 자가 스트레스(BISS) 테스트시 패턴 테스트 인에이블 신호(BIST_EN)에 의해 활성화되는 명령 버퍼(350), 주소 버퍼(360), 및 데이터 버퍼(370)는 도 1에 도시된 명령 버퍼(150), 주소 버퍼(160), 및 데이터 버퍼(170)에 비하여 내부 자가 스트레스(BISS) 테스트를 수행하기 위한 테스트 내부 명령(BIST_CKE, BIST_RAS, BIST_CAS, BIST_WE, BIST_CS, BIST_DIN)들과 테스트 주소(BIST_ADD<0:12>) 및 테스트 뱅크 주소(BIST_BA<0:2>)를 입력받아 명령 디코더(50)로 전달하고 테스트를 위해 입력되는 데이터를 글로벌 입출력 라인(GIO<0:63>)으로 전달하는 기능을 더 가지고 있다.
도 1에 도시된 테스트 디코더(140)와 달리, 테스트 주소버퍼(40)로부터 출력된 테스트 동작 코드(WA<8,9,11,12>)를 입력받은 테스트 디코더(340)는 디코딩하여 테스트 동작을 제어하기 위한 테스트 내부 제어신호(TWBI0 ~ TWBI8) 뿐만 아니라 내부 자가 스트레스(BISS) 테스트를 위한 패턴 테스트 인에이블 신호(BIST_EN) 및 제 1 ~ 제 2 패턴 테스트 신호(BIST_XMC, BIST_YMC)를 출력한다. 여기서, 다수의 테스트 내부 제어신호(TWBI0 ~ TWBI8)는 반도체 메모리 장치의 읽기, 쓰기, 리프레쉬 등의 일반 동작을 대신하여 제어하기 위한 것으로, 테스트시 특정 어드레스 패드들(A<8,9,11,12>)을 통해 입력되는 값에 따라 활성화 여부가 결정된다.
패턴 테스트 인에이블 신호(BIST_EN)에 대응하여 클록 버퍼(310)는 외부에서 전달되는 클록 신호(CK)를 전달하기 위한 제 1 클록 패드를 통해 내부 자가 스트레스(BISS) 테스트를 위한 마스터 클록을 입력받고, 외부에서 전달되는 반전 클록 신호(CKB)를 전달하기 위한 제 2 클록 패드를 통해 전원 전압의 절반에 해당하는 전위(1/2*VDD)를 유지하는 기준 전압(VREFBI)을 전달받는다. 클록 버퍼(310)는 제 1 클록 패드로부터 전달된 클록 신호(CK)와 제 2 클록 패드로부터 전달된 기준 전압(VREFBI)을 차동 증폭기를 통해 내부로 전달하고, 패턴 테스트 인에이블 신 호(BIST_EN)에 대응하여 내부 테스트 클록(BIST_CLK)으로 출력한다.
테스트 패턴 생성부(380)는 클록 버퍼(310)에서 출력된 내부 테스트 클록(BIST_CLK)을 사용하여 제 1 및 제 2 패턴 테스트 신호(BIST_XMC, BIST_YMC)에 대응하여 테스트를 위한 행(row) 패턴과 열(column) 패턴을 생성한다. 테스트 패턴 생성부(380)가 출력하는 다수의 제어신호 중 행 주소 인에이블 신호(ROW_ADD_EN)는 제 1 리프레쉬 제어부(320)에서 출력된 테스트 행 주소(BIST_XA_ADD<0:12>)가 주소 버퍼(360)의 테스트 주소(BIST_ADD<0:12>)로 입력될 수 있도록 한다. 반면, 테스트 패턴 생성부(380)에 출력된 열 주소 인에이블 신호(CAS_ADD_EN)는 제 2 리프레쉬 제어부(330)에서 출력된 테스트 열 주소(BIST_YB_ADD<0:10>)가 주소 버퍼(360)의 테스트 주소(BIST_ADD<0:12>)로 입력될 수 있도록 한다. 이와 함께, 테스트 패턴 생성부(380)는 내부 자가 스트레스(BISS) 테스트에서 액티브 동작을 수행할 수 있도록 하는 액티브 활성화 신호(ACT_EN)와 쓰기 동작을 수행할 수 있도록 하는 쓰기 활성화 신호(WT_EN)를 출력한다.
내부 자가 스트레스(BISS) 테스트에서 프리차지 동작을 수행할 수 있도록 하기 위해, 테스트 패턴 생성부(380)는 프리차지 동작을 수행할 위치를 지정하는 프리차지 주소 인에이블 신호(PRE_ADD_EN) 및 프리차지 동작을 수행할 수 있도록 하는 프리차지 활성화 신호(PRE_EN)를 출력한다. 특히, 프리차지 주소 인에이블 신호(PRE_ADD_EN)는 제 1 리프레쉬 제어부(320)에서 출력된 테스트 행 주소(BIST_XA_ADD<0:10>)가 주소 버퍼(360)의 테스트 주소(BIST_ADD<0:12>)로 입력될 수 있도록 한다.
또한, 내부 자가 스트레스(BISS) 테스트에서 액티브 동작, 쓰기 동작, 프리차지 동작 등을 수행할 위치를 증가시켜주기 위한 행 주소 증가신호(ROW_ADD_INC), 열 주소 증가신호(YI_ADD_INC), 및 뱅크 주소 증가신호(BA_ADD_INC)를 출력한다. 행 주소 증가신호(ROW_ADD_INC)는 제 1 리프레쉬 제어부(320)로 인가되어 테스트 행 주소(BIST_XA_ADD<0:12>)를 카운트하는 반면, 열 주소 증가신호(YI_ADD_INC)는 제 2 리프레쉬 제어부(330)로 인가되어 테스트 열 주소(BIST_YB_ADD<0:12>)를 카운트한다. 또한, 뱅크 주소 증가신호(BA_ADD_INC)는 테스트 명령 주소 생성부(390)로 인가되어 테스트 뱅크 주소(BIST_BA<0:2>)를 카운트한다. 이를 통해, 행 주소, 열 주소, 뱅크 주소를 변경시켜 반도체 메모리 장치 내 모든 단위셀에 내부 자가 스트레스(BISS) 테스트를 수행될 수 있도록 한다.
아울러, 제 1 및 제 2 리프레쉬 제어부(320, 330)는 행 주소 및 열 주소를 카운트한 뒤 각각을 리셋할 수 있도록 테스트 행 리셋 신호(BIST_XA_RSTp) 및 테스트 열 리셋 신호(BIST_YB_RSTp)를 출력한다. 테스트 행 리셋 신호(BIST_XA_RSTp) 및 테스트 열 리셋 신호(BIST_YB_RSTp)를 인가받은 테스트 패턴 생성부(380)는 행 주소 증가신호(ROW_ADD_INC) 및 열 주소 증가신호(YI_ADD_INC)를 리셋한다.
테스트 패턴 생성부(380)는 제 2 리프레쉬 제어부(330)에서 출력된 테스트 열 주소(BIST_YB_ADD<0:12>)를 인가받아 주소 버퍼(360)로 입력되는 테스트 주소(BIST_ADD<0:12>) 및 테스트 뱅크 주소(BIST_BA<0:2>)를 생성하는 것뿐만 아니라 액티브 활성화 신호(ACT_EN), 쓰기 활성화 신호(WT_EN), 및 프리차지 활성화 신호(PRE_EN)에 대응하여 명령 버퍼(350)로 출력할 다수의 테스트 내부 명 령(BIST_CKE, BIST_RAS, BIST_CAS, BIST_WE, BIST_CS, BIST_DIN)을 출력한다.
도 4a는 도 3에 도시된 클록 버퍼(310)를 설명하기 위한 블록도이다.
도시된 바와 같이, 클록 버퍼(310)는 클록 선택부(311), 신호 왜곡 방지부(312), 전달 결정부(313), 클록 전달부(314), 클록 반전부(316), 테스트 클록 출력부(317), 및 클록 펄스 생성부(318)를 포함한다. 여기서, 클록 버퍼(310) 내 신호 왜곡 방지부(312), 클록 전달부(314), 클록 반전부(316), 및 클록 펄스 생성부(318)는 도 2a에 도시된 클록 버퍼(110) 내 신호 왜곡 방지부(112), 클록 전달부(114), 클록 반전부(116), 및 클록 펄스 생성부(118)와 동일한 구성을 가지므로 자세한 설명은 생략한다.
전달 결정부(313)는 클록 전달부(314)가 클록 신호(CK) 및 반전 클록 신호(CKb) 혹은 클록 선택부(311)로부터 출력되는 기준 전압(VREFBI)을 입력받아 내부로 전달하는 동작을 제어하기 위한 것으로, 제 1 인에이블부(20)에서 출력된 클록 인에이블 신호(PWDC) 및 패턴 테스트 인에이블 신호(BIST_EN)의 반전 신호(BIST_ENB)에 대응하여 클록 전달부(314)의 동작 여부를 결정한다. 웨이퍼 상태에서 테스트시 클록 인에이블 신호(PWDC)가 논리 하이 레벨을 가지므로 클록 전달부(314)는 비활성화되어 클록 신호가 내부로 전달되지 않는다. 이 상태에서 내부 자가 스트레스(BISS) 테스트의 수행을 위한 내부 테스트 클록(BIST_CLK)을 생성하기 위해 본 발명은 별도의 클록 선택부(311)를 구비하고, 전달 결정부(313)가 패턴 테스트 인에이블 신호(BIST_EN)에 의해 클록 전달부(314)를 활성화할 수 있도록 한다.
클록 선택부(311)는 패턴 테스트 인에이블 신호(BIST_EN)에 대응하여 전원전압의 전위의 1/2를 가지는 기준 전압(VREFBI)을 반전 클록 신호(CKb)을 대신하여 클록 전달부(314)로 전달한다. 패턴 테스트 인에이블 신호(BIST_EN)가 활성화되면, 클록 선택부(311)는 기준 전압(VREFBI)을 클록 전달부(314)로 출력할 수 있다. 클록 전달부(314)는 전달 결정부(313)에 의해 활성화되는 차동 증폭기 형태의 버퍼로 구현되며, 클록 신호(CK)와 기준 전압(VREFBI)을 차동 입력으로 하여 기준 전압(VREFBI)과 클록 신호(CK)의 전압 레벨을 비교하는 방식으로 클록 신호(CK)를 인식하여 내부로 전달한다. 아울러, 클록 선택부(311)는 입력되는 패턴 테스트 인에이블 신호(BIST_EN)를 반전하여 패턴 테스트 인에이블 신호(BIST_EN)의 반전 신호(BIST_ENB)를 전달 결정부(313)로 출력한다.
테스트 클록 출력부(317)는 패턴 테스트 인에이블 신호(BIST_EN)에 대응하여 내부 테스트 클록(BIST_CLK)을 생성한다. 패턴 테스트 인에이블 신호(BIST_EN)가 활성화된 경우, 테스트 클록 출력부(317)는 클록 반전부(316)에서 출력된 신호를 내부 테스트 클록(BIST_CLK)으로 전달한다.
도 4b는 도 4a에 도시된 클록 선택부(311)를 설명하기 위한 회로도이다.
도시된 바와 같이, 클록 선택부(311)는 입력되는 기준 전압(VREFBI)을 반전 클록 신호(CKb)를 대신하여 전달하기 위한 전송 게이트와 패턴 테스트 인에이블 신호(BIST_EN)를 반전하기 위한 인버터로 구성되어 있다. 또한, 클록 선택부(311)는 패턴 테스트 인에이블 신호(BIST_EN)를 반전한 신호를 버퍼링하여 패턴 테스트 인에이블 신호(BIST_EN)의 반전 신호(BIST_ENB)로서 전달 결정부(313)로 출력한다.
도 5는 도 3에 도시된 테스트 패턴 생성부(380)를 설명하기 위한 블록도이다. 특히, 테스트 패턴 생성부(380) 내 펄스 생성부(380_1)의 내부를 자세히 설명 하고 있다.
도시된 바와 같이, 테스트 패턴 생성부(380)는 펄스 생성부(380_1), 열 주소 증가신호 생성부(380_2), 및 뱅크 주소 증가신호 생성부(380_3)를 포함한다. 여기서, 펄스 생성부(380_1)는 테스트 디코더(340)와 제 1 및 제 2 리프레쉬 제어부(320, 330)의 출력에 대응하여 행 주소 증가신호(ROW_ADD_INC) 및 다수의 펄스(PULSE3 ~ PULSE9)를 생성한다. 또한, 열 주소 증가신호 생성부(380_2)는 제 1 혹은 제 2 패턴 테스트 신호(BIST_XMC, BIST_YMC)에 대응하여 펄스 생성부(380_1)에서 출력된 다수의 펄스(PULSE3 ~ PULSE9) 중 선택된 일부(PULSE6, PULSE8)를 통하여 열 주소를 제어하기 위한 열 주소 증가신호(YI_ADD_INC)를 생성하며, 뱅크 주소 증가신호 생성부(380_3)는 제 1 혹은 제 2 패턴 테스트 신호(BIST_XMC, BIST_YMC)에 대응하여 다수의 펄스(PULSE3 ~ PULSE9) 중 선택된 일부(PULSE9)에 대응하여 뱅크 주소를 제어하기 위한 뱅크 주소 증가신호(BA_ADD_INC)를 생성한다.
구체적으로, 펄스 생성부(380_1)는 행 주소를 활성화하기 위한 행 주소 활성화 신호(ROW_ADD_EN), 액티브 동작을 활성화하기 위한 액티브 활성화 신호(ACT_EN), 열 주소를 활성화하기 위한 열 주소 활성화 신호(CAS_ADD_EN), 쓰기 동작을 활성화하기 위한 쓰기 활성화 신호(WT_EN), 프리차지 동작을 수행할 주소를 활성화하기 위한 프리차지 주소 활성화 신호(PRE_ADD_EN), 프리차지 동작을 활성화하기 위한 프리차지 활성화 신호(PRE_EN), 행 주소를 증가시키기 위한 행 주소 증가신호(ROW_ADD_INC)를 순차적으로 활성화한다. 또한, 열 주소 증가신호 생성부(380_2)는 제 2 패턴 테스트 신호(BIST_YMC)가 활성화되면 펄스 생성부(380_1)가 행 주소 증가신호(ROW_ADD_INC)를 활성화하기 전에 제 2 리프레쉬 제어부(330)에서 출력된 열 주소 리셋 신호(BIST_YB_RSTn)가 활성화될 때까지 반복적으로 열 주소 증가신호(YI_ADD_INC)를 증가시키고, 제 1 패턴 테스트 신호(BIST_XMC)가 활성화되면 펄스 생성부(380_1)가 행 주소 증가신호(ROW_ADD_INC)를 반복적으로 활성화하여 제 1 리프레쉬 제어부(320)에서 출력된 열 주소 리셋 신호(RIST_XA_RSTn)가 활성화되면 열 주소 증가신호(YI_ADD_INC)를 증가시킨다. 마지막으로, 뱅크 주소 증가신호 생성부(380_3)는 제 1 혹은 제 2 패턴 테스트 신호(BIST_XMC, BIST_YMC)가 활성화된 경우 제 1 및 제 2 리프레쉬 제어부(320, 330)에서 출력된 행 주소 리셋 신호(RIST_XA_RSTn) 및 열 주소 리셋 신호(RIST_YA_RSTn)에 대응하여 뱅크 주소 증가신호(BA_ADD_INC)를 증가시킨다.
전술한 바와 같이, 컬럼 펄스 생성부(380_2)와 뱅크 펄스 생성부(380_3)는 각각 열 주소 증가신호(YI_ADD_INC)와 뱅크 주소 증가신호(BA_ADD_INC)를 생성하는데, 내부의 구성과 동작은 펄스 생성부(380_1)의 구성과 유사한 점이 많으므로 이하의 펄스 생성부(380_1) 내 회로의 구성과 동작을 자세히 설명을 통해 당업자라면 이해할 수 있어 자세한 설명은 생략한다.
도 5를 참조하면, 펄스 생성부(380_1)는 선택신호 생성부(382), 타이밍 설정부(384), 제 1 및 제 2 컬럼 신호 제어부(386, 388), 및 다수의 플립플랍을 포함하고 있다. 다수의 플립플랍은 내부 테스트 클록(BIST_CLK)에 대응하여 순차적으로 활성화되는 다수의 펄스(PULSE3 ~ PULSE9)를 생성하며, 타이밍 설정부(384)를 통해 출력한 다수의 펄스(PULSE3 ~ PULSE9)를 피드백 받아 다수의 펄스(PULSE3 ~ PULSE9)를 순환적으로 활성화할 수 있다. 또한, 다수의 플립플랍은 기능에 따라 제 1형~ 제 3형 플립플랍(DFFRK, DFFM, DFFR)의 3가지 형태로 구성되어 있으며, 총 9개의 플립플랍이 연결되어 있다.
먼저, 제 2 테스트 패턴 신호(BIST_YMC)에 대응하는 펄스 생성부(380_1)의 동작을 살펴본다. 제 1형 플립플랍(DFFRK)은 타이밍 설정부(384)의 출력을 입력받아 내부 테스트 클록(BIST_CLK)에 대응하여 행 주소 활성화 신호(ROW_ADD_EN)를 활성화한다. 또한, 행 주소 활성화 신호(ROW_ADD_EN)는 지연부를 통해 일정 시간 지연된 후 액티브 활성화 신호(ACT_EN)로서 출력된다. 제 2형 플립플랍(DFFM)은 2번째와 7번째에 위치하고 있으며, 제 1 및 제 2 컬럼 신호 제어부(386, 388)의 출력에 대응하여 이전 단계의 플립플랍에서 전달된 입력을 차단하는 기능을 더 포함한다. 구체적으로 살펴보면, 2번째 위치한 제 2형 플립플랍(DFFM)으로부터 출력되는 신호들은 열 주소 활성화 신호(CAS_ADD_EN) 및 쓰기 활성화 신호(WT_EN)이고, 7번째 위치한 제 2형 플립플랍(DFFM)으로부터 출력되는 신호들은 프리차지 주소 활성화 신호(PRE_ADD_EN), 프리차지 활성화 신호(PRE_EN), 및 행 주소 증가신호(ROW_ADD_INC)이다.
먼저, 7번째 위치한 제 2형 플립플랍(DFFM)은 제 1 컬럼 신호 제어부(386)에 의해 제어된다. 제 1 컬럼 신호 제어부(386)는 하나의 행 주소에 대해 열 주소를 증가시키는 테스트 패턴을 수행하기 위한 제 2 테스트 패턴 신호(BIST_YMC)에 대응하여 제 2 리프레쉬 제어부(330)에서 출력된 열 주소 리셋 신호(BIST_YB_RSTn)가 활성화되기 전까지 7번째 위치한 제 2형 플립플랍(DFFM)에서 출력되는 행 주소 증 가신호(ROW_ADD_INC)가 활성화되지 못하도록 한다. 이때, 6번째 위치한 제 3형 플립플랍(DFFR)로부터 출력되는 펄스(PULSE6)에 대응하여 열 주소 증가신호 생성부(380_2)는 열 주소 증가신호(YI_ADD_INC)를 반복적으로 활성화할 수 있고, 열 주소가 순서대로 활성화된 이후 제 2 리프레쉬 제어부(330)에서 열 주소 리셋 신호(BIST_YB_RSTn)를 활성화한다.
한편, 제 1 테스트 패턴 신호(BIST_XMC)에 대응하는 펄스 생성부(380_1)의 동작을 살펴본다. 펄스 생성부(380_1)는 다수의 플립플랍을 통해 타이밍이 지연되어 7번째 위치한 제 2형 플립플랍(DFFM)을 통해 행 주소 증가신호(ROW_ADD_INC)를 활성화하고 제 1 리프레쉬 제어부(320)는 행 주소를 순서대로 활성화한 후 행 주소 리셋 신호(BIST_XB_RSTn)를 출력한다. 행 주소 리셋 신호(BIST_XB_RSTn)가 활성화되면 열 주소 증가신호 생성부(380_2)는 열 주소 증가 신호(YI_ADD_INC)를 활성화한다.
제 1 및 제 2 테스트 패턴 신호(BIST_XMC, BIST_YMC)에 대응하여 행 주소 및 열 주소를 모두 증가시키면 제 1 및 제 2 리프레쉬 제어부(320, 330)으로부터 행 주소 리셋 신호(BIST_XB_RSTn) 및 열 주소 리셋 신호(BIST_YB_RSTn)가 활성화된다. 제 1 및 제 2 테스트 패턴 신호(BIST_XMC, BIST_YMC)에 따라 활성화된 행 주소 리셋 신호(BIST_XB_RSTn) 및 열 주소 리셋 신호(BIST_YB_RSTn)를 입력받은 뱅크 주소 증가신호 생성부(380_3)는 뱅크 주소 증가신호(BA_ADD_INC)를 활성화한다.
전술한 바와 같이, 테스트 패턴 생성부(380)는 제 1 및 제 2 리프레쉬 제어부(320, 330)를 이용하여 제 1 및 제 2 테스트 패턴 신호(BIST_XMC, BIST_YMC)에 대응하는 테스트 주소 패턴을 생성할 수 있다. 특히, 테스트 패턴 생성부(380)의 핵심적인 동작을 설명하였으며, 프리차지 동작 등과 같은 그외 동작들에 대해서는 도시된 회로도를 통해 당업자에게 충분히 이해될 수 있으므로 자세한 설명은 여기서 생략한다.
도 6a는 도 5에 도시된 제 1형 플립플랍(DFFRK)을 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 형 플립플랍(DFFRK)은 입력되는 신호(D)를 클록단(CLK)을 통해 입력되는 내부 테스트 클록(BIST_CLK)에 대응하여 전달한 후 반전값(QB)을 출력한다. 이를 통해 타이밍 설정부(384)로부터 논리 로우 레벨인 신호가 입력되는 경우 논리 하이 레벨로 활성화되는 펄스 형태의 행 주소 활성화 신호(ROW_ADD_EN)를 출력할 수 있다. 여기서, 자세한 회로의 구성과 동작에 대해서는 도시된 회로도를 통해 당업자가 충분히 알 수 있는 내용이므로 설명을 생략한다.
도 6b는 도 5에 도시된 제 2형 플립플랍(DFFM)을 설명하기 위한 회로도이다.
도시된 바와 같이, 제 2 형 플립플랍(DFFM)은 두 개의 입력 신호(D1, D2)를 선택 신호(MUX, MUXB)에 대응하여 내부로 전달하기 위한 복수의 전송 게이트를 추가로 구비하고 있으며 전달된 신호를 클록단(CLK)을 통해 입력되는 내부 테스트 클록(BIST_CLK)에 대응하여 전달한 후 출력한다.
도 5를 참조하면, 두 번째 위치한 제 2형 플립플랍(DFFM)은 첫 번째 위치한 제 1형 플립플랍(DFFRK)의 출력과 타이밍 설정부(384)로부터 출력된 신호를 입력 받도록 함으로써, 제 2 테스트 패턴 신호(BIST_YMC)에 대응하여 열 주소 활성화 신 호(CAS_ADD_EN)를 출력할 수 있도록 하였다. 또한, 7번째 위치한 제 2형 플립플랍(DFFM)은 6번째 위치한 제 3형 플립플랍(DFFR)의 출력과 접지 전압을 입력받아 제 1 컬럼 신호 제어부(386)의 출력(YMC_PRE_MUXD, YMC_PRE_MUXDB)에 대응하여 프리차지 주소 활성화 신호(PRE_ADD_EN) 등을 선택적으로 활성화할 수 있도록 한다.
도 6c는 도 5에 도시된 제 3형 플립플랍(DFFR)을 설명하기 위한 회로도이다.
도시된 바와 같이, 제 3형 플립플랍(DFFR)은 입력된 신호(D)를 클록단(CLK)을 통해 입력되는 내부 테스트 클록(BIST_CLK)에 대응하여 전달한 뒤 출력(Q)한다. 여기서, 제 3형 플립플랍(DFFR)은 통상적으로 사용하는 플립플랍과 큰 차이가 없으며, 당업자라면 회로도를 통해 충분히 이해할 수 있는 내용이므로 부가적인 설명은 생략한다.
도 7은 도 5에 도시된 테스트 패턴 생성부(380)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 제 1 테스트 패턴 신호(BIST_XMC)가 활성화된 경우, 테스트 패턴 생성부(380)를 통해 행 주소 증가신호(ROW_ADD_INC), 열 주소 증가신호(CAS_ADD_INC), 및 뱅크 주소 증가신호(BA_ADD_INC)는 활성화된다.
구체적으로 살펴보면, 7번째 위치한 제 2형 플립플랍(DFFM)에서 출력된 프리차지 주소 활성화 신호(PRE_ADD_EN)이 활성화되면, 지연부(DLY)에 의해 지연된 뒤 프리차지 활성화 신호(PRE_EN)가 활성화되고, 이후 펄스 발생부(PULSE_GEN)를 통해 펄스 폭이 조정된 행 주소 증가 신호(ROW_ADD_INC)가 생성된다. 또한, 행 주소가 최대값까지 증가한 후(@X_ADD_CNT_Max), 테스트 패턴 생성부(380)는 펄스 생성 부(380_1)에서 출력된 펄스(PULSE8)에 대응하여 열 주소 증가 신호(YI_ADD_INC)가 활성화하고 있으며, 열 주소가 최대값까지 증가한 후(@Y_ADD_CNT_Max)에는 펄스 생성부(380_1)에서 출력된 펄스(PULSE9)에 대응하여 뱅크 주소 증가 신호(BA_ADD_INC)가 활성화한다.
또한, 제 1형 플립플랍(DFFRK)에서 출력된 행 주소 활성화 신호(ROW_ADD_EN)가 활성화되면, 테스트 명령 주소 생성부(390)는 로우 액세스(row access)를 위한 테스트 로우 액세스 스트로브 신호(BIST_RAS)를 활성화한다. 마찬가지로, 두 번째 위치한 제 2형 플립플랍(DFFM)에서 출력된 열 주소 활성화 신호(CAS_ADD_EN)가 활성화되면, 테스트 명령 주소 생성부(390)는 컬럼 액세스(column access)를 위한 테스트 컬럼 액세스 스트로브 신호(BIST_CAS)를 활성화한다.
도 8a는 도 3에 도시된 테스트 명령 주소 생성부(390)를 설명하기 위한 블록도이다.
도시된 바와 같이, 테스트 명령 주소 생성부(390)는 테스트 패턴 생성부(380)에서 출력된 명령 제어 신호(ACT_EN, WT_EN, PRE_EN, ROW_ADD_EN, CAS_ADD_EN, BA_ADD_INC)를 디코딩하여 테스트 내부 명령(BIST_CKEB, BIST_RAS, BIST_CS, BIST_CAS, BIST_WE)을 생성하고 주소 제어 신호 중 일부를 이용하여 테스트용 데이터(BIST_OT)를 생성하기 위한 명령 및 데이터 생성부(398), 및 제 1 및 제 2 리프레쉬 제어부(320, 330)에서 출력된 행 주소, 열 주소, 및 뱅크 주소(BIST_XA_ADD<0:1>, BIST_XA_ADD<2:12>, BIST_YB_ADD<0:7>, BIST_YB_ADD<10:12>)를 선택적으로 전달하기 위한 주소 생성부(392, 394, 396)를 포함한다.
명령 및 데이터 생성부(398)를 살펴보면, 테스트 패턴 생성부(380)에서 출력된 액티브 활성화 신호(ACT_EN)에 대응하여 테스트 로우 액세스 스트로브 신호(BIST_RAS)를 생성하고, 쓰기 활성화 신호(WT_EN)에 대응하여 테스트 컬럼 액세스 스트로브 신호(BIST_CAS)를 생성한다. 또한, 명령 및 데이터 생성부(398)는 테스트 로우 액세스 스트로브 신호(BIST_RAS) 및 테스트 컬럼 액세스 스트로브 신호(BIST_CAS)에 대응하여 테스트 모듈 선택 신호(BIST_CS)를 생성한다. 아울러, 명령 및 데이터 생성부(398)는 뱅크 주소 증가 신호(BA_ADD_INC)와 제 1 리프레쉬 제어부(320)에서 출력된 행 주소(BIST_XA_ADD<1>)를 통해 뱅크마다 사용될 테스트 데이터(BIST_DT)를 생성한다.
제 1 ~ 제 3 주소 생성부(392, 394, 396)는 제 1 및 제 2 리프레쉬 제어부(320, 330)에서 생성된 주소(BIST_XA_ADD<0:12>, BIST_YB_ADD<0:12>)를 입력받아 셀 어레이(60)를 구성하는 단위셀을 액세스하기 위한 행 주소, 열 주소, 뱅크 주소를 출력한다. 즉, 명령 및 데이터 생성부(398)의 출력에 대응하여 각각의 주소 생성부(392, 394, 396)는 입력되는 주소를 멀티플렉싱한 후 실제 외부에서 입력되는 어드레스와 동등한 형태의 어드레스(BIST_ADD<0:12>, BIST_BA<0:2>)를 생성해 낸다.
도 8b는 도 8a에 도시된 제 1 주소 다중화부(392_1)를 설명하기 위한 회로도이다. 여기서, 제 1 주소 다중화부(392_1)는 제 1 주소 생성부(392)를 구성하는 복수의 주소 다중화부 중 하나를 설명하는 것으로, 도시되지 않았지만 제 1 ~ 제 3 주소 생성부(392, 394, 396)는 출력되는 어드레스(BIST_ADD<0:12>, BIST_BA<0:2>) 의 각 비트마다 대응하는 복수의 주소 다중화부를 포함한다.
도시된 바와 같이, 제 1 주소 다중화부(392_1)는 두 개의 주소 입력단(XA, YA)를 통해 전달되는 신호를 명령 및 데이터 생성부(398)에서 출력된 제어 신호인 행 및 열 주소 구분신호(ROW_ADD_END, CAS_ADD_END)에 대응하여 선택적으로 내부로 전달한 뒤 내부에 래치한다. 이후 제 1 주소 다중화부(392_1)는 입력되는 명령 신호(CMD)에 대응하여 래치된 신호를 어드레스로서 출력한다. 또한, 제 1 주소 다중화부(392_1)는 어드레스 리셋 신호(PUPBV)에 대응하여 출력되는 어드레스를 리셋할 수 있다.
도 9a는 도 3에 도시된 명령 버퍼(350)를 설명하기 위한 블록도이다.
도시된 바와 같이, 명령 버퍼(350)는 왜곡 방지부(352), 명령 전달부(354), 지연 전달부(356), 및 래치(358)를 포함한다. 여기서, 명령 버퍼(350) 내 포함된 왜곡 방지부(352), 명령 전달부(354), 및 래치(358)는 도 2에 도시된 왜곡 방지부(152), 명령 전달부(154), 및 래치(158)와 그 기능이 동일하기 때문에 자세한 설명은 생략한다.
도 2에 도시된 지연부(156)는 입력되는 신호를 버퍼링하여 지연시키는 기능만을 가지나, 지연 전달부(356)는 명령 전달부(354)에서 전달되는 명령 신호를 전달하는 대신 테스트 명령 신호(BIST_EN)에 대응하여 내부 자가 스트레스(BISS) 테스트에 사용되는 명령(BIST_CMD/ADD)을 출력할 수 있다.
한편, 도 3에 도시된 반도체 메모리 장치는 명령 버퍼(350) 외에도 주소 버퍼(360) 및 데이터 버퍼(370)를 포함하고 있는데, 이들 주소 버퍼(360) 및 데이터 버퍼(370) 역시 명령 버퍼(350)와 같이 구성하여 선택적으로 명령 신호, 주소, 데이터를 전달하거나 내부 테스트에 사용되는 명령, 주소, 데이터를 출력하도록 설계할 수 있다.
도 9b는 도 9a에 도시된 지연 전달부(356)를 설명하기 위한 블록도이다.
도시된 바와 같이, 지연 전달부(356)는 복수의 전송 게이트를 사용하여 테스트 명령 신호(BIST_EN)에 대응하여 명령 전달부(354)의 출력 혹은 내부 테스트에 사용되는 명령(BIST_CMD/ADD)을 전달한다. 아울러, 지연 전달부(356)는 복수의 전송 게이트에서 전달된 신호를 버퍼링하기 위한 지연부(DLY)를 포함한다.
도 10a는 도 3에 도시된 제 1 리프레쉬 제어부(320)를 설명하기 위한 블록도이다.
도시된 바와 같이, 제 1 리프레쉬 제어부(320)는 액티브 명령(ACTF) 혹은 리프레시 명령(REF)이 활성화되면 입력되는 내부 주소 신호(RA<0:12>, TLA<0:13>)를 디코딩하여 대응하는 워드 라인을 활성화하기 위한 결과(RA03<0:13>)를 출력하기 위한 행 주소 디코더(322), 오토 리프레쉬 명령(REFA) 혹은 테스트 리프레쉬 신호(TPTXREF)가 활성화되면 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하거나 테스트 명령 신호(BIST_EN) 및 행 주소 증가신호(ROW_ADD_INC)에 대응하여 행 주소 리셋 신호(BIST_XA_RSTb)를 출력하기 위한 제 1 주소 카운터(324), 및 테스트 명령 신호(BIST_EN)에 대응하여 제 1 주소 카운터(324)에서 출력된 주소(RA<0:12>)를 조합하여 테스트를 위한 행 주소(BIST_XA_ADD<0:12>)를 출력하기 위한 테스트 행 주소 생성부(326)를 포함한다.
테스트 행 주소 생성부(326)는 테스트 명령 신호(BIST_EN)와 제 1 주소 카운터(324)에서 출력된 주소(RA<0:12>)의 각각에 대해 논리곱 연산을 수행하기 위한 복수의 논리곱(AND) 게이트를 포함하고 있다. 즉, 테스트 행 주소 생성부(326)는 테스트 명령 신호(BIST_EN)가 활성화되면 제 1 주소 카운터(324)에서 출력된 주소(RA<0:12>)를 테스트를 위한 행 주소(BIST_XA_ADD<0:12>)로서 출력하고, 테스트 명령 신호(BIST_EN)가 활성화되지 않는 경우 모두 논리 로우 레벨의 행 주소를 출력한다. 또한, 행 주소 디코더(322)는 도 2c에 도시된 행 주소 디코더(122)와 동등한 기능과 구성을 가지므로 여기서 설명은 생략한다.
도 10b는 도 10a에 도시된 제 1 주소 카운터(324)를 설명하기 위한 블록도이다.
도시된 바와 같이, 제 1 주소 카운터(324)는 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하기 위한 다수의 단위 카운터(324_1 ~ 324_14), 테스트 리프레쉬 신호(TPTXREF)에 대응하여 다수의 단위 카운터(324_1 ~ 324_14)를 리셋하고 리던던시 회로를 리프레쉬 하기 위한 카운터 리셋부(324_0), 다수의 단위 카운터(324_1 ~ 324_14) 중 일부(324_11 ~ 324_14)를 통해 테스트용 뱅크 주소가 카운트 되도록 조정하기 위한 제 1 및 제 2 부가 멀티플렉서(324_C1, 324_C2), 테스트를 위한 뱅크 주소의 카운트를 제어하기 위한 리셋 제어부(324_B), 및 리셋 제어부(324_B)의 출력에 대응하여 행 주소 리셋 신호(BIST_XA_RSTn)을 출력하기 위한 테스트 펄스 생성부(324_A)를 포함한다.
도 2d에 도시된 오토 리프레쉬 명령(REFA)을 버퍼링한 신호(REFAD)를 입력받 은 다수의 단위 카운터(124_1 ~ 124_14)는 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하기 위한 행 어드레스(RA03<0:13>)을 출력하였지만, 제 1 주소 카운터(324)는 특정 뱅크의 행 어드레스가 아닌 내부 테스트를 위한 행 주소 및 뱅크 주소를 카운트해야 한다. 따라서, 내부 자가 스트레스(BISS) 테스트 시 다수의 단위 카운터(324_1 ~ 324_14) 중 일부(324_1 ~ 324_10)는 행 주소를 카운트하기 위한 용도로 사용되고 다른 일부(324_11 ~ 324_14)는 뱅크 주소를 카운트하기 위한 용도로 사용된다. 이를 위해 주소 카운터는 제 1 및 제 2 부가 멀티플렉서(324_C1, 324_C2)를 통해 복수의 카운터가 각각 다른 주소를 카운트할 수 있도록 배치한다.
도 10a를 참조하면, 제 1 주소 카운터(324)의 제 1 활성화단(XA_CNT_EN)을 통해 테스트 명령 신호(BIST_EN)가 입력되고 제 2 활성화단(YI_CNT_EN)을 통해 접지 전압(VSS)이 입력된다. 제 2활성화단(YI_CNT_EN)을 통해 접지 전압(VSS)이 인가되어 제 1 및 제 2 부가 멀티플렉서(324_C1, 324_C2)가 비활성화되고 다수의 단위 카운터(324_1 ~ 324_14) 중 일부(324_1 ~ 324_10)와 다른 일부(324_11 ~ 324_14)가 완전히 구분되어 제 1 단위 카운터(324_1)에 리프레시 펄스단(REFAD)을 통해 입력되는 행 주소 증가 신호(ROW_ADD_INC)에 대응하여 카운트를 시작한다. 이렇게 카운트 된 주소들(RA<6:0, 12:7>)은 테스트 행 주소 생성부(326)로 입력되어 테스트 명령 신호(BIST_EN)에 대응하여 최종 출력된다.
도 11는 도 3에 도시된 제 2 리프레쉬 제어부(330)를 설명하기 위한 블록도이다.
도시된 바와 같이, 제 2 리프레쉬 제어부(330)는 액티브 명령(ACTF) 혹은 리프레시 명령(REF)이 활성화되면 입력되는 내부 주소 신호(RA<0:12>, TLA<0:13>)를 디코딩하여 대응하는 제 5 ~ 제 8 뱅크 내 워드 라인을 활성화하기 위한 결과(RA47<0:13>)를 출력하기 위한 행 주소 디코더(332), 오토 리프레쉬 명령(REFA) 혹은 테스트 리프레쉬 신호(TPTXREF)가 활성화되면 제 1 ~ 제 4 뱅크 내 워드 라인을 순차적으로 활성화하거나 테스트 명령 신호(BIST_EN) 및 행 주소 증가신호(ROW_ADD_INC)에 대응하여 행 주소 리셋 신호(BIST_XA_RSTb)를 출력하기 위한 제 2 주소 카운터(334), 및 테스트 명령 신호(BIST_EN)에 대응하여 제 2 주소 카운터(334)에서 출력된 주소(RA<0:12>)를 조합하여 테스트를 위한 열 주소(BIST_YB_ADD<0:12>)를 출력하기 위한 테스트 열 주소 생성부(326_1) 및 테스트 뱅크 주소 생성부(326_3)를 포함한다. 또한, 제 2 리프레쉬 제어부(320)는 제 2 주소 카운터(334)에서 출력된 주소(RA<0:12>) 중 불필요한 일부를 플로팅(floating)하기 위한 플로팅부(326_2)를 더 포함한다.
테스트 열 주소 생성부(326_1)는 테스트 명령 신호(BIST_EN)와 제 2 주소 카운터(324)에서 출력된 주소(RA<0:12>) 중 일부(RA<5, 0, 12:7>)의 각각에 대해 논리곱 연산을 수행하기 위한 복수의 논리곱(AND) 게이트를 포함하고 있고, 테스트 뱅크 주소 생성부(326_3)는 테스트 명령 신호(BIST_EN)와 제 2 주소 카운터(324)에서 출력된 주소(RA<0:12>) 중 일부(RA<9:7>)의 각각에 대해 논리곱 연산을 수행하기 위한 복수의 논리곱(AND) 게이트를 포함한다. 즉, 테스트 열 주소 생성부(326_1) 및 테스트 뱅크 주소 생성부(326_3)는 테스트 명령 신호(BIST_EN)가 활성화되면 제 2 주소 카운터(324)에서 출력된 주소(RA<0:12>)를 테스트를 위한 열 주소(BIST_YB_ADD<0:7>) 및 뱅크 주소(BIST_YB_ADD<10:12>)로서 출력하고, 테스트 명령 신호(BIST_EN)가 활성화되지 않는 경우 모두 논리 로우 레벨의 열 주소 및 뱅크 주소를 출력한다. 또한, 행 주소 디코더(332)는 정상 리프레쉬 동작을 위해 출력되는 행 주소가 도 10a에 도시된 행 주소 디코더(322)와 다른 뱅크를 위한 것임을 제외하고는 구성과 기능이 동등하며, 아울러 도 2c에 도시된 행 주소 디코더(122)와도 동등한 기능과 구성을 가지므로 여기서 설명은 생략한다.
여기서, 제 2 주소 생성부(336) 역시 도 10b에 도시된 제 1 주소 생성부(326)과 동일한 구성을 가진다. 다만, 제 2 주소 생성부(336)의 제 1 활성화단(XA_CNT_EN)을 통해 접지 전압(VSS)이 입력되고 제 2 활성화단(YI_CNT_EN)을 통해 테스트 명령 신호(BIST_EN)가 입력된다는 점에 차이가 있고, 그로 인해 내부의 단위 카운터의 동작이 달라진다. 제 2활성화단(YI_CNT_EN)을 통해 테스트 명령 신호(BIST_EN)가 인가되어 제 1 및 제 2 부가 멀티플렉서(324_C1, 324_C2)가 활성화되고 다수의 단위 카운터(324_1 ~ 324_14) 중 일부(324_1 ~ 324_10)는 리프레시 펄스단(REFAD)을 통해 입력되는 열 주소 증가 신호(YI_ADD_INC)에 대응하여 열 주소를 카운트하고, 다른 일부(324_11 ~ 324_14)는 뱅크 주소 증가신호(BA_ADD_INC)에 대응하여 뱅크 주소를 카운트한다.
구체적으로 동작을 살펴보면, 먼저 열 주소 증가신호(YI_ADD_INC)에 대응하여 제 2 주소 카운터(334) 내 포함된 다수의 단위 카운터(324_1 ~ 324_10)가 열 주소를 카운트한다. 하나의 행 주소에 대해 열 주소가 끝까지 카운트 되고 난 이후, 카운트 된 열 주소의 일부(RA<6:0, 11>)와 제 2 주소 카운터(334)의 제 2 활성화 단(YI_CNT_EN)을 통해 입력된 테스트 명령 신호(BIST_EN)에 대응하여 리셋 제어부(324_B)는 카운터 리셋 신호(BIST_YI_CNTRST)를 출력한다. 카운터 리셋 신호(BIST_YI_CNTRST)에 대응하여 테스트 펄스 생성부(324_A)를 통해 열 주소 리셋 신호(BIST_YI_RSTn)가 발생하고, 이후 제 1 부가 멀티플렉서(324_C1)를 통해 특정 주소(RA<10>)를 전달받은 복수의 단위 카운터(324_11 ~ 324_14)는 뱅크 주소 증가신호(BA_ADD_INC)에 대응하여 뱅크 주소를 카운트한다.
전술한 바와 같이, 본 발명은 제 1 및 제 2 리프레쉬 제어부(320, 330)를 통해 정상 동작시에는 복수의 뱅크로 구성된 두 개의 뱅크 그룹 내 단위셀을 리프레쉬하기 위한 행 주소(RA03<0:13>, RA47<0:13>)를 생성하지만, 내부 자가 스트레스(BISS) 테스트를 수행할 경우 행 주소(RA03<0:13>, RA47<0:13>)를 카운트하던 다수의 단위 카운터를 분배하여 각각의 단위셀에 스트레스를 가하기 위한 행 주소, 열 주소, 및 뱅크 주소를 생성한다. 아울러, 테스트 디코더(340)에서 출력된 제 1 및 제 2 테스트 패턴 신호(BIST_XMC, BIST_YMC)에 대응하는 테스트를 수행하기 위해, 테스트 패턴 생성부(380)에서 출력된 다수의 테스트 주소 제어신호들(예를 들면, 행 주소 증가신호(ROW_ADD_INC), 열 주소 증가신호(YI_ADD_INC) 등등)에 따라 제 1 및 제 2 리프레쉬 제어부(320, 330)는 서로 다른 방법으로 행 주소, 열 주소, 및 뱅크 주소를 생성할 수 있다.
도 12은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 제 2 테스트 패턴 신호(BIST_YMC)에 대응하여 행 주소 및 열 주소를 생성한 뒤 해당하는 단위셀에 스트레스를 가한다. 여기서 단위셀에 스트레스를 가하는 것은 쓰기 활성화 신호(BIST_EN)에 대응하여 테스트용 데이터가 단위셀에 씌여짐을 의미한다. 이후, 열 주소 증가신호(YI_ADD_INC)에 대응하여 열 주소를 증가시킨 뒤 대응하는 단위셀에 다시 스트레스를 가하는 것을 볼 수 있다. 도시된 테스트에 사용되는 주소(BIST_ADD<0:12>, BIST_BA<0:2>), 행 주소 활성화 신호(ROW_ADD_EN), 열 주소 활성화 신호(CAS_ADD_EN), 및 다수의 내부 테스트 명령(BIST_RAS, BIST_CAS, BIST_CS, BIST_WE)등이 활성화되는 것은 테스트 패턴 생성부(380)와 테스트 명령 주소 생성부(390)의 동작에 의한 것으로 여기서 자세한 설명은 생략한다.
참고로, 테스트시 사용되는 다수의 명령은 내부 테스트 클록(BIST_CLK)의 한 주기에 해당하는 펄스 폭을 가지며, 내부 테스트 클록(BIST_CLK)은 실제 반도체 메모리 장치가 동작하는 환경의 시스템 클록과 같은 주파수를 가지더라도 테스트 명령의 동작 마진이 충분하여 고속의 테스트가 동작이 가능하다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법은 웨이퍼 상태에서 어드레스 패드를 통해 외부에서 입력된 코드(WA<8,9,11,12>)를 디코딩하여 그 결과에 따라 자체 생성한 다수의 주소 및 데이터 패턴을 사용하여 각각의 단위셀을 액세스함으로써 결함 유무를 판단한다.
또한, 반도체 메모리 장치의 테스트 방법은 웨이퍼 상태에서 외부에서 전달된 신호에 대응하여 테스트 모드로 진입하는 단계, 특정 어드레스 패드를 통해 인가된 테스트 코드를 통해 내부 자가 스트레스(BISS) 테스트를 수행 여부를 결정하 는 단계, 내부 자가 스트레스 테스트(BISS)가 시행되면 행 패턴 테스트와 열 패턴 테스트를 포함한 멀티 패턴 테스트를 위한 명령 제어 신호와 주소 제어 신호를 출력하는 단계, 주소 제어 신호에 대응하여 셀 어레이 내 단위셀을 액세스하기 위한 행 주소, 열 주소, 및 뱅크 주소를 생성하는 단계, 명령 제어 신호에 대응하여 내부 테스트 명령과 테스트용 데이터를 생성하는 단계, 및 행 주소, 열 주소, 뱅크 주소, 내부 테스트 명령, 및 테스트용 데이터에 대응하여 내부 자가 스트레스 테스트(BISS)를 수행하는 단계를 포함한다.
보다 구체적으로, 명령 제어 신호와 주소 제어 신호를 출력하는 단계는 행 패턴 테스트 및 열 패턴 테스트 중 하나에 대응하여 상기 명령 제어 신호 및 상기 행 주소를 증가시키기 위한 행 주소 증가신호를 활성화하여 출력하기 위한 단계, 행 패턴 테스트에 대응하여 행 주소 증가신호의 활성화 이전 상기 열 주소를 제어하기 위한 열 주소 증가신호를 반복적으로 활성화하고 열 패턴 테스트에 대응하여 행 주소 증가신호의 반복적 활성화 이후 열 주소 증가신호를 생성하기 위한 단계, 및 행 주소 및 열 주소를 리셋하기 위한 신호를 출력되면 행 패턴 테스트 및 열 패턴 테스트 중 하나에 대응하여 뱅크 주소를 제어하기 위한 단계를 포함한다.
여기서, 행 패턴 테스트는 상기 셀 에레이의 행 주소를 기준으로 열 주소를 변화시키며 데이터를 입출력하는 것을 반복하며 테스트를 진행하고, 열 패턴 테스트는 상기 열 주소를 기준으로 상기 행 주소를 변화시켜가며 상기 데이터를 입출력하는 것을 반복하며 테스트를 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a는 도 1에 도시된 클록 버퍼를 설명하기 위한 블록도이다.
도 2b는 도 1에 도시된 명령 버퍼를 설명하기 위한 블록도이다.
도 2c는 도 1에 도시된 제 1 리프레쉬 제어부를 설명하기 위한 블록도이다.
도 2d는 도 2c에 도시된 주소 카운터를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4a는 도 3에 도시된 클록 버퍼를 설명하기 위한 블록도이다.
도 4b는 도 4a에 도시된 클록 전달부 및 클록 선택부를 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 테스트 패턴 생성부를 설명하기 위한 블록도이다.
도 6a는 도 5에 도시된 제 1형 플립플랍을 설명하기 위한 회로도이다.
도 6b는 도 5에 도시된 제 2형 플립플랍을 설명하기 위한 회로도이다.
도 6c는 도 5에 도시된 제 3형 플립플랍을 설명하기 위한 회로도이다.
도 7은 도 5에 도시된 테스트 패턴 생성부의 동작을 설명하기 위한 파형도이다.
도 8a는 도 3에 도시된 테스트 명령주소 생성부를 설명하기 위한 블록도이다.
도 8b는 도 8a에 도시된 제 1 주소 다중화부를 설명하기 위한 회로도이다.
도 9a는 도 3에 도시된 명령 버퍼를 설명하기 위한 블록도이다.
도 9b는 도 9a에 도시된 지연 전달부를 설명하기 위한 블록도이다.
도 10a는 도 3에 도시된 제 1 리프레쉬 제어부를 설명하기 위한 블록도이다.
도 10b는 도 10a에 도시된 제 1 주소 카운터를 설명하기 위한 블록도이다.
도 11는 도 3에 도시된 제 2 리프레쉬 제어부를 설명하기 위한 블록도이다.
도 12은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 웨이퍼 상태에서 실시되는 테스트 과정 중 복수의 패턴으로 단위셀을 액세스하여 쓰기 동작을 포함한 다수의 내부 동작들을 수행하여 상기 단위셀의 결함 유무를 판단할 수 있는 내부 자가 스트레스 테스트를 수행하기 위한 테스트 회로를 구비하는 반도체 메모리 장치에 있어서,
    복수의 어드레스 패드를 통해 입력된 신호를 디코딩하여 웨이퍼 상태에서 실시되는 테스트 및 상기 내부 자가 스트레스 테스트를 제어하기 위한 테스트 제어신호를 출력하기 위한 테스트 디코더;
    상기 테스트 디코더의 출력에 대응하여 상기 다수의 내부 동작들에 대한 테스트 패턴을 생성하기 위한 테스트 패턴 생성부;
    상기 테스트 패턴 생성부의 출력에 대응하여 내부 테스트 명령과 내부 주소 신호를 생성하기 위한 테스트 명령 주소 생성부;
    정상 동작시 다수의 뱅크 중 일부 내 단위셀을 리프레쉬하기 위해 어드레스를 카운트하고, 상기 내부 자가 스트레스 테스트시 상기 테스트 패턴 생성부의 출력에 대응하여 행 주소를 생성하기 위한 제 1 리프레쉬 제어부; 및
    정상 동작시 다수의 뱅크 중 다른 일부 내 단위셀을 리프레쉬하기 위해 어드레스를 카운트하고, 상기 내부 자가 스트레스 테스트시 상기 테스트 패턴 생성부의 출력에 대응하여 열 주소 및 뱅크 주소를 생성하기 위한 제 2 리프레쉬 제어부를 구비하며,
    상기 제 1 리프레쉬 제어부는,
    상기 정상 동작시 리프레쉬 명령에 대응하여 다수의 뱅크를 포함한 그룹 내 단위셀에 리프레쉬 동작을 수행하기 위한 행 주소를 카운트하기 위한 리프레쉬 카운터; 및
    상기 정상 동작시 오토 리프레쉬 명령에 대응하여 상기 그룹 내 단위셀에 오토 리프레쉬 동작을 수행하기 위한 행 주소를 카운트하고, 상기 내부 자가 스트레스 테스트시 상기 테스트 패턴 생성부의 출력에 대응하여 상기 행 주소를 카운트하기 위한 오토 리프레쉬 카운터를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제 2 리프레쉬 제어부는,
    상기 정상 동작시 리프레쉬 명령에 대응하여 다수의 뱅크를 포함한 다른 그룹 내 단위셀에 리프레쉬 동작을 수행하기 위한 행 주소를 카운트하기 위한 리프레쉬 카운터; 및
    상기 정상 동작시 오토 리프레쉬 명령에 대응하여 상기 다른 그룹 내 단위셀에 오토 리프레쉬 동작을 수행하기 위한 행 주소를 카운트하고, 상기 내부 자가 스트레스 테스트시 상기 테스트 패턴 생성부의 출력에 대응하여 상기 열 주소 및 상기 뱅크 주소를 카운트하기 위한 오토 리프레쉬 카운터를 구비하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 테스트 제어신호는 상기 내부 자가 스트레스 테스트를 진행하기 위한 패턴 테스트 인에이블 신호, 행-마치 패턴에 따라 테스트를 진행하기 위한 제 1 패턴 테스트 신호, 및 열-페이지 패턴에 따라 테스트를 진행하기 위한 제 2 패턴 테스트 신호를 포함하고, 상기 테스트 패턴 생성부는 상기 제 1 혹은 제 2 패턴 테스트 신호에 대응하여 상기 행-마치 패턴 및 열-페이지 패턴을 제어하기 위해 상기 다수의 내부 동작을 제어하기 위한 명령 제어 신호와 상기 행 주소, 상기 열 주소, 및 상기 뱅크 주소를 제어하기 위한 주소 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 테스트 패턴 생성부는
    상기 제 1 혹은 제 2 패턴 테스트 신호에 대응하여 상기 명령 제어 신호, 상기 행 주소를 제어하기 위한 행 주소 증가신호, 및 다수의 펄스를 생성하기 위한 펄스 생성부;
    상기 제 1 혹은 제 2 패턴 테스트 신호에 대응하여 상기 다수의 펄스 중 일부를 선택하여 상기 열 주소를 제어하기 위한 열 주소 증가신호를 생성하기 위한 열 주소 증가신호 생성부; 및
    상기 제 1 혹은 제 2 패턴 테스트 신호에 대응하여 상기 다수의 펄스 중 일부를 선택하여 상기 뱅크 주소를 제어하기 위한 뱅크 주소 증가신호를 생성하기 위한 뱅크 주소 증가신호 생성부를 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 펄스 생성부는 상기 행 주소를 활성화하기 위한 행 주소 활성화 신호, 액티브 동작을 활성화하기 위한 액티브 활성화 신호, 상기 열 주소를 활성화하기 위한 열 주소 활성화 신호, 상기 쓰기 동작을 활성화하기 위한 쓰기 활성화 신호, 프리차지 동작을 수행할 주소를 활성화하기 위한 프리차지 주소 활성화 신호, 상기 프리차지 동작을 활성화하기 위한 프리차지 활성화 신호, 상기 행 주소를 증가시키기 위한 상기 행 주소 증가신호를 순차적으로 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 열 주소 증가신호 생성부는 상기 제 1 패턴 테스트 신호가 활성화되면 상기 펄스 생성부가 상기 행 주소 증가신호를 활성화하기 전에 상기 제 2 리프레쉬 제어부에서 출력된 열 주소 리셋 신호가 활성화될 때까지 반복적으로 상기 열 주소 증가신호를 증가시키고, 상기 제 2 패턴 테스트 신호가 활성화되면 상기 펄스 생성부가 상기 행 주소 증가신호를 반복적으로 활성화하여 상기 제 1 리프레쉬 제어부에서 출력된 열 주소 리셋 신호가 활성화되면 상기 열 주소 증가신호를 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 뱅크 주소 증가신호 생성부는 상기 제 1 혹은 제 2 패턴 테스트 신호가 활성화된 경우 상기 제 1 및 제 2 리프레쉬 제어부에서 출력된 행 주소 리셋 신호 및 열 주소 리셋 신호에 대응하여 상기 뱅크 주소 증가신호를 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 테스트 명령 주소 생성부는
    상기 테스트 패턴 생성부에서 출력된 상기 명령 제어 신호를 디코딩하여 테스트 내부 명령을 생성하기 위한 명령 생성부;
    상기 주소 제어 신호 중 일부를 이용하여 테스트용 데이터를 생성하기 위한 데이터 생성부; 및
    상기 제 1 및 제 2 리프레쉬 제어부에서 출력된 상기 행 주소, 상기 열 주소, 및 상기 뱅크 주소를 선택적으로 전달하기 위한 주소 생성부를 구비하는 반도체 메모리 장치.
  12. 제4항에 있어서,
    상기 웨이퍼 상태에서 테스트가 시작되면 외부에서 인가되는 클록 신호의 전달을 중지하고, 상기 내부 자가 스트레스 테스트를 수행하는 경우에는 상기 클록 신호를 내부 테스트 클록으로 전달하기 위한 클록 버퍼;
    상기 웨이퍼 상태에서 테스트가 시작되면 외부에서 인가된 명령 제어 신호를 전달하고, 상기 내부 자가 스트레스 테스트를 수행하는 경우에는 상기 테스트 명령 주소 생성부에서 출력된 내부 테스트 명령을 전달하기 위한 명령 버퍼;
    상기 웨이퍼 상태에서 테스트가 시작되면 외부에서 인가된 주소 신호를 전달하고, 상기 내부 자가 스트레스 테스트를 수행하는 경우에는 상기 테스트 명령 주소 생성부에서 출력된 내부 주소 신호를 전달하기 위한 주소 버퍼; 및
    상기 웨이퍼 상태에서 테스트가 시작되면 외부에서 인가된 데이터를 전달하고, 상기 내부 자가 스트레스 테스트를 수행하는 경우에는 상기 테스트 명령 주소 생성부에서 출력된 테스트용 데이터를 전달하기 위한 데이터 버퍼를 더 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 테스트 회로는
    외부에서 입력된 신호를 바탕으로 상기 웨이퍼 상태에서 테스트를 진행할지 여부를 결정하기 위한 모드 발생부;
    상기 모드 발생부의 출력에 대응하여 상기 명령 버퍼 및 상기 클록 버퍼를 활성화하기 위한 제 1 인에이블부;
    상기 제 1 인에이블부의 출력에 대응하여 활성화되어 상기 주소 버퍼를 활성화하기 위한 제 2 인에이블부; 및
    상기 복수의 어드레스 패드를 통해 입력된 신호를 버퍼링하기 위한 테스트 주소 버퍼를 더 구비하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 다수의 단위셀을 포함한 셀 어레이와, 웨이퍼 상태에서 상기 셀 에레이의 행 주소를 기준으로 열 주소를 변화시키며 데이터를 입출력하는 것을 반복하며 수행하기 위한 행 패턴 테스트와 상기 열 주소를 기준으로 상기 행 주소를 변화시켜가며 상기 데이터를 입출력하는 것을 반복하기 위한 열 패턴 테스트를 선택적으로 수행하여 결함 유무를 판단할 수 있는 멀티 패턴 테스트 회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 멀티 패턴 테스트 회로는,
    복수의 어드레스 패드를 통해 입력된 신호를 디코딩하여 상기 행 패턴 테스트 및 상기 열 패턴 테스트를 수행하기 위한 테스트 제어신호를 출력하기 위한 테스트 디코더;
    상기 테스트 디코더의 출력에 대응하여 상기 행 패턴 테스트 및 상기 열 패턴 테스트 중 하나에 대응하여 명령 제어 신호와 주소 제어 신호를 생성하기 위한 테스트 패턴 생성부;
    상기 테스트 패턴 생성부의 출력에 대응하여 내부 테스트 명령과 내부 주소 신호를 생성하기 위한 테스트 명령 주소 생성부;
    상기 테스트 패턴 생성부의 출력에 대응하여 상기 행 패턴 테스트 및 상기 열 패턴 테스트를 위한 행 주소를 생성하기 위한 제 1 리프레쉬 제어부; 및
    상기 테스트 패턴 생성부의 출력에 대응하여 상기 행 패턴 테스트 및 상기 열 패턴 테스트를 위한 열 주소 및 뱅크 주소를 생성하기 위한 제 2 리프레쉬 제어부를 구비하며,
    상기 테스트 패턴 생성부는,
    상기 행 패턴 테스트 및 상기 열 패턴 테스트 중 하나에 대응하여 상기 명령 제어 신호 및 상기 행 주소를 증가시키기 위한 행 주소 증가신호를 활성화하여 출력하기 위한 펄스 생성부;
    상기 행 패턴 테스트에 대응하여 상기 행 주소 증가신호의 활성화 이전 상기 열 주소를 제어하기 위한 열 주소 증가신호를 반복적으로 활성화하고, 상기 열 패턴 테스트에 대응하여 상기 행 주소 증가신호의 반복적 활성화 이후 상기 열 주소 증가신호를 생성하기 위한 열 주소 증가신호 생성부; 및
    상기 제 1 리프레쉬 제어부 및 상기 제 2 리프레쉬 제어부가 상기 행 주소 및 상기 열 주소를 리셋하기 위한 신호를 출력하면, 상기 행 패턴 테스트 및 상기 열 패턴 테스트 중 하나에 대응하여 상기 뱅크 주소를 제어하기 위한 뱅크 주소 증가신호를 생성하기 위한 뱅크 주소 증가신호 생성부를 구비하는 반도체 메모리 장치.
  19. 삭제
  20. 삭제
  21. 웨이퍼 상태에서 외부에서 전달된 신호에 대응하여 테스트 모드로 진입하는 단계;
    특정 어드레스 패드를 통해 인가된 테스트 코드를 통해 내부 자가 스트레스 테스트를 수행 여부를 결정하는 단계;
    상기 내부 자가 스트레스 테스트가 시행되면, 행 패턴 테스트와 열 패턴 테스트를 포함한 멀티 패턴 테스트를 위한 명령 제어 신호와 주소 제어 신호를 출력하는 단계;
    상기 주소 제어 신호에 대응하여 셀 어레이 내 단위셀을 액세스하기 위한 행 주소, 열 주소, 및 뱅크 주소를 생성하는 단계;
    상기 명령 제어 신호에 대응하여 내부 테스트 명령과 테스트용 데이터를 생성하는 단계; 및
    상기 행 주소, 상기 열 주소, 상기 뱅크 주소, 상기 내부 테스트 명령과 상기 테스트용 데이터에 대응하여 내부 자가 스트레스 테스트를 수행하는 단계를 포함하며,
    상기 명령 제어 신호와 주소 제어 신호를 출력하는 단계는,
    상기 행 패턴 테스트 및 상기 열 패턴 테스트 중 하나에 대응하여 상기 명령 제어 신호 및 상기 행 주소를 증가시키기 위한 행 주소 증가신호를 활성화하여 출력하기 위한 단계;
    상기 행 패턴 테스트에 대응하여 상기 행 주소 증가신호의 활성화 이전 상기 열 주소를 제어하기 위한 열 주소 증가신호를 반복적으로 활성화하고, 상기 열 패턴 테스트에 대응하여 상기 행 주소 증가신호의 반복적 활성화 이후 상기 열 주소 증가신호를 생성하기 위한 단계; 및
    상기 행 주소 및 상기 열 주소를 리셋하기 위한 신호를 출력되면, 상기 행 패턴 테스트 및 상기 열 패턴 테스트 중 하나에 대응하여 상기 뱅크 주소를 제어하기 위한 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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TW101127353A TWI503831B (zh) 2008-02-29 2008-05-29 半導體記憶體裝置其測試其之方法
TW097119937A TWI378462B (en) 2008-02-29 2008-05-29 Semiconductor memory device and a method of testing the same
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281081B1 (en) 2014-11-10 2016-03-08 SK Hynix Inc. Built-in test circuit of semiconductor apparatus

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100913960B1 (ko) * 2007-12-14 2009-08-26 주식회사 하이닉스반도체 빌트인 셀프 스트레스 제어 퓨즈장치 및 그 제어방법
KR100974222B1 (ko) * 2008-11-13 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치
US8445979B2 (en) 2009-09-11 2013-05-21 Samsung Electronics Co., Ltd. Magnetic memory devices including magnetic layers separated by tunnel barriers
US8954803B2 (en) * 2010-02-23 2015-02-10 Mosys, Inc. Programmable test engine (PCDTE) for emerging memory technologies
KR101132797B1 (ko) * 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
KR101188261B1 (ko) * 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
US8458545B2 (en) * 2010-11-29 2013-06-04 Stmicroelectronics International N.V. Method and apparatus for testing of a memory with redundancy elements
TW201411161A (zh) * 2012-09-11 2014-03-16 Etron Technology Inc 改善襯墊測試覆蓋率的晶片及其相關的方法
US8988956B2 (en) 2012-09-18 2015-03-24 Mosys, Inc. Programmable memory built in self repair circuit
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US9081060B2 (en) 2013-10-04 2015-07-14 Qualcomm Incorporated Buffer testing for reconfigurable instruction cell arrays
KR102076858B1 (ko) * 2013-12-24 2020-02-12 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9257202B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices
KR20170005715A (ko) 2015-07-06 2017-01-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170068719A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치
KR102298923B1 (ko) * 2017-05-24 2021-09-08 에스케이하이닉스 주식회사 반도체 장치, 테스트 방법 및 이를 포함하는 시스템
KR102591123B1 (ko) * 2018-07-16 2023-10-19 에스케이하이닉스 주식회사 반도체장치
US10998077B2 (en) * 2019-01-08 2021-05-04 Stmicroelectronics International N.V. Testing of comparators within a memory safety logic circuit using a fault enable generation circuit within the memory
KR20200112041A (ko) * 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법
KR20220120874A (ko) * 2021-02-24 2022-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014097B1 (ko) * 1992-08-31 1995-11-21 가부시기가이샤 도시바 다이나믹 메모리 장치
KR20010067326A (ko) * 1999-12-17 2001-07-12 아끼구사 나오유끼 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스
KR20050021932A (ko) * 2003-08-28 2005-03-07 가부시끼가이샤 르네사스 테크놀로지 반도체 집적 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895962A (en) * 1996-06-13 1999-04-20 Micron Technology, Inc. Structure and a method for storing information in a semiconductor device
JP3673027B2 (ja) * 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
US6233182B1 (en) * 1997-04-16 2001-05-15 Hitachi, Ltd. Semiconductor integrated circuit and method for testing memory
US6055199A (en) * 1998-10-21 2000-04-25 Mitsubishi Denki Kabushiki Kaisha Test circuit for a semiconductor memory device and method for burn-in test
WO2000028547A1 (fr) * 1998-11-05 2000-05-18 Hitachi, Ltd. Dispositif de stockage a semi-conducteur et systeme de test
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
US6829737B1 (en) * 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
JP3795822B2 (ja) * 2002-04-03 2006-07-12 Ｎｅｃエレクトロニクス株式会社 組込み自己テスト回路及び設計検証方法
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
DE10243470A1 (de) * 2002-09-19 2004-04-01 Infineon Technologies Ag Selbsttestschaltung
DE10316931B4 (de) * 2003-04-12 2005-03-03 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von DRAM-Speicherbausteinen in Multichip-Speichermodulen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014097B1 (ko) * 1992-08-31 1995-11-21 가부시기가이샤 도시바 다이나믹 메모리 장치
KR20010067326A (ko) * 1999-12-17 2001-07-12 아끼구사 나오유끼 자기 시험 회로 및 이 자기 시험 회로를 내장한 메모리디바이스
KR20050021932A (ko) * 2003-08-28 2005-03-07 가부시끼가이샤 르네사스 테크놀로지 반도체 집적 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281081B1 (en) 2014-11-10 2016-03-08 SK Hynix Inc. Built-in test circuit of semiconductor apparatus

Also Published As

Publication number Publication date
US20090219775A1 (en) 2009-09-03
TW200937436A (en) 2009-09-01
US8225150B2 (en) 2012-07-17
TW201248639A (en) 2012-12-01
KR20090093306A (ko) 2009-09-02
US20110231717A1 (en) 2011-09-22
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