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Die Erfindung betrifft eine Selbsttestschaltung,
die in einer integrierten Schaltung integriert ist und dem Testen
einer Speicherschaltung dient. Die Erfindung betrifft weiterhin
ein Verfahren zum Testen einer Speicherschaltung mit einer Selbsttestschaltung.
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Integrierte Speicherschaltungen werden
vor ihrer letztendlichen Auslieferung an den Kunden mehrfach Testverfahren
unterworfen. Bei einem Speichertest wird überprüft, ob eine Zellinformation, die
in eine Zelle hineingeschrieben worden ist, gehalten und anschließend korrekt
ausgelesen werden kann. Das Hineinschreiben und das nachfolgende Auslesen
werden bei gängigen
Testverfahren mehrfach durchgeführt.
Zwischen Hineinschreiben und Auslesen werden häufig andere Speicheroperationen
durchgeführt,
die zu einer Veränderung
der gespeicherten Daten der betreffenden Speicherzelle führen können. Dabei
soll überprüft werden,
ob die Speicherung auch unter bestimmten Bedingungen fehlerfrei
erfolgt.
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Aufgrund der zunehmenden Speicherdichte von
Speicherschaltungen benötigt
das wiederholte Beschreiben und Auslesen von Speicherzellen viel Zeit.
Das Testen von Speicherzellen ist daher zunehmend ein Kostenfaktor,
der durch das Erhöhen
der Parallelität
des Testsystems, also der Anzahl gleichzeitig zu testender Bauelemente,
gesenkt werden kann.
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Ein Möglichkeit, die Parallelität zu erhöhen, besteht
darin, die Anzahl der Testanschlüsse
der Testereinheit zu erhöhen.
Eine weitere Möglichkeit
besteht darin, die Anzahl der notwendigen Testleitungen zwischen
Bauelement und Testereinheit zu reduzieren. Auf diese Weise kann
eine größere Anzahl von
integrierten Speicherschaltungen parallel mit dem Testsystem getestet
werden.
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Um den Durchsatz von Speichertest
weiter zu erhöhen,
wird vielfach ein Teil der Funktionalität des Testsystems von der Testereinheit
in die zu testende integrierte Schaltung in Form einer Selbsttesteinheit
verlegt.
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Eine solche Selbsttesteinheit übernimmt
beispielsweise die Generierung von Testadressen. Üblicherweise
hat die Selbsttesteinheit aufgrund von Flächenbeschränkungen eine minimale Funktionalität und ist
dadurch gekennzeichnet, dass nach einer Initialisierung der Adressraum
durch inkrementelle bzw. dekrementelle Adressgenerierung mit einer Schrittweite
von 1 durchlaufen wird. Die für
bestimmte Spezialspeichertest notwendigen besonderen Adressgenerierungen
sind durch zusätzliche
Adressvertauschungsschaltungen realisiert.
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Eine solche Selbsttesteinheit hat
bei einer reduzierten Anzahl von externen Anschlüssen die Einschränkung, dass
nur die Adressschrittweite von 1 in nur eine Richtung der Inkrementierung
möglich
ist, wobei die Adressierung entweder in X- oder Y-Richtung erfolgen kann. Innerhalb
des Adressraums ist üblicherweise
keine Sprungmöglichkeit
vorgesehen. Die Selbsttesteinheit ist nur einmal konfigurierbar und
während
des Testens nicht weiter steuerbar.
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Es ist Aufgabe der vorliegenden Erfindung eine
Selbsttesteinheit zur Verfügung
zu stellen, mit der eine Speicherschaltung flexibler und umfangreicher
getestet werden kann. Es ist weiterhin Aufgabe der vorliegenden
Erfindung ein Testverfahren zum Durchführen eines Speichertest mit
Hilfe einer Selbsttesteinheit zur Verfügung zu stellen.
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Diese Aufgabe wird durch die Selbsttesteinheit
nach Anspruch 1 sowie das Verfahren nach Anspruch 7 gelöst. Weitere
Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem ersten Aspekt der vorliegenden
Erfindung ist eine Selbsttestschaltung mit einer Adressgeneratoreinheit
zum Erzeugen einer Testadresse für
das Testen einer Speicherschaltung vorgesehen. Die Adreßgeneratorschaltung
ist mit einer Steuerschaltung zum Steuern der Adreßgeneratorschaltung
verbunden, wobei die Steuerschaltung Signaleingänge aufweist, über die
Testbefehle anlegbar sind.
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Es ist ein erstes Register vorgesehen,
um einen Adressdifferenzwert zu speichern. Die Steuerschaltung steuert
die Adreßgeneratorschaltung
so an, um in Folge eines ersten Testbefehls die Testadresse bei
einem nachfolgenden Speicherzugriff um den Adreßdifferenzwert zu erhöhen oder
in Folge eines zweiten Testbefehls die Testadresse bei einem nachfolgenden
Speicherzugriff um den Adreßdifferenzwert
zu vermindern.
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Die erfindungsgemäße Selbsttestschaltung hat
den Vorteil, dass in das erste Register ein Adressdifferenzwert
gespeichert werden kann, der es ermöglicht, eine Erhöhung der
Testadresse um andere Adresswerte als 1 durchzuführen. Während bei gemäß dem Stand
der Technik üblichen
Selbsttesteinheiten die Adresse nur um 1 erhöht bzw. vermindert werden kann,
ist es erfindungsgemäß möglich, auch andere
Sprünge,
die gemäß dem Adressdifferenzwert,
der in dem ersten Register gespeichert werden kann, durchzuführen. Es
ist aber auch möglich,
während
des Testverfahrens den in dem ersten Register gespeicherte Adressdifferenzwert
zu verändern,
so dass unterschiedliche Adresssprünge realisiert werden können.
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Vorzugsweise ist vorgesehen, dass
das erste Register mit Hilfe eines an die Steuerschaltung angelegten
Programmierbefehls mit dem Adressdifferenzwert beschreibbar ist.
Somit kann von einer externen Testereinheit vorgegeben, ein Adressdifferenzwert
festgelegt werden, mit dem die Speicherschaltung getestet werden
soll.
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Vorzugsweise ist vorgesehen, dass
die Selbsttestschaltung ein zweites Register enthält, um einen
zweiten Adressdifferenz wert zu speichern. Dieser kann beispielsweise
mit Hilfe eines zweiten Programmierbefehls mit dem zweiten Adressdifferenzwert
beschrieben werden. Die Steuerschaltung steuert die Adreßgeneratorschaltung
so an, um in Folge eines dritten Testbefehls die Testadresse bei
einem nachfolgenden Speicherzugriff um den zweiten Adreßdifferenzwert
zu erhöhen
oder in Folge eines vierten Testbefehls die Testadresse bei einem
nachfolgenden Speicherzugriff um den zweiten Adreßdifferenzwert
zu vermindern.
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Zwei Register zum Speichern von zwei Adressdifferenzwerten
vorzusehen, erhöht
die Flexibilität
des durch die Selbsttestschaltung durchzuführenden Adressgenerierung erheblich,
da nun sehr flexibel in dem zu testenden Adressraum mit zwei unterschiedlichen
Adressdifferenzwerten gesprungen werden kann.
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Der erste, zweite, dritte und vierte
Testbefehl sind vorzugsweise so kodiert, dass im wesentlichen keine
Adressierung der Speicherschaltung zum Lesen oder Schreiben durchgeführt wird.
Vorzugsweise wird dazu der No-operation-Befehl (NOP-Befehl) verwendet,
wobei durch zusätzliche
Signale, wie beispielsweise das Schaltungsauswahlsignal oder nicht benötigte Adressbitsignale
die Testbefehle kodiert werden können.
Auf diese Weise ist es möglich,
die Testbefehle anzulegen, ohne zusätzliche externe Anschlüsse zur
Verfügung
stellen zu müssen.
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Vorzugsweise weist die Adressgeneratoreinheit
eine Addierereinheit und eine Subtrahierereinheit auf, die jeweils
abhängig
von den Testbefehlen aktivierbar sind. Die Addierereinheit bzw.
die Subtrahierereinheit sind so mit dem ersten und dem zweiten Register
verbunden, dass die in dem ersten bzw. dem zweiten Register eingeschriebene
Adressdifferenzwerte zu der jeweils aktuellen Testadresse hinzuaddiert
oder subtrahiert werden können.
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Gemäß einem weiteren Aspekt der
vorliegenden Erfindung ist ein Verfahren zum Testen einer Speicherschaltung
mit einer Selbsttestschaltung vorgesehen, die ein erstes Register
zum Speichern eines Adressdifferenzwertes aufweist.
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Das erste Register wird mit dem Adressdifferenzwert
beschrieben, wobei in Folge eines ersten Testbefehls die Testadresse
bei einem nachfolgenden Speicherzugriff um den Adreßdifferenzwert
erhöht
wird und wobei in Folge eines zweiten Testbefehls die Testadresse
bei einem nachfolgenden Speicherzugriff um den Adreßdifferenzwert
vermindert wird. Vorzugsweise werden der erste Testbefehl und der
zweite Testbefehl nacheinander an die Steuerschaltung angelegt,
um zwischen zwei Testadressen hin und her zu springen. Auf diese
Weise läßt sich
ein beim Testen einer Speicherschaltung häufig vorkommendes Testverfahren
durchführen,
wobei getestet wird, in wieweit sich zwei Speicheradressen bei wiederholten
Speicherzugriffen gegenseitig beeinflussen.
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Es kann auch vorgesehen sein, dass
das Testverfahren mit einer Selbsttestschaltung mit dem ersten Register
zum Speichern eines ersten Adressdifferenzwertes und einem zweiten
Register zum Speichern eines zweiten Adressdifferenzwertes durchgeführt wird,
wobei in beide Register verschiedene Adressdifferenzwerte einschreibbar
sind. In Folge des ersten Testbefehls wird die Testadresse um den
ersten Adreßdifferenzwert
erhöht
und in Folge eines zweiten Testbefehls um den ersten Adreßdifferenzwert
vermindert. Das zweite Register wird mit einem zweiten Adreßdifferenzwert
beschrieben, wobei in Folge des dritten Testbefehls die Testadresse
um den zweiten Adreßdifferenzwert
erhöht
wird und wobei in Folge des zweiten Befehls die Testadresse um den
zweiten Adreßdifferenzwert
vermindert wird.
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Vorzugsweise ist vorgesehen, dass
der erste Befehl, der dritte Befehl, der vierte Befehl und der zweite
Befehl aufeinanderfolgend an die Steuerschaltung angelegt werden,
um zwischen vier Testadressen hin und her zu springen.
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Eine besondere Ausführungsform
wird im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es
zeigen:
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1 ein
Blockdiagramm einer erfindungsgemäßen Selbsttestschaltung; und
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2 eine
Tabelle mit einer bevorzugten Kodierung für die Testbefehle der erfindungsgemäßen Selbsttestschaltung.
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In 1 ist
ein Blockdiagramm eines integrierten Speicherbausteins dargestellt.
Der Speicherbaustein weist eine Speicherschaltung 1 und
eine Selbsttestschaltung 2 auf. Die Selbsttestschaltung 2 generiert
im wesentlichen Testadressen, wobei in die durch die Testadressen
adressierten Speicherbereiche der Speicherschaltung 1 Testdaten
geschrieben werden sollen. Die Speicherschaltung 1 ist
eine DRAM-Speicherschaltung,
es kann jedoch auch eine beliebige andere Speicherschaltung, wie
z.B. SRAM-Speicherschaltung o.a., vorgesehen sein.
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Die Speicherschaltung 1 sowie
die Selbsttestschaltung 2 sind mit externen Anschlüssen verbunden, über die
Eingangssignale E anlegbar sind. Die Eingangssignale sind bei DRAM-Speichern üblicherweise
das Taktsignal CLK, das Wortleitungsaktivierungssignal RAS, das
Bitleitungsaktivierungssignal CAS, das Schreibsignal WE, das Schaltungsauswahlsignal
CS, Adresssignale A, Datensignale DQ und eventuell andere.
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Das Wortleitungsaktivierungssignal
RAS dient dazu, eine Wortleitung in der Speicherschaltung zu aktivieren,
so dass die daran befindlichen Speichertransistoren durchgeschaltet
werden, und Ladungen von daran angeschlossenen Speicherkapazitäten auf
die entsprechenden Bitleitungen fließen. Das Bitleitungsaktivierungssignal
CAS dient dazu, nach dem Aktivieren der Wortleitung und nachdem die
auf die Bitleitung geflossenen Ladungen verstärkt worden sind, die Bitleitungen
auszuwählen,
deren gespeicherte Daten auf die Datenausgänge ange legt werden sollen.
Das Schreibsignal WE dient dazu, zu signalisieren, ob das Aktivieren
der Wortleitung bzw. das Aktivieren der Bitleitung durchgeführt wird,
um einen Schreibzugriff oder einen Lesezugriff durchzuführen. Mit
Hilfe des Schaltungsauswahlsignals CS wird der betreffende Speicherbaustein
ausgewählt. Das
Schaltungsauswahlsignal CS ist notwendig, wenn mehrere Speicherbausteine
an einen externen Signalbus angelegt sind, so dass mit Hilfe des
Schaltungsauswahlsignals CS festgelegt werden kann, für welchen
der Speicherbausteine die auf dem Signalbus angelegten Signale gültig sein
sollen.
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Die Selbsttestschaltung 2 weist
eine Steuerschaltung 3 auf, die die Eingangssignale E empfängt. Die
Steuerschaltung 3 ist so ausgestaltet, dass sie in der
Lage ist, die die Selbsttestschaltung 2 betreffende Testbefehle,
die über
die Eingangssignale angelegt werden, zu erkennen. Zusätzlich sind
in der Steuerschaltung häufig
ein oder mehrere Mode-Set-Register (MSR) (nicht gezeigt) vorgesehen,
in denen Testparameter gespeichert werden können.
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Die Steuerschaltung 3 ist
mit einem ersten Register 4 und einem zweiten Register 5 verbunden, wobei
das erste Register 4 und das zweite Register 5 über geeignete
Testbefehle, die über
die Signaleingänge
an die Steuerschaltung 3 angelegt werden, beschreibbar
sind. In das erste Register 4 und das zweite Register 5 werden
Adressdifferenzwerte gespeichert, die gewünschte Adresssprünge der
Testadresse bei einem nachfolgenden Testen angeben.
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Die Steuerschaltung 3 ist
mit einer Adressgeneratorschaltung 6 und mit einem Adresshaltespeicher 7 verbunden.
Der Adresshaltespeicher 7 speichert einen Adresswert, der
zum Adressieren eines Speicherbereichs der Speicherschaltung 1 zur
Verfügung
gestellt wird. Die Adressgeneratorschaltung 6 verändert beim
Testen die jeweils aktuelle Testadresse, die in dem Adresshaltespeicher 7 gespeichert
ist, um einen der in dem ers ten Register 4 oder dem zweiten
Register 5 gespeicherten Adressdifferenzwerte. Ob die Testadresse
um den jeweiligen Adressdifferenzwert erhöht oder vermindert werden soll, wird
durch einen am Signaleingang der Steuerschaltung 3 anliegenden
Testbefehl bestimmt, den die Steuerschaltung 3 der Adressgeneratorschaltung mitteilt.
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So gibt es einen ersten Testbefehl,
der ein Addieren des Adressdifferenzwertes des ersten Registers 4 zu
der in dem Adresshaltespeicher 7 gespeicherten Testadresse
vorsieht, einen zweiten Testbefehl, der ein Subtrahieren des Adressdifferenzwertes
der ersten Registers von der Testadresse vorsieht, einen dritten
Testbefehl der ein Addieren des Adressdifferenzwertes in dem zweiten
Register 5 zu der Testadresse vorsieht und einen vierten
Testbefehl, der ein Subtrahieren des Adressdifferenzwertes des zweiten
Registers 5 von der Testadresse vorsieht.
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Nachdem einer der Testbefehle angelegt worden
ist, wird durch jedes nachfolgende Wortleitungsaktivierungssignal
RAS die durch den entsprechenden Testbefehl vorgegebene Rechenoperation bezüglich der
Testadresse durchgeführt.
Ist z.B. in dem zweiten Register ein Adressdifferenzwert von 3 abgespeichert
und ein vierter Testbefehl angelegt worden, so wird bei jedem nachfolgenden
aktivierten Wortleitungsaktivierungssignal RAS die in dem Adresshaltespeicher 7 gespeicherte
Testadresse um 3 vermindert.
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Um den durch den jeweiligen Testbefehl
vorgegebene Rechenoperation zu speichern, kann in der Adressgeneratorschaltung 6 ein
Zustandsspeicher (nicht gezeigt) vorgesehen sein, der angibt, welche
Operation auf die Testadresse durchgeführt werden soll, wenn ein Wortleitungsaktivierungssignal RAS
aktiviert ist.
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Die Adressgeneratoreinheit 6 weist
zum Addieren und Subtrahieren eine Addierereinheit 8 und eine
Subtrahierereinheit 9 auf. Sowohl an die Addierereinheit 8 als
auch an die Subtrahiereinheit 9 sind die jeweils aktuelle
Testadresse und die Adressdifferenzwerte des ersten Registers 4 und
des zweiten Registers 5 anlegbar.
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Um für die erfindungsgemäße Selbsttestschaltung 2 keine
zusätzlichen
Eingangssignalanschlüsse
vorsehen zu müssen,
ist vorgesehen, die entsprechenden Testbefehle mit Hilfe der bereits
bestehenden Eingangssignalanschlüssen
zu kodieren. Dazu ist vorzugsweise vorgesehen, bei einem NOP-Befehl,
der üblicherweise
keine Operation in der so adressierten Speicherschaltung bewirkt,
eine zusätzliche
Kodierung mit Hilfe der Adresseingänge des Speicherbausteins vorzunehmen.
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In der Tabelle der 2 ist
mit den ersten acht Befehlen eine herkömmliche Kodierung der Signaleingänge dargestellt,
wobei Lese- READ und Schreibbefehle WRITE, Wortleitungsaktivierungsbefehle
ACT, Mode-Register-Setzbefehle (MRS), Autorefresh-Befehle CBR, Precharge-Befehle
PRE mit Hilfe der oben genannten Signaleingänge E an den Speicherbaustein
angelegt werden können.
Die angelegten Steuersignale sind üblicherweise Low-active-Signale,
d.h. sie bewirken eine Funktion, wenn ihr Signalpegel von einem
High-Zustand auf einen Low-Zustand übergeht. Wenn sowohl das Wortleitungsaktivierungssignal
RAS, das Bitleitungsaktivierungssignal CAS als auch das Schreibsignal
WE deaktiviert sind d.h. sich in einem High-Zustand befinden, so
dass üblicherweise
die so angesteuerte Schaltung keinen Befehl ausführen würde, lassen sich zusätzliche
Befehle mit Hilfe des Schaltungsauswahlsignal und einigen oder allen
der Adresseingänge
kodieren.
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Dies ist in der Tabelle der 2 gezeigt, bei dem sechs weitere die erfindungsgemäße Selbsttestschaltung
betreffende Befehle über
an die Adresseingänge
angelegte Adresssignale kodiert werden. Der erste Testbefehl ist
mit NOP_A1 der zweite Testbefehl mit NOP_S1, der dritte Testbefehl
mit NOP_A2 und der vierte Testbefehl mit NOP_S2 bezeichnet. Zusätzlich zu
diesen vier Testbefehlen werden ein fünfter Testbefehl NOP_Reset1
vorgesehen, der bewirkt, dass in das erste Register 4 ein
Adressdifferenzwert von 1 eingeschrieben wird, bzw. ein sechster
Testbefehl NOP_Reset2 vorgesehen, der ebenfalls bewirkt, dass in
das zweite Register 5 ein Adressdifferenzwert von 1 eingeschrieben
wird. Dies stellt eine Zurücksetzung
der Inhalte der Register 4,5 dar, so dass die
Selbsttestschaltung gemäß einer herkömmlichen
Selbsttestschaltung arbeitet und den Testadresswert jeweils um 1
inkrementiert bzw. dekrementiert.
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Die Initialisierung des ersten und
des zweiten Register sowie der Register der Steuereinheit 3 erfolgt
durch den Befehl MRS, bei dem sowohl Wortleitungsaktivierungssignal
RAS, Bitleitungsaktivierungssignal CAS und Schreibsignal WE aktiviert sind,
d.h. in einen Low-Zustand gebracht sind. Die Auswahl des entsprechenden
Registers und der Inhalt des ausgewählten Registers erfolgt über ein
oder mehrere zu setzende Adreß- oder Datenbit. Eventuell
mittels weiterer nachfolgender Mode-Register-Setzbefehle können die
Register 4,5 jeweils mit einem Adressdifferenzwert
belegt werden. Dies kann seriell oder parallel erfolgen, je nachdem
wie viele Adresseingänge
für das Übergeben
der Adressdifferenzwerte in die Register 4,5 verwendet
werden sollen. Das erste 4 und das zweite Register 5 sind
in ihrer Adressbreite dem zu adressierenden Zellenfeld angepasst,
wobei die Bit-Breite der Register 4,5 vornehmlich
durch den maximal zu verwendenden Adressdifferenzwert bestimmt wird.
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Nach dem Beschreiben der Register 4,5 können über die
externen Testanschlüsse
durch die Testereinheit Testbefehle angelegt werden, die zur Durchführung des
Testverfahrens für
das Speicherbauelement dienen. Da nur eine begrenzte Anzahl von
externen Anschlüssen
zur Verfügung
steht, ist eine spezifische Kodierung der Befehle zur Adressberechnung
notwendig.
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Dass in der Tabelle der 2 mit ACTL gekennzeichnete Adresskontrollbit
verhindert, wenn sich das ACTL-Bit im High-Zustand befindet, das Hochzählen der
Testadresse in Folge eines Wortleitungsaktivierungsbefehls ACT,
einem Lese- und Schreibbefehl READ, WRITE. Das Datensteuerbit DCTL
bewirkt eine Invertierung des zu schreibenden oder auszulesenden
Testdatums im High-Zustand.
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Für
die Kodierung der Befehle zur Testadressenberechnung werden die
oben erwähnten
Testbefehle mit Hilfe des NOP-Befehls unter zusätzlicher Benutzung eines oder
mehrerer weiterer Adresseingänge
benutzt.
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Die Erfindung besteht also darin,
eine Selbsttesteinheit 2 mit einer Steuereinheit 3 zu
schaffen, wobei durch zusätzliche
Kodierung eine Erweiterung der Funktionalität der Selbsttestschaltung 2 erreicht wird,
ohne dass die Anzahl der externen Anschlüsse des Speicherbausteins erhöht werden
muß. Durch das
Vorsehen von zwei zusätzlichen
Registern zur Speicherung von Adressdifferenzwerten kann die Funktionalität bei der
Berechnung von Testadressen erheblich erweitert werden. Trotzdem
bleibt eine solche Selbsttestschaltung 2 weniger flächenaufwendig als
die üblicherweise
vorgesehenen Adressvertauschungsschaltungen.
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Eine Besonderheit von Speicherbausteinen ist
in vielen Fällen
das Vorhandensein eines redundanten Speicherbereichs, der zur Reparatur
von defekten Speicherzellen benutzt wird. Der redundante Speicherbereich
hat entweder einen eigenen separaten Adressbereich oder ist in kleinere
Bereiche in Adress-Segmenten
aufgeteilt. Ein generelles Problem bei der Adressgenerierung liegt
darin, ob die Testadresse gerade den Hauptspeicherbereich adressiert
oder in einem dieser Adressredundanzbereiche liegt.
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Um Testadressen für die Adressierung des redundanten
Speicherbereichs zu erzeugen, kann entweder eine Sprungadresse geladen
werden, die bewirkt, dass bei einem nächsten Speicherzugriff die Testadresse
sofort an den Anfang des Redundanzbereiches springt oder über einen
von extern über
einen von der Testereinheit vorgegebenen Befehl bestimmten Testmode
ein Wechsel in den redundanten Speicherbereich erfolgen. Weiterhin
ist erfindungsgemäß möglich, dass
eine Adressüberlaufschaltung (nicht
gezeigt) vorgesehen sein kann, wobei bei einem Adressüberlauf
oder Unterlauf nicht am Ende bzw. Anfang des normalen Speicherbereichs
weitergezählt
wird, sondern dass ein Sprung auf eine Testadresse des redundanten
Speicherbereichs erfolgt.
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Selbstverständlich kann auch eine Adressüberlaufschaltung
vorgesehen sein, die ein Zurücksetzen
der Adresse bei erreichen der Grenze des Adressraums bewirkt. Beispielsweise
könnte über einen
Mode-Register-Setzbefehl eine Adressvergleichslogik initialisiert
werden, um das Rücksetzen der
Adressen nach Adressüberläufen zu
gewährleisten.
D.h. wenn eine Erhöhung
der Testadresse um den Adressdifferenzwert oder ein Vermindern der Testadresse
um den Adressdifferenzwert nicht einen Sprung an die exakte Anfangsadresse
bzw. die exakte Endadresse des Adressraums bewirkt, wird ein Zurücksetzen
auf den exakten Anfang bzw. des exakten Endes des Adressraums vorgenommen.
Solche Sprünge
in das Innere des Adressraums können
auftreten, wenn der Adressdifferenzwert ungleich 1 ist.
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Im folgenden werden mögliche Adressraumdurchläufe dargestellt.
Für einen
regulären
Zellenfelddurchlauf in Vorwärtsrichtung
mit der Schrittweite 1 wird zunächst der Testbefehl das NOP-RESET1 angelegt,
wodurch der Adressdifferenzwert im ersten Register auf Schrittweite 1 gesetzt
wird und der Addierer aktiviert wird. Jedes weitere Aktivieren der Wortleitungen
durch das RAS-Signal bzw. den ACT-Befehl zählt die X-Adresse und jeder weitere Write- bzw.
Read-Befehl zählt
die Y-Adresse um diese Schrittweite hoch. Mit Hilfe des NOP-Reset2-Befehls wird
im zweiten Register 5 die Schrittweite auf den Adressdifferenzwert 1 gesetzt
und der Subtrahierer aktiviert. Jeder weiterere ACT-Befehl vermindert die
X-Adresse und jeder
weitere Write- bzw. Read-Befehl vermindert die Y-Adresse um die Schrittweite 1.
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Soll ein Zellenfelddurchlauf vorwärts mit Schrittweite 4 in
X-Richtung und Schrittweite 1 in Y-Richtung vorgenommen
werden, wird zunächst
mit Hilfe eines Mode-Register-Setzbefehles an das erste Register 4 der
Adreßdifferenzwert 4 übergeben.
Mit Hilfe des Befehls NOP_A1 wird die Adressgeneratoreinheit 6 so
eingestellt, dass der Addierer aktiviert ist, um den in dem ersten
Register 4 gespeicherten Adressdifferenzwert von 4 zu der
aktuellen Testadresse hinzuzuaddieren. Jeder weitere ACT-Befehl zählt die
x-Adresse um die Schrittweite 4 hoch. Nach dem Hochzählen der
X-Adresse um die Schrittweite 4 wird ein NOP_Reset1-Befehl
angelegt, der die Adressschrittweite im ersten Register auf 1 zurücksetzt.
Bei nachfolgenden Read- oder
Write-Befehlen wird die Y-Adresse dann um die Schrittweite 1 hochgezählt.
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Bei Zellenfelddurchläufen, wobei
zwischen verschiedenen X-Adressen
hin und her gesprungen wird, z.B. mit folgender Sequenz Adresse+l,
Adresse+3, Adresse-3, Adresse-1 wird zunächst mit Hilfe von Mode-Register-Setzbefehlen
in das erste Register 4 der Wert 1 und an das zweite Register 5 der Wert
3 übergeben.
Mit Hilfe des Testbefehles NOP_A1 wird die Testgeneratorschaltung 6 aktiviert, um
den Addierer 8 zu aktivieren, das bei einem nachfolgenden
Wortleitungsaktivierungssignal RAS bzw. ACT-Befehl die x-Adresse
um den in dem ersten Register 4 gespeicherten Adressdifferenzwert
erhöht wird.
Anschließend
wird ein NOP_A2-Befehl angelegt, so dass bei einem nachfolgenden
Wortleitungsaktivierungssignal RAS die x-Adresse um den Adressdifferenzwert 3,
der in dem zweiten Register 5 gespeichert ist, erhöht wird.
Anschließend
wird durch einen NOP_S2-Befehl die Subtrahiereinheit 9 aktiviert,
so dass bei einem nachfolgenden Wortleitungsaktivierungssignal RAS
die x-Adresse um den Adressdifferenzwert des zweiten Registers 5 vermindert
wird. Der NOP_S1-Befehl aktiviert die Subtrahiereinheit 9 in
der Adressgeneratorschaltung 6, so dass bei einem nachfolgenden
Wortleitungsaktivierungssignal RAS die x-Adresse um den Adressdifferenzwert
des ersten Registers 4 vermindert wird. Soll für die y-Adressgenerierung
der Wert wieder auf 1 zurückgesetzt
werden, muß in
der Befehlssequenz zwischen jedem Wortleitungsaktivierungssignal
RAS bzw. dem ACT-Befehl und einem Write/Read-Befehl ein NOP_Reset1-Befehl
bzw. NOP_Reset2-Befehl angelegt werden.