KR20220120874A - 반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로 - Google Patents

반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로 Download PDF

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Abstract

일 실시예에 의한 반도체 메모리 장치는 복수의 로우 라인 및 복수의 컬럼 라인 간에 접속된 복수의 메모리 셀 어레이를 포함하는 코어 회로 및, 컬럼 어드레스 신호와 무관한 커맨드 신호로부터 예비 컬럼 펄스를 생성하고, 컬럼 어드레스 신호의 인에이블 시점 및 예비 컬럼 펄스의 인에이블 시점에 응답하여 메인 컬럼 펄스를 생성하여 접근 대상 컬럼 라인을 인에이블시키도록 구성되는 컬럼경로 제어회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로{Semiconductor Memory Device and Column Path Control Circuit Therefor}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이를 위한 컬럼경로 제어 회로에 관한 것이다.
반도체 메모리 장치는 복수의 로우 라인 (워드라인)과 복수의 컬럼 라인(비트라인) 간에 어레이 형태로 배열된 복수의 메모리 셀을 구비할 수 있다.
메모리 셀에 액세스하기 위해서는 로우 어드레스에 의해 워드라인을 선택하고 컬럼 어드레스에 의해 비트라인을 선택할 수 있다.
비트라인을 선택하기 위한 컬럼 경로 제어회로는 컬럼 어드레스를 디코딩하여 대응하는 컬럼 선택 신호를 인에이블시키고, 인에이블된 컬럼 선택 신호에 의해 비트라인을 활성화하도록 구성될 수 있다.
DRAM(Dynamic Random Access Memory) 규격에서 tCCD(CAS-to-CAS delay)는 연속된 리드 또는 라이트 커맨드 사이에 필요한 최소 시간 간격을 의미한다. 반도체 메모리 장치의 클럭 주파수가 증가함에 따라 한정된 tCCD 동안 쉼 없이 데이터를 입출력하기 위하여 뱅크 그룹 개념이 도입되었다.
뱅크 그룹은 복수의 메모리 뱅크를 그룹화한 것으로, 기 정의된 tCCD 내에 연속된 커맨드가 다른 뱅크로 분산되도록 스케쥴링하여 데이터 처리 속도를 향상시킬 수 있다.
본 기술의 실시예는 주변 회로의 점유 면적을 최소화할 수 있는 반도체 메모리 장치 및 이를 위한 컬럼경로 제어회로를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 복수의 로우 라인 및 복수의 컬럼 라인 간에 접속된 복수의 메모리 셀 어레이를 포함하는 코어 회로; 및 컬럼 어드레스 신호와 무관한 커맨드 신호로부터 예비 컬럼 펄스를 생성하고 상기 컬럼 어드레스 신호의 인에이블 시점 및 상기 예비 컬럼 펄스의 인에이블 시점에 응답하여 메인 컬럼 펄스를 생성하여 접근 대상 컬럼 라인을 인에이블시키도록 구성되는 컬럼경로 제어회로;를 포함할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 복수의 로우 라인 및 복수의 컬럼 라인 간에 접속된 복수의 메모리 셀 어레이를 포함하고 복수의 뱅크 그룹을 포함하는 코어 회로 및, 상기 컬럼 라인을 통해 접근 대상 메모리 셀에 접근하기 위한 컬럼 경로를 제어하는 컬럼경로 제어회로를 포함하는 반도체 메모리 장치로서, 상기 컬럼경로 제어회로는, 상기 복수의 뱅크 그룹들 간에 공유되며, 커맨드 신호를 제 1 시간 지연시켜 예비 컬럼 펄스를 생성하는 예비 컬럼 펄스 생성부; 상기 복수의 뱅크 그룹들 간에 공유되며, 상기 커맨드 신호와 상기 뱅크 그룹 어드레스 신호에 기초한 제 1 시점 및, 상기 예비 컬럼 펄스와 상기 뱅크 그룹 어드레스 신호의 지연 신호에 기초한 제 2 시점을 결정하도록 구성되는 어드레싱 처리부; 및 상기 복수의 뱅크 그룹 각각마다 구비되며, 상기 제 1 시점과 상기 제 2 시점 사이에 활성화되는 메인 컬럼 펄스를 생성하여 상기 컬럼 라인으로 제공하는 어드레싱 펄스 생성부;를 포함할 수 있다.
본 기술의 일 실시예에 의한 컬럼경로 제어회로는 로우 라인 및 컬럼 라인 간에 접속된 복수의 메모리 셀을 포함하는 코어 회로에 접근하기 위한 컬럼 경로를 제어하는 컬럼 경로 제어회로로서, 컬럼 어드레스 신호와 무관한 커맨드 신호로부터 예비 컬럼 펄스를 생성하고, 상기 컬럼 어드레스 신호의 인에이블 시점 및 상기 예비 컬럼 펄스의 인에이블 시점에 응답하여 메인 컬럼 펄스를 생성하는 컬럼 인에이블 신호 생성부; 및 상기 메인 컬럼 펄스에 기초하여 컬럼 선택 신호를 생성하여 접근 대상 컬럼 라인을 인에이블시키는 컬럼 선택신호 생성부;를 포함하도록 구성될 수 있다.
본 기술에 의하면 뱅크 그룹별 컬럼경로 제어회로가 중복되는 회로부를 공유하도록 하여 주변회로의 점유 면적을 감소시킬 수 있다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 코어 회로의 구성도이다.
도 3은 일 실시예에 의한 컬럼경로 제어회로의 구성도이다.
도 4는 일 실시예에 의한 컬럼 인에이블 신호 생성부의 구성도이다.
도 5는 실시예에 의한 컬럼 인에이블 신호 생성부의 동작을 설명하기 위한 타이밍도이다.
도 6은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 7 내지 도 9는 실시예들에 의한 적층형 반도체 장치의 구성도이다.
도 10은 일 실시예에 의한 네트워크 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 메모리 장치(10)는 코어 회로(110), 로우경로 제어회로(120), 컬럼경로 제어회로(130) 및 데이터경로 제어회로(140)를 포함할 수 있다. 로우경로 제어회로(120), 컬럼경로 제어회로(130) 및 데이터경로 제어회로(140)는 주변 회로라 칭할 수 있다.
코어회로(110)는 복수의 워드라인(WL) 및 복수의 비트라인(BL) 간에 접속되는 복수의 메모리 셀(MC)을 포함할 수 있다. 코어회로(110)는 복수의 메모리 뱅크를 그룹화한 복수의 뱅크 그룹을 포함할 수 있으며, 이에 대한 설명은 도 2를 참조하여 후술할 것이다. 도 1에는 메모리 셀(MC)이 트랜지스터와 캐패시터로 구성되는 DRAM 셀을 도시하였으나, 코어회로(110)를 구성하는 메모리 셀(MC)이 이에 한정되는 것은 아니다.
로우경로 제어회로(120)는 리드/라이트 커맨드 신호 및 로우 어드레스 신호에 기초하여 액세스 대상 워드라인(WL)을 선택하도록 구성될 수 있다.
컬럼경로 제어회로(130)는 리드/라이트 커맨드 신호 및 컬럼 어드레스 신호에 기초하여 복수의 컬럼선택신호 중 하나를 선택적으로 인에이블시키고, 인에이블된 컬럼선택신호에 의해 액세스 대상 비트라인(BL)을 활성화하도록 구성될 수 있다.
데이터경로 제어회로(140)는 입출력라인 센스앰프 및 데이터 입출력 버퍼를 통해 외부의 데이터를 코어 회로(110)에 저장하거나 코어 회로(110)에 저장된 데이터를 외부로 전송하도록 구성될 수 이다.
일 실시예에서, 비트라인(BL)은 비트라인 센스앰프(BLSA)를 통해 데이터경로 제어회로(140)에 접속될 수 있다. 비트라인 센스앰프(BLSA)와 데이터경로 제어회로(140)는 컬럼경로 제어회로(130)에서 생성되는 컬럼선택신호(YI)에 의해 전기적으로 접속될 수 있다.
도 2는 일 실시예에 의한 코어 회로의 구성도이다.
일 실시예에서, 코어회로(110)는 복수의 메모리 뱅크(BANK)를 포함할 수 있다. 복수의 메모리 뱅크(BANK)는 복수의 뱅크 그룹(BG0~BGN)으로 그룹화될 수 있다.
메모리 셀(MC)은 휘발성 메모리 셀, 예를 들어 DRAM 및/또는 SRAM(Static Random Access Memory)을 포함하도록 구성될 수 있다.
뱅크 그룹(BG) 구조의 코어 회로(110)는 각 뱅크(BANK)에 포함된 동일 어드레스의 메모리 셀들에 동시에 액세스할 수 있다. 이를 위해 컬럼경로 제어회로(130)는 컬럼 어드레스를 디코딩하여 어느 하나의 컬럼선택신호(YI) 인에이블시키고, 선택된 컬럼선택신호에 의해 각각의 뱅크에서 선택된 비트라인에 동시에 접근할 수 있다.
한정된 tCCD 내에 다른 뱅크 그룹(BG)에 연속적으로 액세스하기 위한 타이밍 마진을 확보하기 위하여 뱅크 그룹(BG)마다 동일한 컬럼경로 제어회로를 배치하는 경우, 뱅크 그룹의 수에 비례하여 컬럼경로 제어회로의 점유 면적이 증가한다.
따라서, 본 기술에서는 뱅크 그룹별 컬럼경로 제어회로가 중복되는 회로부를 공유하도록 하여 주변회로의 점유면적을 감소시킨다.
도 3은 일 실시예에 의한 컬럼경로 제어회로의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 컬럼경로 제어회로(130)는 컬럼 인에이블 신호 생성부(200) 및 컬럼 선택신호 생성부(250)를 포함할 수 있다.
컬럼 인에이블 신호 생성부(200)는 라이트 커맨드 신호(WT_CMD)/리드 커맨드 신호(RD_CMD) 및 컬럼 어드레스 신호에 응답하여 메인 컬럼 펄스(AYP_GB<0:N>)를 생성할 수 있다. 컬럼 어드레스 신호는 예를 들어 뱅크 그룹 어드레스(BG<0:N>) 신호일 수 있다
일 실시예에서, 컬럼 인에이블 신호 생성부(200)는 어드레스 신호(BG<0:N>)와 무관한 커맨드 신호(WT_CMD, RD_CMD)로부터 예비 컬럼 펄스를 생성하고, 어드레스 신호(BG<0:N>)에 응답하여 예비 컬럼 펄스의 인에이블 구간 동안 인에이블되는 메인 컬럼 펄스(AYP_GB<0:N>)를 생성할 수 있다.
일 실시예에서, 컬럼 인에이블 신호 생성부(200)는 라이트 커맨드 신호(WT_CMD)/리드 커맨드 신호(RD_CMD)가 입력됨에 따라 예비 라이트 펄스 또는 예비 리드 펄스를 포함하는 예비 컬럼 펄스를 생성할 수 있다. 그리고, 예비 컬럼 펄스의 인에이블 구간에 뱅크 그룹 어드레스(BG<0:N>)를 동기시켜 뱅크 그룹별로 순차적으로 인에이블되는 메인 컬럼 펄스(AYP_GB<0:N>)를 출력할 수 있다.
컬럼 선택신호 생성부(250)는 메인 컬럼 펄스(AYP_GB<0:N>)에 응답하여 컬럼 선택신호(YI<O:N>)를 생성할 수 있다. 즉, 컬럼 선택신호 생성부(250)는 메인 컬럼 펄스(AYP_GB<0:N>)를 설정된 구간 동안 활성화시킨 컬럼 선택신호(YI<0:N>)를 출력할 수 있다.
활성화된 컬럼 선택신호(YI)에 의해 비트라인 센스앰프(BLSA)가 데이터경로 제어회로(140)에 전기적으로 접속되어 데이터 입출력 동작이 수행될 수 있다.
도 4는 일 실시예에 의한 컬럼 인에이블 신호 생성부의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 컬럼 인에이블 신호 생성부(200)는 예비 컬럼 펄스 생성부(210), 어드레스 처리부(220) 및 어드레싱 펄스 생성부(230)를 포함할 수 있다.
예비 컬럼 펄스 생성부(210)는 복수의 메모리 뱅크들 간에 공유되며, 커맨드 신호(WT_CMD, RD_CMD)를 제 1 시간 지연시켜 예비 컬럼 펄스(PUL_WT, PUL_RD)를 생성할 수 있다.
일 실시예에서, 예비 컬럼 펄스 생성부(210)는 클럭 신호(CLK, 미도시)에 동기하여 라이트 커맨드 신호(WT_CMD)를 구동하여 내부 라이트 커맨드 신호(D_WT)를 생성하는 제 1 지연부(211)와, 클럭 신호(CLK, 미도시)에 동기하여 리드 커맨드 신호(RD_CMD)를 구동하여 내부 리드 커맨드 신호(D_RD)를 생성하는 제 2 지연부(213)를 포함할 수 있다. 예비 컬럼 펄스 생성부(210)는 내부 라이트 커맨드 신호(D_WT)를 제 1 시간 지연시켜 제 1 예비 컬럼 펄스(PUL_WT)를 생성하는 제 1 예비 컬럼 펄스 생성부(215)와, 내부 리드 커맨드 신호(D_RD)를 제 1 시간 지연시켜 제 2 예비 컬럼 펄스(PUL_RD)를 생성하는 제 2 예비 컬럼 펄스 생성부(217)를 포함할 수 있다.
어드레스 처리부(220)는 복수의 메모리 뱅크들 간에 공유될 수 있다. 어드레스 처리부(220)는 내부 커맨드 신호(D_WT, D_RD)와 뱅크 그룹 어드레스 신호(BG<0:N>)에 기초하여 제 1 시점을 지시하는 뱅크 그룹별 셋 신호(SET_ BG<0:N>)를 생성할 수 있다. 어드레스 처리부(220)는 예비 컬럼 펄스(PUL_WT, PUL_RD)와 뱅크 그룹 어드레스 신호(BG<0:N>)의 지연 신호(BG_D<0:N>)에 기초하여 제 2 시점을 지시하는 뱅크 그룹별 리셋 신호(RST_BG<0:N>)를 생성할 수 있다.
일 실시예에서, 어드레스 처리부(220)는 내부 라이트 커맨드 신호(D_WT)와 내부 리드 커맨드 신호(D_RD) 중 어느 하나라도 인에이블되면 인에이블되는 셋 신호(SET)를 생성하는 제 1 조합부(221)와, 제 1 예비 컬럼 펄스(PUL_WT)와 제 2 예비 컬럼 펄스(PUL_RD) 중 어느 하나라도 인에이블되면 인에이블되는 리셋 신호(RST)를 생성하는 제 2 조합부(223)를 포함할 수 있다. 어드레스 처리부(220)는 뱅크 그룹 어드레스 신호(BG<0:N>)를 제공받아 디코딩하고 내부 커맨드 신호(D_WT, D_RD)가 인에이블되는 시점에 인에이블되는 셋 신호(SET)에 동기하여 뱅크 그룹별 셋 신호(SET_ BG<0:N>)를 생성하는 제 1 디코더(225)와, 뱅크 그룹 어드레스 신호(BG<0:N>)를 지연시켜 지연된 뱅크 그룹 어드레스 신호(BG_D<0:N>)를 생성하는 어드레스 래치부(227)와, 지연된 뱅크 그룹 어드레스 신호(BG_D<0:N>)를 제공받아 디코딩하고 예비 컬럼 펄스(PUL_WT, PUL_RD)가 인에이블되는 시점에 인에이블되는 리셋 신호(RST)에 동기하여 뱅크 그룹별 리셋 신호(RST_ BG<0:N>)를 생성하는 제 2 디코더(229)를 포함할 수 있다.
어드레싱 펄스 생성부(230)는 뱅크 그룹별 셋 신호(SET_ BG<0:N>)의 인에이블 시점부터 뱅크 그룹별 리셋 신호(RST_ BG<0:N>)의 인에이블 시점까지 활성화되는 뱅크 그룹별 메인 컬럼 펄스(AYP_BG<0:N>)를 생성하는 복수의 래치부(LAT-0~LAT-N)를 포함할 수 있다. 래치부(LAT-0~LAT-N)는 각 뱅크 그룹에 대응하여 구비될 수 있다. 구체적으로, 어드레싱 펄스 생성부(230)의 각 래치부(LAT-0~LAT-N)는 어드레스 처리부(220)에서 생성한 뱅크 그룹별 셋 신호(SET_ BG<0:N>)에 의해 정의되는 제 1 시점과 뱅크 그룹별 리셋 신호(RST_ BG<0:N>)에 의해 정의되는 제 2 시점 사이에 활성화되는 뱅크 그룹별 메인 컬럼 펄스(AYP_BG<0:N>)를 생성할 수 있다.
이와 같이, 본 기술에 의한 컬럼경로 제어회로(130)의 컬럼 어드레스 신호 생성부(200)는 뱅크 그룹 어드레스 신호(BG<0:N>)와 무관한 커맨드 신호(WT_CMD, RD_CMD)로부터 예비 컬럼 펄스(PUL_WT, PUL_RD)를 생하고, 뱅크 그룹 어드레스 신호(BG<0:N>)에 응답하여 상기 예비 컬럼 펄스(PUL_WT, PUL_RD)의 인에이블 구간 동안 인에이블되는 메인 컬럼 펄스(AYP_BG<0:N>)를 각 뱅크 그룹에 대응하여 생성할 수 있다.
컬럼 어드레스, 즉 뱅크 그룹 어드레스 신호(BG<0:N>)와 무관한 커맨드 신호(WT_CMD, RD_CMD)의 전송 경로와, 커맨드 신호(WT_CMD, RD_CMD)로부터 생성된 예비 컬럼 펄스(PUL_WT, PUL_RD)에 대한 어드레싱 처리 경로가 모든 뱅크 그룹 간에 공유될 수 있다. 따라서, 예비 컬럼 펄스 생성부(210) 및 어드레스 처리부(220)가 중복 배치되지 않도록 하여 주변 회로의 점유 면적을 최소화할 수 있다.
도 5는 실시예에 의한 컬럼 인에이블 신호 생성부의 동작을 설명하기 위한 타이밍도이다.
메모리 컨트롤러(미도시)로부터 제공되는 클럭 신호(CLK)에 동기하여 예를 들어 리드 커맨드 신호(RD_CMD)가 입력되고, 컬럼 인에이블 신호 생성부(200)에서 내부 커맨드 신호(D_RD)가 생성될 수 있다.
컬럼 인에이블 신호 생성부(200)는 내부 커맨드 신호(D_RD)의 인에이블 구간에 뱅크 그룹 어드레스 신호(BG<0:N>)를 동기시켜 제 1 시점을 정의하는 셋 신호(SET)를 생성할 수 있다.
컬럼 인에이블 신호 생성부(200)는 예비 컬럼 펄스(PUL_WT, PUL_RD)를 생성하기 위해 내부 커맨드 신호(D_RD)를 지연시키는 제 1 시간 동안 뱅크 그룹 어드레스 신호(BG<0:N>)를 래치하여 지연된 뱅크 그룹 어드레스 신호(BG_D<0:N>)를 생성할 수 있다. 그리고, 예비 컬럼 펄스(PUL_WT, PUL_RD)의 인에이블 구간에 지연된 뱅크 그룹 어드레스 신호(BG_D<0:N>)를 동기시켜 제 2 시점을 정의하는 리셋 신호(RST)를 생성할 수 있다.
메인 컬럼 펄스(AYP_BG<0:N>)는 각 뱅크 그룹에 대해 생성되며, 뱅크 그룹별 셋 신호(SET_ BG<0:N>)에 의해 정의되는 제 1 시점과 뱅크 그룹별 리셋 신호(RST_ BG<0:N>)에 의해 정의되는 제 2 시점 사이의 구간 동안 활성화될 수 있다.
각 뱅크 그룹 간에 공유 가능한 회로 구성을 제거하면서도 뱅크 그룹 각각으로 전송되는 컬럼 신호의 타이밍을 정확히 제어하여 반도체 메모리 장치의 면적 효율을 향상시키면서도 신뢰성 있는 동작을 보장할 수 있다.
도 6은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 6을 참조하면, 일 실시예에 의한 데이터 저장 장치(30)는 메모리 컨트롤러(301), 입출력 인터페이스(302), 데이터 저장부(303) 및 버퍼 메모리(304)를 포함할 수 있다.
메모리 컨트롤러(301)는 입출력 인터페이스(302)를 통해 외부기기(호스트 장치)로부터 인가되는 커맨드 신호를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(303) 및 버퍼 메모리(304)에 대한 데이터 입출력을 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(301)는 외부기기의 라이트 요청에 따라 데이터 저장부(303)에 데이터가 프로그램되도록 할 수 있다. 그리고, 외부기기의 읽기 요청에 응답하여 데이터 저장부(303)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
메모리 컨트롤러(301)는 데이터 저장부(303)를 제어하기 위한 컨트롤러 및 버퍼 메모리(304)를 제어하기 위한 컨트롤러를 포함할 수 있다,
데이터 저장부(303)는 메모리 컨트롤러(301)로부터 제공되는 클럭 신호에 동기하여 동작하며, 메모리 컨트롤러(301)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 데이터 저장부(303)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 데이터 저장부(303)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 일 실시예에서, 데이터 저장부(303)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등 도 1 내지 도 4에서 설명한 휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다.
데이터 저장부(303)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들로 구성된 복수의 반도체 메모리 장치(303-1, 303-2, 303-M)를 포함할 수 있다.
버퍼 메모리(304)는 데이터 저장 장치(30)가 외부기기와 연동하여 데이터를 라이트하거나 읽는 등의 일련의 동작을 수행할 때 데이터를 임시 저장할 수 있는 공간으로 작용한다. 도 1에는 버퍼 메모리(304)가 메모리 컨트롤러(301) 외부에 위치하는 경우를 예로 들어 도시하였으나, 버퍼 메모리(304)는 메모리 컨트롤러(301) 내부에 구비될 수도 있음은 물론이다.
버퍼 메모리(304)는 메모리 컨트롤러(301) 내에 구비된 버퍼 메모리 컨트롤러 즉, 버퍼 매니저(미도시)에 의해 제어될 수 있다.
버퍼 메모리(304)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등 상술한 도 1 내지 도 4에서 설명한 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(302)는 메모리 컨트롤러(301)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(301)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 한다. 입출력 인터페이스(301)는 USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 표준 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
데이터 저장 장치(30)는 그것이 탑재되는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 데이터 저장 장치(30)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 내지 도 9는 실시예들에 의한 적층형 반도체 장치의 구성도이다.
도 7은 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
일 실시예에 의한 적층형 반도체 장치(40)는 복수의 다이가 적층된 적층 구조체(410)를 포함할 수 있다. 적층 구조체(410)는 복수의 메모리 다이를 적층하고, 관통 전극(TSV, Through Silicon Via)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태, 또는 HMC(Hybrid Memory Cube) 형태로 구성될 수 있다.
적층 구조체(410)는 베이스 다이(Base Die)(414) 및 복수의 코어 다이(Core Die)(412)를 포함할 수 있다.
복수의 코어 다이(412)는 베이스 다이(414) 상에 적층될 수 있으며, 관통 전극(TSV)을 통해 서로 연결될 수 있다. 코어 다이(412) 각각에는 데이터를 저장하기 위한 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다.
코어 다이(412)는 관통전극(TSV)을 통해 베이스 다이(414)와 전기적으로 접속되어, 관통전극(TSV)을 통해 베이스 다이(414)로부터 신호 및 전원 등을 제공받을 수 있다.
코어 다이(412)는 예를 들어 도 1 내지 도 4에 도시한 것과 같은 반도체 메모리 장치(10)를 포함할 수 있다.
베이스 다이(414)에 구비되는 물리 영역(PHY)은 어드레스, 커맨드, 데이터, 제어신호 등의 입출력 영역일 수 있다. 물리 영역(PHY)에는 적층형 반도체 장치(40)에 요구되는 데이터 처리 속도를 만족시킬 수 있는 수만큼의 입출력 회로부가 구비될 수 있다. 그리고 베이스 다이(414)의 배면 중 물리 영역(PHY) 부분에는 입출력 동작시 필요한 신호 및 전원을 공급받을 수 있도록 복수의 입출력 단자와 전원공급 단자가 구비될 수 있다.
도 8은 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
도 8을 참조하면, 적층형 반도체 장치(400)는 복수의 코어 다이(412)와 베이스 다이(414)의 적층 구조체(410), 메모리 호스트(420) 및 인터페이스 기판(430)을 포함할 수 있다. 메모리 호스트(420)는 CPU, 또는 GPU, 또는 ASIC(Application Specific Integrated Circuit), 또는 FPGA(Field Programmable Gate Arrays) 등이 될 수 있다.
베이스 다이(414)는 코어 다이(412)와 메모리 호스트(420) 간의 인터페이스를 위한 회로가 실장될 수 있다. 적층 구조체(410)는 도 7을 참조하여 설명한 것과 유사한 구조를 가질 수 있다.
적층 구조체(410)와 메모리 호스트(420)는 인터페이스 기판(430)을 통해 각각의 물리 영역(PHY)이 연결될 수 있다. 인터페이스 기판(430)은 인터포저(Interposer)라 지칭될 수 있다.
도 9는 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
도 9에 도시한 적층형 반도체 장치(4000)는 도 8에 도시한 적층형 반도체 장치(400)를 패키지 기판(440) 상에 배치한 것으로 이해할 수 있다.
패키지 기판(440)과 인터페이스 기판(430)은 접속단자를 통해 전기적으로 접속될 수 있다.
인터페이스 기판(430) 상에 도 7에 도시한 것과 같은 적층 구조체(410) 및 메모리 호스트(420)를 적층하고, 이를 패키지 기판(440)에 장착한 후 패키징함으로써 시스템 인 패키지(System In Package; SiP) 타입의 반도체 장치를 구현할 수 있다.
도 10은 일 실시예에 의한 네트워크 시스템의 구성도이다.
도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1 내지 도 4에 도시한 데이터 처리 시스템으로 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 메모리 장치
110 : 코어 회로
120 : 로우경로 제어회로
130 : 컬럼경로 제어회로
140 : 데이터경로 제어회로
200 : 컬럼 인에이블 신호 생성부
210 : 컬럼 선택신호 생성부

Claims (15)

  1. 복수의 로우 라인 및 복수의 컬럼 라인 간에 접속된 복수의 메모리 셀 어레이를 포함하는 코어 회로; 및
    컬럼 어드레스 신호와 무관한 커맨드 신호로부터 예비 컬럼 펄스를 생성하고, 상기 컬럼 어드레스 신호의 인에이블 시점 및 상기 예비 컬럼 펄스의 인에이블 시점에 응답하여 메인 컬럼 펄스를 생성하여 접근 대상 컬럼 라인을 인에이블시키도록 구성되는 컬럼경로 제어회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 코어 회로는, 복수의 뱅크 그룹을 포함하고, 상기 컬럼 어드레스 신호는 뱅크 그룹 어드레스 신호를 포함하며,
    상기 컬럼 경로 제어회로는,
    상기 컬럼 어드레스 신호와 무관한 상기 커맨드 신호를 지연시켜 상기 예비 컬럼 펄스를 생성하는 예비 컬럼 펄스 생성부;
    상기 예비 컬럼 펄스의 지연 시간에 동기하여 상기 뱅크 그룹 어드레스 신호를 디코딩함에 따라, 뱅크 그룹별 메인 컬럼 펄스의 인에이블 구간을 결정하는 어드레싱 처리부; 및
    상기 복수의 뱅크 그룹 각각에 대응하여 구성되고 상기 인에이블 구간 동안 인에이블되는 상기 뱅크 그룹별 메인 컬럼 펄스를 생성하는 어드레싱 펄스 생성부;
    를 포함하도록 구성되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레싱 처리부는, 상기 커맨드 신호와 상기 뱅크 그룹 어드레스 신호의 인에이블 시점에 기초한 제 1 시점 및, 상기 예비 컬럼 펄스와 지연된 상기 뱅크 그룹 어드레스 신호의 인에이블 시점에 기초한 제 2 시점 사이의 구간을 상기 인에이블 구간으로 결정하도록 구성되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 예비 컬럼 펄스 생성부는 상기 복수의 뱅크 그룹들 간에 공유되는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 어드레싱 처리부는 상기 복수의 뱅크 그룹들 간에 공유되는 반도체 메모리 장치.
  6. 복수의 로우 라인 및 복수의 컬럼 라인 간에 접속된 복수의 메모리 셀 어레이를 포함하고 복수의 뱅크 그룹을 포함하는 코어 회로 및, 상기 컬럼 라인을 통해 접근 대상 메모리 셀에 접근하기 위한 컬럼 경로를 제어하는 컬럼경로 제어회로를 포함하는 반도체 메모리 장치로서, 상기 컬럼경로 제어회로는,
    상기 복수의 뱅크 그룹들 간에 공유되며, 커맨드 신호를 제 1 시간 지연시켜 예비 컬럼 펄스를 생성하는 예비 컬럼 펄스 생성부;
    상기 복수의 뱅크 그룹들 간에 공유되며, 상기 커맨드 신호와 뱅크 그룹 어드레스 신호에 기초한 제 1 시점 및, 상기 예비 컬럼 펄스와 상기 뱅크 그룹 어드레스 신호의 지연 신호에 기초한 제 2 시점을 결정하도록 구성되는 어드레싱 처리부; 및
    상기 복수의 뱅크 그룹 각각마다 구비되며, 상기 제 1 시점과 상기 제 2 시점 사이에 활성화되는 메인 컬럼 펄스를 생성하여 상기 컬럼 라인으로 제공하는 어드레싱 펄스 생성부;
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 어드레싱 처리부는, 상기 뱅크 그룹 어드레스 신호를 디코딩하여 상기 커맨드 신호가 인에이블되는 시점에 상기 제 1 시점을 결정하는 뱅크 그룹 어드레스별 셋 신호를 생성하는 제 1 디코더; 및
    상기 제 1 시간 동안 지연된 상기 뱅크 그룹 어드레스 신호를 디코딩하여, 상기 예비 컬럼 펄스가 인에이블되는 시점에 상기 제 2 시점을 결정하는 뱅크 그룹 어드레스별 리셋 신호를 생성하는 제 2 디코더;
    를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 어드레싱 펄스 생성부는, 상기 셋 신호와 상기 리셋 신호에 의해 정의되는 구간에 인에이블되는 상기 메인 컬럼 펄스를 상기 뱅크 그룹 어드레스별로 생성하는 반도체 메모리 장치.
  9. 로우 라인 및 컬럼 라인 간에 접속된 복수의 메모리 셀을 포함하는 코어 회로에 접근하기 위한 컬럼 경로를 제어하는 컬럼 경로 제어회로로서,
    컬럼 어드레스 신호와 무관한 커맨드 신호로부터 예비 컬럼 펄스를 생성하고, 상기 컬럼 어드레스 신호의 인에이블 시점 및 상기 예비 컬럼 펄스의 인에이블 시점에 응답하여 메인 컬럼 펄스를 생성하는 컬럼 인에이블 신호 생성부; 및
    상기 메인 컬럼 펄스에 기초하여 컬럼 선택 신호를 생성하여 접근 대상 컬럼 라인을 인에이블시키는 컬럼 선택신호 생성부;
    를 포함하도록 구성되는 컬럼경로 제어회로.
  10. 제 9 항에 있어서,
    상기 코어 회로는, 복수의 뱅크 그룹을 포함하고, 상기 컬럼 어드레스 신호는 뱅크 그룹 어드레스 신호를 포함하며,
    상기 컬럼 어드레스 신호와 무관한 상기 커맨드 신호를 지연시켜 상기 예비 컬럼 펄스를 생성하는 예비 컬럼 펄스 생성부;
    상기 예비 컬럼 펄스의 지연 시간에 동기하여 상기 뱅크 그룹 어드레스 신호를 디코딩함에 따라, 뱅크 그룹별 메인 컬럼 펄스의 인에이블 구간을 결정하는 어드레싱 처리부; 및
    상기 복수의 뱅크 그룹 각각에 대응하여 구성되고 상기 인에이블 구간 동안 인에이블되는 상기 뱅크 그룹별 메인 컬럼 펄스를 생성하는 어드레싱 펄스 생성부;
    를 포함하도록 구성되는 컬럼경로 제어회로.
  11. 제 10 항에 있어서,
    상기 예비 컬럼 펄스 생성부는, 상기 복수의 뱅크 그룹들 간에 공유되며, 상기 커맨드 신호를 제 1 시간 지연시켜 상기 예비 컬럼 펄스를 생성하도록 구성되는 컬럼경로 제어회로.
  12. 제 10 항에 있어서,
    상기 어드레싱 처리부는, 상기 복수의 뱅크 그룹들 간에 공유되며, 상기 커맨드 신호와 상기 뱅크 그룹 어드레스 신호의 인에이블 시점에 기초한 제 1 시점 및, 상기 예비 컬럼 펄스와 지연된 상기 뱅크 그룹 어드레스 신호의 인에이블 시점에 기초한 제 2 시점을 결정하도록 구성되는 컬럼경로 제어회로.
  13. 제 12 항에 있어서,
    상기 예비 컬럼 펄스 생성부가 상기 예비 컬럼 펄스를 생성하기 위해 상기 커맨드 신호를 지연시키는 시간 동안, 상기 어드레싱 처리부가 상기 뱅크 그룹 어드레스 신호를 지연시켜 상기 지연된 상기 뱅크 그룹 어드레스 신호를 생성하도록 구성되는 컬럼경로 제어회로.
  14. 제 12 항에 있어서,
    상기 어드레싱 처리부는, 상기 뱅크 그룹 어드레스 신호를 디코딩하여 상기 커맨드 신호가 인에이블되는 시점에 상기 제 1 시점을 결정하는 뱅크 그룹 어드레스별 셋 신호를 생성하는 제 1 디코더; 및
    상기 제 1 시간 동안 지연된 상기 뱅크 그룹 어드레스 신호를 디코딩하여, 상기 예비 컬럼 펄스가 인에이블되는 시점에 상기 제 2 시점을 결정하는 뱅크 그룹 어드레스별 리셋 신호를 생성하는 제 2 디코더;
    를 포함하는 컬럼경로 제어회로.
  15. 제 12 항에 있어서,
    상기 어드레싱 펄스 생성부는, 상기 복수의 뱅크 그룹마다 각각 구비되며, 상기 제 1 시점과 상기 제 2 시점 사이에 활성화되는 상기 메인 컬럼 펄스를 생성하여 상기 컬럼 라인으로 제공하는 컬럼경로 제어회로.
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