KR20230025554A - 호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치 - Google Patents

호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치 Download PDF

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KR20230025554A
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Abstract

호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치가 제공된다. 호스트 장치의 구동 방법은, 마스킹(masking) 세그먼트와 비마스킹(non-masking) 세그먼트 중 비마스킹 세그먼트에 대해 리프레시를 수행하는 파샬 어레이 리프레시(partial array refresh) 설정이 저장된 레지스터를 포함하는 스토리지 장치를 제공하고, 스토리지 장치에 리프레시 커맨드를 제공하고, 스토리지 장치에서 리프레시 커맨드에 응답하여 파샬 어레이 리프레시가 수행되는 동안, 스토리지 장치에 마스킹 세그먼트에 대한 라이트 커맨드를 제공하는 것을 포함한다.

Description

호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치{Operating method of host device and storage device and storage device}
본 발명은 호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치에 관한 것이다.
휘발성 메모리 장치, 예를 들어, DRAM(Dynamic RAM) 장치는 셀 캐패시터에 데이터를 저장한다. 셀 캐패시터에 전하의 형태로 데이터가 저장되는데, 셀 캐패시터에 저장된 전하는 시간이 지남에 따라 손실된다. 따라서 셀 캐패시터에 저장된 전하가 완전히 손실되기 전에, 데이터를 감지 및 증폭하고 다시 라이트하는 리프레시(refresh) 동작이 필요하다.
한편, 메모리 셀 어레이의 일부 세그먼트를 마스킹(masking)하고 리프레시를 수행하는 PAAR(Partial Array Auto Refresh) 또는 PASR(Partial Array Self Refresh)이 이용되고 있다. 이러한 PAAR 또는 PASR 동작 동안 메모리 장치의 동작 효율을 향상시키는 방법에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 성능이 향상된 호스트 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 성능이 향상된 스토리지 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 성능이 향상된 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 호스트 장치의 구동 방법은, 마스킹(masking) 세그먼트와 비마스킹(non-masking) 세그먼트 중 비마스킹 세그먼트에 대해 리프레시를 수행하는 파샬 어레이 리프레시(partial array refresh) 설정이 저장된 레지스터를 포함하는 스토리지 장치를 제공하고, 스토리지 장치에 리프레시 커맨드를 제공하고, 스토리지 장치에서 리프레시 커맨드에 응답하여 파샬 어레이 리프레시가 수행되는 동안, 스토리지 장치에 마스킹 세그먼트에 대한 라이트 커맨드를 제공하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 스토리지 장치의 구동 방법은, 마스킹 세그먼트와 비마스킹 세그먼트 중 비마스킹 세그먼트에 대해 리프레시를 수행하는 파샬 어레이 리프레시 설정이 저장된 레지스터를 제공하고, 리프레시 커맨드를 수신하고, 레지스터의 설정과 리프레시 커맨드에 기초하여 비마스킹 세그먼트에 대해 파샬 어레이 리프레시가 수행되는 동안, 마스킹 세그먼트에 대한 라이트 커맨드를 수신하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 스토리지 장치는, 호스트 인터페이스를 통해 호스트로부터 커맨드를 제공받는 메모리 컨트롤러, 및 메모리 컨트롤러의 제어 하에 데이터를 저장하는 제1 메모리 장치를 포함하되, 제1 메모리 장치는, 파샬 어레이 리프레시 인에이블이 설정된 제1 모드 레지스터와, 파샬 어레이 리프레시의 대상이 되는 비마스킹 세그먼트와, 파샬 어레이 리프레시의 대상이 되지 않는 마스킹 세그먼트가 정의된 제2 모드 레지스터를 포함하고, 메모리 컨트롤러는, 호스트 인터페이스를 통해 호스트로부터 리프레시 커맨드를 수신하고, 제1 메모리 장치에서 리프레시 커맨드에 응답하여 비마스킹 세그먼트에 대한 파샬 어레이 리프레시가 수행되는 동안, 호스트 인터페이스를 통해 호스트로부터 마스킹 세그먼트에 대한 라이트 커맨드를 수신한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다.
도 3 내지 도 5는 메모리 장치의 모드 레지스터를 설명하기 위한 도면들이다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 7 내지 도 10은 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 11은 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 12는 도 11의 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 13은 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 몇몇 실시예에 따른 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다. 도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다. 도 3 내지 도 5는 메모리 장치의 모드 레지스터를 설명하기 위한 도면들이다.
도 1의 시스템은 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 1을 참조하면, 스토리지 장치(100)는 호스트 장치(200)와 통신하고, 호스트 장치(200)의 요청에 따라 데이터를 라이트하거나, 데이트를 리드할 수 있다.
또한, 스토리지 장치(100)는 호스트 장치(200)의 요청에 따라 리프레시(refresh) 동작을 제어할 수 있다. 호스트 장치(200)는 호스트 컨트롤러(210)와 호스트 레지스터(220) 등을 포함할 수 있다. 호스트 컨트롤러(210)는 스토리지 장치(100)의 동작에 필요한 커맨드, 데이터 등을 메모리 컨트롤러(110)에 제공할 수 있다. 호스트 레지스터(220)는 호스트 컨트롤러(210)의 동작에 필요한 데이터들을 저장할 수 있다.
스토리지 장치(100)는 메모리 컨트롤러(110)와, 메모리 컨트롤러(110)의 제어 하에 데이터를 저장하는 메모리 장치(300)를 포함한다.
메모리 컨트롤러(110)는, 버스(119)를 통해서 서로 연결된 메모리 인터페이스(141), 호스트 인터페이스(142), 제어 모듈(120), 레지스터(130)를 포함할 수 있다. 제어 모듈(120)은 호스트 인터페이스(142)를 통해서 호스트 장치(200)와 통신하고, 메모리 인터페이스(141)를 통해서 메모리 장치(300)를 제어한다.
호스트 인터페이스(142)는 호스트 장치(200)와 데이터를 주고받을 수 있는 연결을 제공하는 것으로, 예를 들어, ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식일 수 있다. 메모리 인터페이스(141)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
메모리 장치(300)는 휘발성 메모리 장치로서, 예를 들어, DRAM(Dynamic RAM)일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 2을 참조하면, 메모리 장치(300)는 제어 로직(310), 어드레스 레지스터(320), 뱅크 제어 로직(330), 로우 어드레스 멀티플렉서(340), 리프레시 어드레스 생성기(345), 컬럼 어드레스 래치(350), 로우 디코더(360), 컬럼 디코더(370), 센스 앰프부(385), 입출력 게이팅 회로(390), 메모리 셀 어레이(MCA), ECC 엔진(ECE), 데이터 입출력 버퍼(395)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 데이터를 저장하기 위한 복수의 메모리 셀(MC)들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(MCA)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(BA1~BA8) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(MCA)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)을 포함할 수 있다. 도 2에서는 8개의 뱅크 어레이들(BA1~BA8)을 포함하는 메모리 장치(300)를 도시하였으나, 실시예들이 이에 제한되는 것은 아니고, 메모리 장치(300)는 임의의 개수의 뱅크 어레이들을 포함할 수 있다.
제어 로직(310)은 메모리 장치(300)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(310)은 메모리 장치(300)가 데이터를 라이트하는 동작 또는 데이터를 리드하는 동작을 수행하도록 제어 신호들(CTL1, CTL2)을 생성할 수 있다. 제어 로직(310)은 외부로부터 수신된 커맨드(CMD)를 디코딩하는 커맨드 디코더(311), 메모리 장치(300)의 동작 모드를 설정하기 위한 모드 레지스터(312)를 포함할 수 있다.
예를 들어, 커맨드 디코더(311)는 라이트 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 대응하는 제어 신호들을 생성할 수 있다. 제어 로직(310)은 동기 방식으로 메모리 장치(300)를 구동하기 위한 클럭 신호 및 클럭 인에이블 신호를 수신할 수도 있다.
모드 레지스터(312)는 리프레시 동작에 관한 정보를 저장할 수 있다. 이하에서는, 메모리 시스템이 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 DRAM 표준(standard)을 따르는 시스템을 예로 들어 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
모드 레지스터(312)는 도 3에 도시된 제1 모드 레지스터(MR25)와 도 4에 도시된 제2 모드 레지스터(MR23)을 포함할 수 있다.
도 3을 참조하면, 제1 모드 레지스터(MR25)는 파샬 어레이 리프레시 수행 여부에 관한 정보를 저장할 수 있다. 몇몇 실시예에서, 파샬 어레이 리프레시는 PAAR(Partial Array Auto Refresh), PASR(Partial Array Self Refresh) 등을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
예를 들어, 제1 모드 레지스터(MR25)의 오퍼레이팅 코드(operating code) 중 OP[6]은 파샬 어레이 리프레시의 인에이블 여부를 지시할 수 있다.
즉, OP[6]이 0으로 설정되어 있다면, 파살 어레이 리프레시가 디스에이블(disable)된 상태이다. 이 경우, 메모리 장치(300)는 호스트로부터 제공된 리프레시 커맨드에 응답하여 모든 뱅크 어레이들(BA1~BA8)의 모든 세그먼트에 대해 리프레시를 수행한다. 즉, 메모리 장치(300)는 이 경우 올뱅크 리프레시(All Bank Refresh)를 수행할 수 있다.
반대로, OP[6]이 1로 설정되어 있다면, 파살 어레이 리프레시가 인에이블(enable)된 상태이다. 이 경우, 메모리 장치(300)는 호스트로부터 제공된 리프레시 커맨드에 응답하여, 마스킹되지 않은 비마스킹 세그먼트(non-masking segment)에 대해서만 리프레시를 수행하는 파샬 어레이 리프레시를 수행한다.
도 4를 참조하면, 제2 모드 레지스터(MR23)는 마스킹 세그먼트(masking segment)와 비마스킹 세그먼트(non-masking segment)를 정의하는 정보를 저장할 수 있다.
제2 모드 레지스터(MR23)는 OP[0] 내지 OP[7]의 8개의 오퍼레이팅 코드를 이용하여 특정 뱅크 어레이 내의 세그먼트들에 대해 마스킹 여부를 저장할 수 있다. 예를 들어, OP[0] 내지 OP[7]의 값이 00001111라면, 도 5에 도시된 것과 같이, 0번 세그먼트부터 3번 세그먼트(S0~S3)는 비마스킹 세그먼트임을 지시하고, 4번 세그먼트부터 7번 세그먼트(S4~S7)는 마스킹 세그먼트임을 지시한다.
메모리 장치(300)는 호스트로부터 제공된 리프레시 커맨드에 응답하여, 제1 모드 레지스터(MR25)와 제2 모드 레지스터(MR23)의 정보를 기초로 리프레시 동작을 수행할 수 있다.
다시, 도 2를 참조하면, 제어 로직(310)은 리프레시 커맨드에 응답하여 모드 레지스터(312)의 정보를 기초로 리프레시 어드레스 생성기(345)가 리프레시 로우 어드레스(REF_ADDR)를 생성하도록 제어할 수 있다.
어드레스 레지스터(320)는 외부(예를 들어, 호스트)로부터 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 어드레스 레지스터(320)는 뱅크 어드레스(BANK_ADDR), 로우 어드레스 (ROW_ADDR), 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(320)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(330)에 제공할 수 있고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(340)에 제공할 수 있고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(350)에 제공할 수 있다.
뱅크 제어 로직(330)은 어드레스 레지스터(320)로부터 수신된 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 이러한 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(360a~360h) 중 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화되고 제1 내지 제8 뱅크 컬럼 디코더들(370a~370h) 중 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(340)는 어드레스 레지스터(320)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 어드레스 생성기(345)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(340)는 어드레스 레지스터(320)로부터 수신된 로우 어드레스(ROW_ADDR) 또는 리프레시 어드레스 생성기(345)로부터 수신된 리프레시 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(340)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(360a~360h)에 각각 인가될 수 있다.
리프레시 어드레스 생성기(345)는 메모리 셀들을 리프레시하기 위한 리프레시 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레시 어드레스 생성기(345)는 리프레시 로우 어드레스(REF_ADDR)를 로우 어드레스 멀티플렉서(340)에 제공할 수 있다. 이에 따라, 리프레시 로우 어드레스(REF_ADDR)에 대응하는 워드 라인에 배치되는 메모리 셀들이 리프레시될 수 있다.
컬럼 어드레스 래치(350)는 어드레스 레지스터(320)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(350)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(350)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(370a~370h)에 각각 인가할 수 있다.
로우 디코더(360)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(360a~360h)을 포함할 수 있다. 컬럼 디코더(370)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(370a~370h)을 포함할 수 있다. 센스 앰프부(385)는 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(385a~385h)을 포함할 수 있다.
제1 내지 제8 뱅크 로우 디코더들(360a~360h) 중 뱅크 제어 로직(330)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(340)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 대응하는 워드 라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 대응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(370a~370h) 중 뱅크 제어 로직(330)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(390)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 뱅크 센스 앰프(385a~385h)를 활성화할 수 있다.
입출력 게이팅 회로(390)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(BA1~BA8)로부터 출력된 데이터를 저장하기 위한 리드 데이터 래치들, 제1 내지 제8 뱅크 어레이들(BA1~BA8)에 데이터를 라이트하기 위한 라이트 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(BA1~BA8) 중 하나의 뱅크 어레이에서 리드될 코드워드(CW)는 하나의 뱅크 어레이에 대응하는 뱅크 센스 앰프(385a~385h)에 의해 감지되고, 리드 데이터 래치들에 저장될 수 있다.
ECC 엔진(ECE)은 리드 데이터 래치들에 저장된 코드워드(CW)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 엔진(ECE)은 코드워드(CW)의 데이터에서 에러가 검출되는 경우, 정정된 데이터 신호(DQ)를 데이터 입출력 버퍼(395)를 통하여 외부의 메모리 컨트롤러에 제공할 수 있다.
제1 내지 제8 뱅크 어레이들(BA1~BA8) 중 하나의 뱅크 어레이에 라이트될 데이터 신호(DQ)는 ECC 엔진(ECE)에 제공되고, ECC 엔진(ECE)은 데이터 신호(DQ)에 기초하여 패리티 비트들을 생성하고, 데이터 신호(DQ)와 패리티 비트들을 입출력 게이팅 회로(390)에 제공할 수 있다. 입출력 게이팅 회로(390)는 라이트 드라이버들을 통하여 데이터 신호(DQ)와 패리티 비트들을 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(395)는 라이트 동작에서 데이터 신호(DQ)를 ECC 엔진(ECE)에 제공할 수 있고, 리드 동작에서는 ECC 엔진(ECE)으로부터 제공되는 데이터 신호(DQ)를 외부 호스트 장치에 제공할 수 있다.
다시 도 1을 참조하면, 메모리 컨트롤러(110)의 레지스터(130)는 리프레시와 관련된 정보를 저장할 수 있다. 예를 들어, 레지스터(130)는 앞서 설명한 모드 레지스터(도 2의 312)와 유사한 정보를 저장할 수 있다. 즉, 레지스터(130)는 PAAR 또는 PASR 동작과 관련된 정보를 저장할 수 있다.
예를 들어, 레지스터(130)의 제1 영역에는 앞서 설명한 제1 모드 레지스터(MR25)와 동일한 정보가 저장되고, 레지스터(130)의 제2 영역에는 앞서 설명한 제2 모드 레지스터(MR23)와 동일한 정보가 저장될 수 있다.
또한, 비록 도 1에서는 설명의 편의 상 하나의 메모리 장치(300) 만을 도시하였으나, 실시예에 따라, 메모리 컨트롤러(110)가 제어하는 메모리 장치(300)의 수는 이보다 훨씬 많을 수 있다. 이 경우, 레지스터(130)는 각각의 메모리 장치(300)에 대한 리프레시 정보를 저장할 수 있다.
한편, 레지스터(130)에 저장된 리프레시 관련 정보는 호스트 레지스터(220)에도 저장될 수 있다. 이에 의해, 호스트 컨트롤러(210)는 스토리지 장치(100)에 전송하는 리프레시 커맨드에 의해 어떤 메모리 장치(300)에서 파샬 어레이 리프레시가 수행되는지 알 수 있다.
이러한 스토리지 장치(100)는 호스트 장치(200)와 물리적으로 분리된 상태일 수도 있고, 호스트 장치(200)와 동일한 패키지 내에 구현될 수 있다.
이하, 도 6 내지 도 10을 참조하여, 몇몇 실시예에 따른 메모리 시스템의 동작에 대해 설명한다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다. 도 7 내지 도 10은 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 6을 참조하면, 호스트 장치(200)가 스토리지 장치(200)에 세팅 커맨드들(MRS1, MRS2)을 제공한다(S100).
세팅 커맨드(MRS1)는 모드 레지스터(MR25)에 파샬 어레이 리프레시를 인에이블하는 커맨드고, 세팅 커맨드(MRS2)는 모드 레지스터(MR23)에 마스킹 세그먼트와 비마스킹 세그먼트를 정의하는 커맨드일 수 있다.
즉, 스토리지 장치(100)는 세팅 커맨드(MRS1)에 의해 파샬 어레이 리프레시가 인에이블되고, 세팅 커맨드(MRS2)에 의해 파샬 어레이 리프레시의 대상이 되는 비마스킹 세그먼트가 정의될 수 있다.
예를 들어, 세팅 커맨드(MRS2)를 수신하기 전에는 도 7에 도시된 것과 같이, 모든 뱅크(BA1~BA8)의 모든 세그먼트(S0~S7)가 비마스킹 상태이나, 세팅 커맨드(MRS2)에 의해 도 8에 도시된 것과 같이 일부 세그먼트들이 마스킹될 수 있다. 이러한 마스킹 세그먼트들에 대해서는 호스트 장치(200)로부터 제공된 리프레시 커맨드에 응답하여 리프레시(예를 들어, PAAR)가 수행되지 않는다. 또는, 이러한 마스킹 세그먼트들에 대해서는 스토리지 장치(100) 내부에서 수행하는 리프레시(예를 들어, PASR)가 수행되지 않는다.
여기서, 세팅 커맨드(MRS1, MRS2)는 리프레시 동작과 관련된 모드 레지스터를 세팅하기 위한 신호이면 어떤 형태이든 가능하다. 예를 들어, 세팅 커맨드(MRS1, 2)는 DDR4에서의 MRS(Mode Register Set) 커맨드 또는 DDR5에서는 MRW(Mode Register Write) 커맨드일 수 있다.
호스트 장치(200)는 세팅 커맨드(MRS1, MRS2)를 스토리지 장치(100)에 제공한다. DDR4에서는 메모리 장치의 모든 뱅크(bank)가 유휴(idle) 상태일 때 호스트 장치(200)가 세팅 커맨드(MRS1, 2)를 스토리지 장치(100)에 제공할 수 있다.
또한, DDR5의 모드 레지스터 세팅 과정도 유사하다. 노말 동작 중 모든 뱅크가 유휴(idle) 상태일 때 호스트 장치(200)는 세팅 커맨드(MRW)를 스토리지 장치(100)에 제공할 수 있다.
도 6에서는, 이해의 편의를 위해 호스트 장치(200)가 스토리지 장치(200)에 세팅 커맨드들(MRS1, MRS2)을 제공하는 단계(S100)를 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 스토리지 장치(100)의 초기 설정으로 모드 레지스터들(MR23, MR25)의 값들이 세팅될 수도 있다.
또한, 도 6에서는, 스토리지 장치(100)로부터 호스트 장치(200)에 전송되는 응답 신호를 별도로 도시하지 않았으나, 스토리지 장치(200)는 필요에 따라 각 단계에 해당하는 응답 신호를 호스트 장치(200)에 전송할 수 있다.
다음, 도 6 및 도 9를 참조하면, 호스트 장치(200)가 스토리지 장치(200)에 리프레시 커맨드(REF)를 제공한다(S200).
몇몇 실시예에서, 호스트 장치(200)는 예를 들어, 7.8㎲ 마다 리프레시 커맨드(REF)를 스토리지 장치(100)에 제공할 수 있다.
호스트 장치(200)로부터 리프레시 커맨드(REF)를 수신한 스토리지 장치(100)는 모드 레지스터들(MR23, MR25)의 설정 값을 참조하여 리프레시 동작을 수행할 수 있다.
본 예에서는, 앞서 설명한 것과 같이, 파샬 어레이 리프레시가 인에이블되어 있으므로, 도 8에 도시된 비마스킹 세그먼트들에 대해 리프레시가 수행된다.
다시, 도 6 및 도 9를 참조하면, 스토리지 장치(200)에서 파샬 어레이 리프레시가 수행되는 구간(tRFC) 내에서, 호스트 장치(200)가 스토리지 장치(200)에 라이트 커맨드(PWR)를 제공한다(S300).
호스트 장치(200)로부터 제공되는 이러한 라이트 커맨드(PWR)는 도 8에 도시된 마스킹 세그먼트에 대한 라이트 커맨드이다. 예를 들어, 호스트 장치(200)는 스토리지 장치(100)에 라이트 커맨드(PWR)을 통해 세그먼트(S6)에 대해 데이터 라이팅을 지시할 수 있다.
마스킹 세그먼트의 데이터는 보존의 필요성이 없는 데이터이므로 리프레시가 수행되지 않는다. 즉, 파샬 어레이 리프레시가 수행되는 동안 마스킹 세그먼트에는 아무런 동작이 수행되지 않는다. 본 실시예에서는 보존의 필요성이 있는 비마스킹 세그먼트의 데이터에 대해 리프레시가 수행되는 동안, 마스킹 세그먼트에 새로운 데이터를 라이트함으로써, 스토리지 장치(100)의 동작 효율과 성능을 향상시킬 수 있다.
몇몇 실시예에서, 파샬 어레이 리프레시가 수행되는 구간(tRFC)은 예를 들어, 350ns 일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
다음, 도 6을 참조하면, 호스트 장치(200)가 스토리지 장치(200)에 세팅 커맨드(MRS3)를 제공한다(S400).
세팅 커맨드(MRS3)는 모드 레지스터(MR23)에 마스킹 세그먼트와 비마스킹 세그먼트를 정의하는 커맨드일 수 있다. 예를 들어, 세팅 커맨드(MRS3)은 세팅 커맨드(MRS2)와 유사한 커맨드일 수 있다.
세팅 커맨드(MRS3)는 모드 레지스터(MR23)에 라이트 커맨드(PWR)에 대응하여 라이트가 수행된 세그먼트들을 비마스킹 세그먼트로 설정하는 커맨드일 수 있다. 예를 들어, 호스트 장치(200)가 스토리지 장치(100)에 라이트 커맨드(PWR)을 통해 세그먼트(S6)에 대해 데이터 라이팅을 지시한 경우, 세팅 커맨드(MRS3)는, 도 10에 도시된 것과 같이, 세그먼트(S6)를 비마스킹 세그먼트로 설정하는 커맨드일 수 있다. 이에 따라 세그먼트(S6)는 이후 호스트 장치(200)로부터 제공되는 리프레시 커맨드(REF)에 응답하여 리프레시될 수 있다.
도 11은 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다. 도 12는 도 11의 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 스토리지 장치(400)는 모듈 형태로 전자 장치에 장착될 수 있다. 몇몇 실시예에서, 전자 장치에는 이러한 스토리지 장치(400)가 적어도 하나 이상 장착될 수 있다.
스토리지 장치(400)는 복수의 휘발성 메모리(411~418), 메모리 컨트롤러(420), 및 메모리 입출력 핀들(430)을 포함할 수 있다. 스토리지 장치(400)는 호스트(예를 들어, 외부 CPU)의 제어에 따라 데이터를 라이트하거나 또는 라이트된 데이터를 출력할 수 있다.
스토리지 장치(400)가 DRAM을 포함하는 경우, CPU는 DDR(Double Data Rate), LPDDR(Low Power DDR) 등과 같은 통신 규약에 따라 스토리지 장치(400)를 제어할 수 있다. 예를 들어, 스토리지 장치(400)에 저장된 데이터를 리드하기 위하여, CPU는 커맨드 및 어드레스를 스토리지 장치(400)로 전송할 수 있다.
복수의 휘발성 메모리(411~418)는 예를 들어, DRAM(Dynamic Random Access Memory), SDRAM 중 적어도 하나일 수 있다. 복수의 휘발성 메모리(411~418) 각각은 메모리 컨트롤러(420)로부터 제공된 신호에 응답하여, 통하여 데이터(DQ)를 통신할 수 있다. 몇몇 실시예에서, 스토리지 장치(400)는 데이터 통신을 위한 데이터 버퍼들(미도시)를 더 포함할 수 있으며, 데이터 버퍼들(미도시)은 데이터 스트로브 신호들(DQS)과 동기되어, 메모리 컨트롤러(420)와 데이터(DQ)를 주고받을 수 있다.
메모리 컨트롤러(420)는 복수의 휘발성 메모리(411 내지 418)에 대해 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM등과 같은 메모리 모듈의 표준들 중 하나에 따라 통신할 수 있다.
메모리 컨트롤러(420)는 메모리 입출력 핀들(430)을 통해 스토리지 장치(400)의 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신하고, 수신된 신호들을 복수의 휘발성 메모리 장치들(411~418)에 제공할 수 있다.
도 12를 참조하면, 복수의 휘발성 메모리 장치들(411~418)은 각각에 포함된 모드 레지스터에 따라 리프레시 커맨드(REF CMD)와 라이트 커맨드(PWR)에 응답하여 서로 다른 동작을 수행할 수 있다.
예를 들어, 휘발성 메모리 장치(411)는 모드 레지스터(MR25)에 파샬 어레이 리프레시가 디스에이블되어 있어, 리프레시 커맨드(REF CMD)에 응답하여 파샬 어레이 리프레시가 아닌 올 뱅크 리프레시(All Bank Refresh) 동작을 수행할 수 있다.
휘발성 메모리 장치(412)는 모드 레지스터(MR25)에 파샬 어레이 리프레시가 인에이블되어 있고, 모드 레지스터(MR23)에 마스킹 세그먼트도 존재하여, 리프레시 커맨드(REF CMD)와 라이트 커맨드(PAAR_WR)에 응답하여, 비마스킹 세그먼트에 대한 파샬 어레이 리프레시 동작과 마스킹 세그먼트에 대한 라이트 동작을 수행할 수 있다.
휘발성 메모리 장치(413)는 모드 레지스터(MR25)에 파샬 어레이 리프레시가 인에이블되어 있고, 모드 레지스터(MR23)에 마스킹 세그먼트도 존재하나, 리프레시 커맨드(REF CMD)와 라이트 커맨드(PAAR_WR)에 응답하여, 비마스킹 세그먼트에 대한 파샬 어레이 리프레시 동작은 수행하고, 마스킹 세그먼트에 대한 라이트 동작은 수행하지 않을 수 있다.
도 13은 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 장치(760)는 스택된 다수개의 메모리 레이어들(710, 720, 730, 740)을 포함할 수 있다. 메모리 장치(760)는 예를 들어, HBM(High Bandwidth Memory) 일 수 있다. 메모리 레이어들(710, 720, 730, 740)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다.
메모리 레이어(710, 720, 730, 740) 각각은, 2 채널들(711-712, 721-722, 731-732, 741-742)을 포함할 수 있다. 도 13에서는, 메모리 장치(760)에 4개의 메모리 레이어들(710, 720, 730, 740)이 스택되어 8개 채널들로 구성되는 예를 도시하나, 실시예들이 이에 제한되는 것은 아니다. 실시예에 따라, 메모리 장치(760)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다.
각각의 채널(711, 712, 721, 722, 731, 732, 741, 742)은, 채널별로 독립적으로 동작하는 메모리 셀 어레이(743), 메모리 셀 어레이(743)를 각 채널별로 독립적으로 제어하기 위한 입출력 제어부(744), 그리고 메모리 셀 어레이(743)를 위한 채널을 제공하는 채널 패드부(745)를 포함할 수 있다.
메모리 셀 어레이(743)는 복수의 워드라인들과 비트라인들에 연결된 메모리 셀들을 포함하고, 메모리 셀들은 복수의 메모리 뱅크들 및/또는 메모리 블락들로 그룹화될 수 있다. 메모리 셀 어레이(743)의 영역 내에는 메모리 셀들을 억세스하기 위한 로우 디코더, 칼럼 디코더, 센스앰프 등이 배치될 수 있다.
입출력 제어부(744)는 RAS 제어 로직, CAS 제어 로직 등을 포함할 수 있다. 채널 패드부(745)는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 패드들을 포함할 수 있다. 채널 패드부(745)의 패드들 각각은 신호 라우팅을 위한 배선을 통하여 전극(748)과 관통 실리콘 비아(TSV, 770)에 연결될 수 있다.
메모리 장치(760)는 스택된 메모리 레이어들(710, 720, 730, 740)의 하단부에 배치된 메모리 버퍼(750)를 더 포함할 수 있다. 메모리 버퍼(750)는 컨트롤 로직으로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하는 입력 버퍼(또는 수신부)를 포함하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 채널들(711, 712, 721, 722, 731, 732, 741, 742)로 제공할 수 있다.
메모리 버퍼(750)는 전극들(748)과 관통 실리콘 비아들(770)을 통하여 채널들(711, 712, 821, 722, 731, 732, 741, 742)에 대해 신호 분배 기능 및 데이터 입출력 기능을 제공할 수 있다.
메모리 버퍼(750)는 메모리 장치(760)의 외면에 형성된 도전 수단들, 예컨대 범프들 또는 솔더 볼들을 통해 컨트롤 로직과 통신할 수 있다.
메모리 레이어(710, 720, 730, 740) 각각은 2 채널들(711, 712, 721, 722, 731, 732, 741, 742)을 포함하는데, 싱글 채널은 2개의 의사 채널들(Pseudo Channel)로 구성될 수 있다.
각 채널(711, 712, 721, 722, 731, 732, 741, 742)의 채널 패드부(745)의 영역에 포함되는 데이터 입출력(DQ) 패드들의 수가 예를 들어, 128개라고 가정하면, 각 채널(711, 712, 721, 722, 731, 732, 741, 742)의 채널 패드부(745)의 128개 DQ 패드들은 2개 그룹의 의사 채널들(746, 747)로 나뉘어지고, 의사 채널(746, 747) 각각의 DQ 패드들의 수는 64개가 될 수 있다. 여기서, 각 채널들(711, 712, 721, 722, 731, 732, 741, 742)은 8개의 DQ 패드들을 통해 데이터를 제공받을 수 있다.
도 14 및 도 15는 몇몇 실시예에 따른 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 도면들이다.
도 14은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(800)를 도시한다.
도 14을 참조하면, PCB(820)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPU, 혹은 GPU 일 수 있는 호스트 다이(810)가 배치된다.
호스트 다이(810)의 상부에는 도 13을 참조하여 설명한 것과 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 14에는 도 13의 메모리 버퍼(750)에 대응되는 버퍼 다이 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(810) 사이에 버퍼 다이 혹은 로직 다이가 배치될 수 있다.
HBM 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성될 수 있다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 15를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 몇몇 실시예에서, 적층형 메모리 장치(910)는 복수 개의 레이어들이 적층된 HBM 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이 및 에러 정정 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 복수 개의 적층형 메모리 장치(910)들과 통신할 수 있다. 몇몇 실시예에서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 파이(PHY) 영역을 포함할 수 있으며, 파이 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 스토리지 장치
200: 호스트 장치
300: 메모리 장치

Claims (10)

  1. 마스킹(masking) 세그먼트와 비마스킹(non-masking) 세그먼트 중 상기 비마스킹 세그먼트에 대해 리프레시를 수행하는 파샬 어레이 리프레시(partial array refresh) 설정이 저장된 레지스터를 포함하는 스토리지 장치를 제공하고,
    상기 스토리지 장치에 리프레시 커맨드를 제공하고,
    상기 스토리지 장치에서 상기 리프레시 커맨드에 응답하여 파샬 어레이 리프레시가 수행되는 동안, 상기 스토리지 장치에 상기 마스킹 세그먼트에 대한 라이트 커맨드를 제공하는 것을 포함하는 호스트 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 라이트 커맨드에 대응하는 상기 마스킹 세그먼트를 상기 비마스킹 세그먼트로 설정하는 세팅 커맨드를 상기 스토리지 장치에 제공하는 것을 더 포함하는 호스트 장치의 구동 방법.
  3. 마스킹 세그먼트와 비마스킹 세그먼트 중 상기 비마스킹 세그먼트에 대해 리프레시를 수행하는 파샬 어레이 리프레시 설정이 저장된 레지스터를 제공하고,
    리프레시 커맨드를 수신하고,
    상기 레지스터의 설정과 상기 리프레시 커맨드에 기초하여 상기 비마스킹 세그먼트에 대해 파샬 어레이 리프레시가 수행되는 동안, 상기 마스킹 세그먼트에 대한 라이트 커맨드를 수신하는 것을 포함하는 스토리지 장치의 구동 방법.
  4. 제3항에 있어서,
    상기 레지스터를 제공하는 것은,
    제1 모드 레지스터에 파샬 어레이 리프레시를 인에이블하는 제1 세팅 커맨드를 수신하고,
    제2 모드 레지스터에 마스킹 세그먼트와 비마스킹 세그먼트를 정의하는 제2 세팅 커맨드를 수신하는 것을 포함하는 스토리지 장치의 구동 방법.
  5. 제4항에 있어서,
    상기 제1 모드 레지스터는 MR25를 포함하고,
    상기 제2 모드 레지스터는 MR23을 포함하는 스토리지 장치의 구동 방법.
  6. 호스트 인터페이스를 통해 호스트로부터 커맨드를 제공받는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러의 제어 하에 데이터를 저장하는 제1 메모리 장치를 포함하되,
    상기 제1 메모리 장치는,
    파샬 어레이 리프레시 인에이블이 설정된 제1 모드 레지스터와,
    상기 파샬 어레이 리프레시의 대상이 되는 비마스킹 세그먼트와, 상기 파샬 어레이 리프레시의 대상이 되지 않는 마스킹 세그먼트가 정의된 제2 모드 레지스터를 포함하고,
    상기 메모리 컨트롤러는,
    상기 호스트 인터페이스를 통해 상기 호스트로부터 리프레시 커맨드를 수신하고,
    상기 제1 메모리 장치에서 상기 리프레시 커맨드에 응답하여 상기 비마스킹 세그먼트에 대한 파샬 어레이 리프레시가 수행되는 동안, 상기 호스트 인터페이스를 통해 상기 호스트로부터 상기 마스킹 세그먼트에 대한 라이트 커맨드를 수신하는 스토리지 장치.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러의 제어 하에 데이터를 저장하는 제2 메모리 장치를 더 포함하고,
    상기 제2 메모리 장치는 상기 리프레시 커맨드와 상기 라이트 커맨드에 응답하여 올뱅크 리프레시(All Bank Refresh)를 수행하는 스토리지 장치.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러의 제어 하에 데이터를 저장하는 제3 메모리 장치를 더 포함하고,
    상기 제3 메모리 장치는 상기 리프레시 커맨드와 상기 라이트 커맨드에 응답하여 파샬 어레이 리프레시를 수행하고, 라이트 동작은 수행하지 않는 스토리지 장치.
  9. 제6항에 있어서,
    상기 메모리 컨트롤러는, 상기 리프레시 커맨드를 수신한 후 350ns 내에 상기 라이트 커맨드를 수신하는 스토리지 장치.
  10. 제6항에 있어서,
    상기 메모리 컨트롤러에 의해 제어되고, 상기 제1 메모리 장치의 상기 제1 및 제2 모드 레지스터의 리프레시 정보와 동일한 정보를 저장하는 레지스터를 더 포함하는 스토리지 장치.
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