KR20230071683A - 메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법 - Google Patents

메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법 Download PDF

Info

Publication number
KR20230071683A
KR20230071683A KR1020220007242A KR20220007242A KR20230071683A KR 20230071683 A KR20230071683 A KR 20230071683A KR 1020220007242 A KR1020220007242 A KR 1020220007242A KR 20220007242 A KR20220007242 A KR 20220007242A KR 20230071683 A KR20230071683 A KR 20230071683A
Authority
KR
South Korea
Prior art keywords
host device
dvfsc
memory device
memory
data transmission
Prior art date
Application number
KR1020220007242A
Other languages
English (en)
Inventor
추철환
황준하
황두희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US17/814,640 priority Critical patent/US20230154509A1/en
Priority to EP22192772.6A priority patent/EP4191382A3/en
Priority to CN202211320610.0A priority patent/CN116136830A/zh
Publication of KR20230071683A publication Critical patent/KR20230071683A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법이 제공된다. 메모리 장치는, 데이터를 저장하는 메모리 셀, 및 메모리 셀에 대한 리드 동작과 라이트 동작을 제어하는 메모리 컨트롤러를 포함하되, 메모리 컨트롤러는, DVFSC(Dynamic Voltage Frequency Scaling Core) 동작이 사용되는지 확인하고, DVFSC 동작이 사용되는 것에 응답하여, 호스트 장치와의 데이터 송수신 환경 정보를 확인하고, 호스트 장치와의 데이터 송수신 환경 정보에 기초하여 DVFSC 동작에 사용되는 저 전압(low voltage)의 레벨을 결정하고, 결정된 DVFSC 동작에 사용되는 저 전압의 레벨을 호스트 장치에 전송한다.

Description

메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법{Memory device, host device and method for operating the memory device}
본 발명은 메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법에 관한 것이다.
메모리 장치를 포함하는 반도체 장치의 전력 소모를 줄이기 위해 칩 내의 동작 클럭 주파수를 변경하거나 제공되는 구동 전압의 크기를 변경하는 DVFS(Dynamic Voltage Frequency Scaling) 기법이 사용되고 있다.
예를 들어, DRAM(Dynamic Random Access Memory)과 같은 메모리 장치에서 사용하는 전압은, IO 전압(예를 들어, VDDQ)과 코어 전압(예를 들어, VDD1, VDD2H, VDD2L)을 포함할 수 있다.
DVFSC(Dynamic Voltage Frequency Scaling Core)는 코어 전압에 대해 DVFS 기법을 사용하는 기술로서, 모바일 기기에서 사용되는 메모리 장치의 파워 절감을 위해 사용되고 있다. DVFSC를 이용하여 상대적으로 주파수 마진이 존재하는 저 주파수 대역에서 코어 전압의 레벨을 VDD2L로 낮춰 사용함으로써 메모리 장치를 포함하는 전체 시스템의 파워 소모를 저감할 수 있다.
그런데, 호스트 장치와의 구동 환경을 고려하지 않은 상태에서 DVFSC를 수행할 경우, 메모리 장치의 동작 성능이 저하될 수 있다. 따라서, 이를 개선하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 동작 신뢰성이 향상된 메모리 장치 및 그 구동 방법과 호스트 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 장치는, 데이터를 저장하는 메모리 셀, 및 메모리 셀에 대한 리드 동작과 라이트 동작을 제어하는 메모리 컨트롤러를 포함하되, 메모리 컨트롤러는, DVFSC(Dynamic Voltage Frequency Scaling Core) 동작이 사용되는지 확인하고, DVFSC 동작이 사용되는 것에 응답하여, 호스트 장치와의 데이터 송수신 환경 정보를 확인하고, 호스트 장치와의 데이터 송수신 환경 정보에 기초하여 DVFSC 동작에 사용되는 저 전압(low voltage)의 레벨을 결정하고, 결정된 DVFSC 동작에 사용되는 저 전압의 레벨을 호스트 장치에 전송한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 장치의 구동 방법은, 호스트 장치로부터 DVFSC(Dynamic Voltage Frequency Scaling Core) 동작에 사용되는 저 전압(low voltage)의 레벨에 대한 요청을 수신하고, 호스트 장치와의 데이터 송수신 환경 정보에 기초하여 결정된 DVFSC 동작에 사용되는 저 전압 레벨을 호스트 장치에 전송하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 호스트 장치의 구동 방법은, 메모리 장치에 DVFSC(Dynamic Voltage Frequency Scaling Core) 동작에 사용되는 저 전압(low voltage)의 레벨에 대한 요청을 전송하고, 메모리 장치와의 데이터 송수신 환경 정보에 기초하여 결정된 DVFSC 동작에 사용되는 저 전압 레벨을 메모리 장치로부터 수신하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도들이다.
도 2는 다른 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도들이다.
도 3은 도 1의 메모리 장치에 대한 블록도이다.
도 4는 몇몇 실시예에 따른 메모리 장치의 동작을 도시한 순서도이다.
도 5는 도 4에 도시된 동작을 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 DVFSC 동작에 사용되는 저 전압을 결정하는 방법을 도시한 순서도이다.
도 7은 도 6에 도시된 동작을 설명하기 위한 도면이다.
도 8은 다른 몇몇 실시예에 따른 DVFSC 동작에 사용되는 저 전압을 결정하는 방법을 설명하기 위한 도면이다.
도 9는 도 4에 도시된 동작을 설명하기 위한 도면이다.
도 10은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 11은 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 12는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도이다. 도 2는 다른 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도들이다.
도 1을 참조하면, 메모리 시스템은 호스트 장치(20) 및 메모리 저장 장치(1)를 포함할 수 있다. 메모리 저장 장치(1)는 메모리 장치(100) 및 메모리 컨트롤러(10)를 포함할 수 있다.
메모리 컨트롤러(10)는 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 외부의 호스트 장치(20)와 메모리 장치(100) 간의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 호스트 장치(20)의 요청에 따라서 메모리 장치(100)를 제어할 수 있고, 이를 통해 데이터를 라이트하거나, 데이터를 리드할 수 있다.
메모리 컨트롤러(10)와 메모리 장치(100)는 메모리 인터페이스(MEM I/F)를 통해 통신할 수 있다. 또한, 메모리 컨트롤러(10)와 외부의 호스트 장치(20)는 호스트 인터페이스를 통해 통신할 수 있다. 즉, 메모리 컨트롤러(10)는 메모리 장치(100)와 호스트 장치(20) 간의 신호를 중개할 수 있다.
메모리 컨트롤러(10)는 메모리 장치(100)를 제어하기 위한 커맨드(CMD)를 인가하여, 메모리 장치(100)의 동작을 제어할 수 있다. 여기서, 메모리 장치(100)는 동적 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 장치(100)는 DRAM(dynamic random access memory), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM 등을 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 메모리 장치(100)는 비휘발성 메모리 장치를 포함할 수도 있다.
메모리 장치(100)는 데이터가 저장되는 메모리 셀 어레이(200), 제어 로직 회로(110) 및 데이터 입출력 버퍼(195) 등을 포함할 수 있다.
이하에서는 메모리 장치(100)가 휘발성 메모리 장치 중 하나인 DRAM인 것을 예로 들어 설명한다. 예를 들어, DRAM은 JEDEC(Joint Electron Device Engineering Council) LPDDR5(Low Power Double Data Rate 5) 표준에 따라 동작하는 DRAM일 수 있으나, 실시예가 이에 제한되는 것은 아니다.
메모리 컨트롤러(10)는 메모리 장치(100)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등을 전송할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(100)에 데이터를 DQ포트(DQ)를 통해 제공할 수 있고, 메모리 장치(100)로부터 데이터를 DQ포트(DQ)를 통해 수신할 수 있다.
전력 관리 IC(Integrated Circuit)(30)는 메모리 장치(100)에 전압을 제공할 수 있다.
본 실시예에서, 전력 관리 IC(30)는 호스트 장치(20)로부터 DVFSC(Dynamic Voltage Frequency Scaling Core) 동작에 사용되는 전압의 레벨 정보를 제공받고, 이에 해당하는 전압 레벨을 메모리 장치(100)에 제공할 수 있다.
DVFSC 동작에 사용되는 전압은 코어(core) 전압이고, 이러한 코어 전압은 예를 들어, VDD1, VDD2H, VDD2L를 포함한다. 여기서, VDD1은 메모리 셀 어레이(200)의 워드 라인을 구동하기 위한 전압이고, VDD2H와 VDD2L은 메모리 장치(100)에 포함된 회로들을 구동하기 위한 전압일 수 있다. 여기서, VDD2H는 VDD2L보다 전압 레벨이 높을 수 있으며, VDD1은 VDD2H 및 VDD2L보자 전압 레벨이 높을 수 있다.
여기서, VDD2L은 메모리 장치(100)가 파워 저감을 위해 저속으로 동작할 때 사용하는 전압이며, 본 실시예에서는 메모리 장치(100) 또는 메모리 저장 장치(1)가 데이터 송수신 환경 정보에 기초하여 적절한 VDD2L의 전압 레벨을 결정하면, 호스트 장치(20)가 전력 관리 IC(30)를 제어하여 결정된 VDD2L의 전압 레벨이 메모리 장치(100)에 제공되도록 한다.
한편, 도 1에서는 메모리 컨트롤러(10)가 호스트 장치(20)와 분리된 예를 도시하였으나, 실시예들이 이에 제한되는 것은 아니다.
도 2를 참조하면, 호스트 장치(40)는 프로세서(42) 및 메모리 컨트롤러(44)을 포함할 수 있다. 프로세서(42)는 전자 시스템의 전반적인 동작을 제어하고, 특히 전자시스템을 구성하는 각 구성요소들에 대한 동작을 제어할 수 있다. 프로세서(42)는 범용 프로세서로 구현될 수도 있고, 전용 프로세서 또는 어플리케이션 프로세서 등으로도 구현될 수 있다. 프로세서(42)는 하나 이상의 CPU 코어를 포함할 수 있고, 메모리 컨트롤러(44)와 연결될 수 있다.
몇몇 실시예에 따르면, 프로세서(42)는 AI(artificial intelligence) 데이터 연산과 같은 고속 데이터 연산을 위한 전용 회로인, 가속기 블록(accelerator)을 더 포함할 수도 있다. 가속기 블록은 GPU(Graphic Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등과 같은 연산블록을 포함할 수 있다. 가속기 블록은 프로세서(42) 내에 포함될 수도 있으나 다른 예에 따라 물리적으로 독립된 별도의 칩으로 구현될 수도 있다.
본 실시예에서 메모리 컨트롤러(44)는 호스트 장치(40) 내에 배치될 수 있다. 이 경우, 메모리 장치(100)는 호스트 장치(40)와의 데이터 송수신 환경 정보에 기초하여 적절한 VDD2L의 전압 레벨을 결정하고, 호스트 장치(40)는 이를 기초로 전력 관리 IC(30)를 제어하여 결정된 VDD2L의 전압 레벨이 메모리 장치(100)에 제공되도록 할 수 있다.
호스트 장치(40)는 메모리 장치(100)와 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 또는 CXL(Compute eXpress Link) 등과 같은 표준들 중 하나에 기반하여 통신할 수 있다.
도 3은 도 1의 메모리 장치에 대한 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 제어 로직 회로(110), 어드레스 레지스터(120), 뱅크 제어 로직 회로(130), 로우 어드레스 멀티플렉서(140), 리프레시 카운터(145), 컬럼 어드레스 래치(150), 로우 디코더(160), 컬럼 디코더(170), 메모리 셀 어레이(200), 센스 앰프부(300), 입출력 게이팅 회로(190), ECC 엔진(191), 데이터 입출력 버퍼(195) 등을 포함할 수 있다.
메모리 셀 어레이(200)는 복수 개의 뱅크 메모리 어레이들을 포함할 수 있다. 로우 디코더(160)는 복수 개의 뱅크 메모리 어레이들에 연결될 수 있다. 컬럼 디코더(170)는 복수 개의 뱅크 메모리 어레이들에 연결될 수 있다. 센스 앰프부(300)는 복수 개의 뱅크 메모리 어레이들에 각각 연결될 수 있다. 메모리 셀 어레이(200)는 복수의 워드 라인, 복수의 비트 라인 및 워드 라인과 비트 라인이 교차하는 지점에 형성되는 복수의 메모리 셀을 포함할 수 있다.
어드레스 레지스터(120)는 메모리 컨트롤러(10)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스(ADDR)는 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR) 등을 포함할 수 있다. 어드레스 레지스터(120)는 뱅크 어드레스 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직 회로(130)에 제공할 수 있다. 어드레스 레지스터(120)는 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(140)에 제공할 수 있다. 어드레스 레지스터(120)는 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(150)에 제공할 수 있다.
뱅크 제어 로직 회로(130)는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호를 생성할 수 있다. 뱅크 로우 디코더(160)는 뱅크 제어 신호에 응답하여 활성화될 수 있다. 또한, 컬럼 디코더(170)는 뱅크 어드레스(BANK_ADDR)에 대응되는 뱅크 제어 신호에 응답하여 활성화될 수 있다.
로우 어드레스 멀티플렉서(140)는 어드레스 레지스터(120)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 카운터(145)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(140)는 로우 어드레스(ROW_ADDR) 또는 리프레시 로우 어드레스(REF_ADDR) 중 하나를 선택하여, 로우 어드레스(RA)로 출력할 수 있다. 로우 어드레스(RA)는 로우 디코더(160)에 전달될 수 있다.
리프레시 카운터(145)는 제어 로직 회로(110)의 제어에 따라서 리프레시 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
뱅크 제어 로직 회로(130)에 의해 활성화된 로우 디코더(160)는 로우 어드레스 멀티플렉서(140)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 로우 디코더(160)는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(150)는 어드레스 레지스터(120)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신받은 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(150)는 버스트 모드에서 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(150)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR) 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(170)에 제공할 수 있다.
컬럼 디코더(170) 중 뱅크 제어 로직 회로(130)에 의해 활성화된 컬럼 디코더(170)는 상응하는 입출력 게이팅 회로(190)를 통하여 뱅크 어드레스(BANK_ADDR), 컬럼 어드레스(COL_ADDR)에 대응되는 센스 앰프부(300)를 활성화시킬 수 있다.
입출력 게이팅 회로(190)는 입출력 데이터를 게이팅하는 회로, 입력 데이터 마스크 로직, 메모리 셀 어레이(200)로부터 출력된 데이터를 저장하는 리드 데이터 래치들 및 메모리 셀 어레이(200)에 데이터를 라이트하는 라이트 드라이버들을 포함할 수 있다.
메모리 셀 어레이(200)의 뱅크 메모리 어레이로부터 리드된 코드워드(CW)는 뱅크 메모리 어레이에 상응하는 센스 앰프부(300)에 의해 감지될 수 있다. 또한, 코드워드(CW)는 리드 데이터 래치에 저장될 수 있다. 리드 데이터 래치에 저장된 코드워드(CW)는 ECC 엔진(191)에 의해 ECC 디코딩이 수행될 수 있고, ECC 디코딩이 수행된 데이터는 데이터 입출력 버퍼(195)를 거처 DQ포트(DQ)를 통하여 메모리 컨트롤러(10)에 제공될 수 있다.
데이터 입출력 버퍼(195)는 라이트 동작에서 클럭 신호(CLK)에 기초하여 데이터를 ECC 엔진(191)에 제공할 수 있다. 데이터 입출력 버퍼(195)는 리드 동작에서 클럭 신호(CLK)에 기초하여 ECC 엔진(191)으로부터 제공되는 데이터를 DQ포트(DQ)를 통해 메모리 컨트롤러(10)에 제공할 수 있다.
메모리 셀 어레이(200)는 센스 앰프부(300)에 연결될 수 있고, 로우 디코더(160) 및 컬럼 디코더(170)는 메모리 셀 어레이(200)와 센스 앰프부(300)에 연결될 수 있다.
이하, 도 4 내지 도 9를 참조하여, 몇몇 실시예에 따른 메모리 장치의 동작에 대해 설명한다.
도 4는 몇몇 실시예에 따른 메모리 장치의 동작을 도시한 순서도이다. 도 5는 도 4에 도시된 동작을 설명하기 위한 도면이다. 도 6은 몇몇 실시예에 따른 DVFSC 동작에 사용되는 저 전압을 결정하는 방법을 도시한 순서도이다. 도 7은 도 6에 도시된 동작을 설명하기 위한 도면이다. 도 8은 다른 몇몇 실시예에 따른 DVFSC 동작에 사용되는 저 전압을 결정하는 방법을 설명하기 위한 도면이다. 도 9는 도 4에 도시된 동작을 설명하기 위한 도면이다.
몇몇 실시예에서, 이하에서 지칭되는 메모리 장치는 도 1의 메모리 저장 장치(1)에 대응되고, 호스트 장치는 도 1의 호스트 장치(20)에 대응될 수 있다. 또한, 다른 몇몇 실시예에서, 이하에서 지칭되는 메모리 장치는 도 2의 메모리 장치(100)에 대응되고, 호스트 장치는 도 2의 호스트 장치(40)에 대응될 수 있다.
먼저, 도 4를 참조하면, 메모리 장치가 초기화된다(S100).
다음, 호스트 장치가 MRW(Mode Register Write) 커맨드를 이용하여 메모리 장치의 MRS(Mode Register Set)을 설정한다(S110).
도 5를 참조하면, 호스트 장치(HT)는 시스템이 초기화되면 메모리 장치(MM)의 MRS(MR)에 MRS 셋팅 정보를 MRW 커맨드를 이용하여 저장할 수 있다.
이 때, 호스트 장치가 메모리 장치(MM)의 MRS(MR)에 저장하는 MRS 셋팅 정보는 DVFSC 동작 사용 여부에 관한 정보와 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보를 포함할 수 있다.
몇몇 실시예에서, 이러한 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보는 RDBI(Read Data Bus Inversion) 사용 여부를 포함할 수 있다. 즉, 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보는 호스트 장치로부터 수신된 데이터를 메모리 장치가 디코딩할 때 DBI를 사용하는지 여부에 관한 정보를 포함할 수 있다.
몇몇 실시예에서, 이러한 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보는 호스트 장치로부터 제공되는 커맨드와 관련된 제1 클럭과 호스트 장치로부터 제공되는 데이터와 관련된 제2 클럭의 비율을 포함할 수 있다.
LPDDR5 DRAM에서는 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭과 데이터를 전송하는데 사용하는 제2 클럭이 구분된다. 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보는 이러한 제1 클럭과 제2 클럭의 비율에 관한 정보를 포함할 수 있다.
몇몇 실시예에서, 이러한 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보는 호스트 장치와 메모리 장치 간 통신 시 사용되는 DQ 포트의 수에 관한 정보를 포함할 수 있다.
이상에서는 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보의 몇몇 예시를 기재하였으나, 실시예들이 이에 제한되는 것은 아니다.
다음 도 4를 참조하면, 메모리 장치가 MRS를 리드한다(S120).
메모리 장치는 이러한 MRS 리딩 동작을 통해 메모리 장치의 동작에 필요한 각종 설정을 확인할 수 있다. 그리고, 메모리 장치는 이러한 MRS 리딩 동작을 통해 DVFSC 동작을 사용할 예정인지 확인할 수 있고, 앞서 설명한 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보를 확인할 수 있다.
다음, DVFSC 동작을 사용하는 것인지 확인한다(S130).
만약, DVFSC 동작을 사용하지 않는다면(S130-N), DVFSC 동작 수행 없이 메모리 동작을 수행한다(S140).
만약, DVFSC 동작을 사용한다면(S130-N), 메모리 장치의 동작 성능을 저하시키지 않는 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정한다(S150).
앞서 설명한 것과 같이, DVFSC 동작은 메모리 장치를 포함하는 전체 시스템의 파워 소모 저감을 위해 사용될 수 있다. 그런데, 앞서 설명한 호스트 장치와 메모리 장치 간의 데이터 송수신 환경에 대한 고려없이 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정하여 사용하는 경우, 메모리 장치에 포함된 몇몇 기능 블록의 동작 성능이 저하되어, 전체 메모리 장치의 동작 성능이 저하될 수 있다.
이하에서는 도 6 내지 도 8을 참조하여, 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정하는 방법에 대해 설명한다.
먼저, 도 6 및 도 7은 호스트 장치(예를 들어, AP(Application Processor))와 메모리 장치 간의 데이터 송수신 동작 모드를 고려하여 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정하는 방법을 설명하는 도면들이다.
도 6을 참조하면, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제1 모드인지 판단한다(S151a).
여기서, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제1 모드인지 여부는 예를 들어, 도 7에 도시된 메모리 장치에 저장된 테이블을 참조하여 결정할 수 있다.
예를 들어, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:4이고, 통신 시 사용되는 DQ 포트의 수가 16개라면, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제1 모드이다.
만약, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제1 모드라면(S151a-Y), DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V1으로 결정한다(S152a).
몇몇 실시예에서, V1은 예를 들어, 약 0.95V일 수 있으나, 실시예가 이에 제한되는 것은 아니다.
다음, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제1 모드가 아니라면(S151a-N), 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제2 모드인지 판단한다(S153a).
예를 들어, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 16개라면, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제2 모드이다.
만약, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제2 모드라면(S153a-Y), DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V2로 결정한다(S154a).
몇몇 실시예에서, V2는 예를 들어, 약 0.93V일 수 있으나, 실시예가 이에 제한되는 것은 아니다.
다음, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제2 모드가 아니라면(S153a-N), 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제3 모드인지 판단한다(S155a).
예를 들어, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 8개라면, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제3 모드이다.
만약, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제3 모드라면(S155a-Y), DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V3으로 결정한다(S156a).
몇몇 실시예에서, V3은 예를 들어, 약 0.9V일 수 있으나, 실시예가 이에 제한되는 것은 아니다.
다음, 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드가 제3 모드가 아니라면(S155a-N), DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 디폴트 전압 레벨인 V0으로 결정한다(S157a).
이러한 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드는 예를 들어, 호스트 장치의 종류에 따라 결정될 수 있다. 따라서, 비록 도 6에서는 3개의 동작 모드만 예시적으로 도시하였으나, 메모리 장치에 저장되는 호스트 장치와 메모리 장치 간의 데이터 송수신 동작 모드의 수는 이보다 훨씬 많을 수 있다.
다음, 도 8은 호스트 장치(예를 들어, AP(Application Processor))와 메모리 장치 간의 데이터 송수신 동작 조건을 고려하여 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정하는 방법을 설명하는 도면이다.
도 8을 참조하면, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 8인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V11로 결정한다(S151b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 16인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V12로 결정한다(S152b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:4이고, 통신 시 사용되는 DQ 포트의 수가 8인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V13으로 결정한다(S153b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:4이고, 통신 시 사용되는 DQ 포트의 수가 16인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V14로 결정한다(S154b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 8인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V15로 결정한다(S155b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:2이고, 통신 시 사용되는 DQ 포트의 수가 16인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V16으로 결정한다(S156b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:4이고, 통신 시 사용되는 DQ 포트의 수가 8인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V17로 결정한다(S157b).
그리고, 호스트 장치와 메모리 장치 간의 데이터 송수신 과정에서, RDBI를 사용하지 않고, 커맨드와 어드레스를 전송하는데 사용하는 제1 클럭(CK)과 데이터를 전송하는데 사용하는 제2 클럭(WCK)의 비율이 1:4이고, 통신 시 사용되는 DQ 포트의 수가 16인 경우, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 V18로 결정한다(S158b).
이상에서는 호스트 장치와 메모리 장치 간의 데이터 송수신 환경 정보의 예시 중 3가지 예시만 기재하였으나, 실시예들이 이에 제한되는 것은 아니며, 이 보다 더 많은 요소들이 고려될 수 있다.
다시, 도 4를 참조하면, 메모리 장치가 결정된 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 MRS에 저장한다(S160).
예를 들어, 도 9를 참조하면, 메모리 장치(MR)는 위의 과정을 통해 결정된 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 MRS(MR)에 저장할 수 있다.
이어서, 호스트 장치가 메모리 장치에 결정된 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 요청한다(S170). 메모리 장치는 이에 응답하여 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 호스트 장치에 전송한다(S180).
예를 들어, 도 9를 참조하면, 호스트 장치(HT)는 MRR(Mode Register Read) 커맨드를 이용하여, 메모리 장치(MM)에 저장된 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 요청할 수 있다.
그리고, 메모리 장치(MM)는 이에 응답하여 DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 호스트 장치(HT)에 전송할 수 있다.
다시 도 4를 참조하면, DVFSC 동작에 사용되는 저 전압(VDD2L)의 전압 레벨을 수신한 호스트 장치는, 결정된 저 전압(VDD2L)의 전압 레벨을 갖는 전압이 메모리 장치에 제공되도록 전력 관리 IC(도 1의 30)를 제어한다(S190).
이와 같이 본 실시예에서는, 메모리 장치가, 호스트 장치와 메모리 장치 간의 데이터 송수신 환경을 고려하여 DVFSC 동작에 사용되는 저 전압(VDD2L)을 결정하고, 이를 호스트 장치에 전달하여 결정된 저 전압(VDD2L)을 제공받음으로써, 메모리 장치에 포함된 기능 블록의 동작 성능이 저하되지 않는다. 즉, 파워 저감을 위한 DVFSC 동작 중에도 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 10은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 10을 참조하면, 반도체 패키지(1000)는 적층형 메모리 장치(1100), 시스템 온 칩(1200), 인터포저(1300), 및 패키지 기판(1400)을 포함할 수 있다. 적층형 메모리 장치(1100)는 버퍼 다이(1110) 및 코어 다이들(1120~1150)을 포함할 수 있다.
코어 다이들(1120~1150) 각각은 메모리 셀 어레이를 포함할 수 있다. 코어 다이들(1120~1150)은 앞서 설명한 메모리 장치를 포함할 수 있다. 버퍼 다이(1110)는 물리 계층(1111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(1111)은 시스템 온 칩(1200)의 물리 계층(1210)과 인터포저(1300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(1100)는 물리 계층(1111)을 통해 시스템 온 칩(1200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(1200)으로 신호들을 전송할 수 있다.
직접 접근 영역(1112)은 시스템 온 칩(1200)을 통하지 않고 적층형 메모리 장치(1100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(1112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(1112)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(1120~1150)로 전송될 수 있다. 코어 다이들(1120~1150)의 테스트를 위해 코어 다이들(1120~1150)로부터 리드된 데이터는 TSV들 및 직접 접근 영역(1112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(1120~1150)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(1110)와 코어 다이들(1120~1150)은 TSV들(1101) 및 범프들(1102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(1110)는 시스템 온 칩(1200)으로부터 채널 별로 할당된 범프들(1102)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(1102)은 마이크로 범프들일 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)를 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(1200)은 물리 계층(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 물리 계층(1210)은 적층형 메모리 장치(1100)의 물리 계층(1111)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 통해 물리 계층(1111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(1111)으로 제공된 신호들은 물리 계층(1111)의 인터페이스 회로들 및 TSV들(1101)을 통해 코어 다이들(1120~1150)로 전달될 수 있다.
메모리 컨트롤러(1220)는 적층형 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(1220)는 물리 계층(1210)을 통해 적층형 메모리 장치(1100)를 제어하기 위한 신호들을 적층형 메모리 장치(1100)로 전송할 수 있다. 메모리 컨트롤러(1220)는 도 1의 메모리 컨트롤러(10)에 대응할 수 있다.
인터포저(1300)는 적층형 메모리 장치(1100)와 시스템 온 칩(1200)을 연결할 수 있다. 인터포저(1300)는 적층형 메모리 장치(1100)의 물리 계층(1111)과 시스템 온 칩(1200)의 물리 계층(1210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(1100) 및 시스템 온 칩(1200)은 인터포저(1300) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(1400) 상부에는 범프들(1103)이 부착되고, 하부에는 솔더볼(1104)이 부착될 수 있다. 예를 들어, 범프들(1103)은 플립-칩 범프들일 수 있다. 인터포저(1300)는 범프들(1103)을 통해 패키지 기판(1400) 상에 적층될 수 있다. 반도체 패키지(1000)는 솔더볼(1104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(1400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
도 11은 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 11을 참조하면, 반도체 패키지(2000)는 복수의 적층형 메모리 장치들(2100) 및 시스템 온 칩(2200)을 포함할 수 있다. 적층형 메모리 장치들(2100)과 시스템 온 칩(2200)은 인터포저(2300) 상에 적층되고, 인터포저(2300)는 패키지 기판(2400) 상에 적층될 수 있다. 반도체 패키지(2000)는 패키지 기판(2400) 하부에 부착된 솔더볼(2001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(2100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(2100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(2100) 각각은　도 10의 적층형 메모리 장치(1100)에 대응할 수 있다.
시스템 온 칩(2200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(2100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(2200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(2200)은 도 10의 시스템 온 칩(1200)에 대응할 수 있다.
도 12는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 12를 참조하면, 반도체 패키지(3000)는 적층형 메모리 장치(3100), 호스트 다이(3200), 및 패키지 기판(3300)을 포함할 수 있다. 적층형 메모리 장치(3100)는 버퍼 다이(3110) 및 코어 다이들(3120~3150)을 포함할 수 있다. 버퍼 다이(3110)는 호스트 다이(3200)와 통신하기 위한 물리 계층(3111)을 포함하고, 코어 다이들(3120~3150) 각각은 메모리 셀 어레이를 포함할 수 있다.
호스트 다이(3200)는 적층형 메모리 장치(3100)와 통신하기 위한 물리 계층(3210) 및 적층형 메모리 장치(3100)의 전반적인 동작을 제어하기 위한 메모리 컨트롤러(3220)를 포함할 수 있다. 또한, 호스트 다이(3200)는 반도체 패키지(3000)의 전반적인 동작을 제어하고, 반도체 패키지(3000)가 지원하는 어플리케이션을 실행하기 위한 프로세서를 포함할 수 있다. 예를 들어, 호스트 다이(3200)는 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서를 포함할 수 있다.
적층형 메모리 장치(3100)는 TSV들(3001)을 기반으로 호스트 다이(3200) 상에 배치되어, 호스트 다이(3200) 상에 수직으로 적층될 수 있다. 이에 따라, 버퍼 다이(3110), 코어 다이들(3120~3150), 및 호스트 다이(3200)는 인터포저 없이 TSV들(3001)과 범프들(3002)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 범프들(3002)은 마이크로 범프들일 수 있다.
패키지 기판(3300) 상부에는 범프들(3003)이 부착되고, 하부에는 솔더볼(3004)이 부착될 수 있다. 예를 들어, 범프들(3003)은 플립-칩 범프들일 수 있다. 호스트 다이(3200)는 범프들(3003)을 통해 패키지 기판(3300) 상에 적층될 수 있다. 반도체 패키지(3000)는 솔더볼(3004)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호를 송수신할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 컨트롤러
20: 호스트 장치
100: 메모리 장치

Claims (20)

  1. 데이터를 저장하는 메모리 셀; 및
    상기 메모리 셀에 대한 리드 동작과 라이트 동작을 제어하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    DVFSC(Dynamic Voltage Frequency Scaling Core) 동작이 사용되는지 확인하고,
    상기 DVFSC 동작이 사용되는 것에 응답하여, 호스트 장치와의 데이터 송수신 환경 정보를 확인하고,
    상기 호스트 장치와의 데이터 송수신 환경 정보에 기초하여 상기 DVFSC 동작에 사용되는 저 전압(low voltage)의 레벨을 결정하고,
    상기 결정된 DVFSC 동작에 사용되는 저 전압의 레벨을 상기 호스트 장치에 전송하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는, MRS(Mode Register Set)를 리드하여 상기 DVFSC 동작이 사용되는지 확인하고 상기 호스트 장치와의 데이터 송수신 환경 정보를 확인하는 메모리 장치.
  3. 제2항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, RDBI(Read Data Bus Inversion) 사용 여부를 포함하는 메모리 장치.
  4. 제2항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, 상기 호스트 장치로부터 제공되는 커맨드와 관련된 제1 클럭과 상기 호스트 장치로부터 제공되는 데이터와 관련된 제2 클럭의 비율을 포함하는 메모리 장치.
  5. 제2항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, 상기 호스트 장치와 통신 시 사용되는 DQ 포트의 수를 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 결정된 DVFSC 동작에 사용되는 저 전압의 레벨을 MRS에 저장하고,
    상기 MRS에 저장된 결정된 DVFSC 동작에 사용되는 저 전압의 레벨을 요청하는 MRR(Mode Register Read) 커맨드를 상기 호스트 장치로부터 수신하는 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는, RDBI(Read Data Bus Inversion) 사용 여부와, 상기 호스트 장치로부터 제공되는 커맨드와 관련된 제1 클럭과 상기 호스트 장치로부터 제공되는 데이터와 관련된 제2 클럭의 비율과, 상기 호스트 장치와 통신 시 사용되는 DQ 포트의 수 중 적어도 하나를 고려하여 상기 DVFSC 동작에 사용되는 저 전압의 레벨을 결정하는 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 장치는 LPDDR5(Low Power Double Data Rate 5) DRAM(Dynamic Random Access Memory)을 포함하는 메모리 장치.
  9. 호스트 장치로부터 DVFSC(Dynamic Voltage Frequency Scaling Core) 동작에 사용되는 저 전압(low voltage)의 레벨에 대한 요청을 수신하고,
    상기 호스트 장치와의 데이터 송수신 환경 정보에 기초하여 결정된 DVFSC 동작에 사용되는 저 전압 레벨을 상기 호스트 장치에 전송하는 것을 포함하는 메모리 장치의 구동 방법.
  10. 제9항에 있어서,
    상기 결정된 DVFSC 동작에 사용되는 전압 레벨을 MRS(Mode Register Set)에 저장하는 것을 더 포함하는 메모리 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 DVFSC 동작에 사용되는 저 전압의 레벨에 대한 요청은, 상기 MRS에 저장된 결정된 DVFSC 동작에 사용되는 전압 레벨에 대한 MRR(Mode Register Read) 커맨드를 포함하는 메모리 장치의 구동 방법.
  12. 제9항에 있어서,
    상기 호스트 장치로부터 상기 DVFSC 동작 사용 여부에 관한 정보와 상기 호스트 장치와의 데이터 송수신 환경 정보를 수신하고,
    상기 DVFSC 동작 사용 여부에 관한 정보를 기초로 상기 DVFSC 동작 사용을 확인한 것에 응답하여 상기 DVFSC 동작에 사용되는 저 전압의 레벨을 결정하는 것을 더 포함하는 메모리 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, RDBI(Read Data Bus Inversion) 사용 여부를 포함하는 메모리 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, 상기 호스트 장치로부터 제공되는 커맨드와 관련된 제1 클럭과 상기 호스트 장치로부터 제공되는 데이터와 관련된 제2 클럭의 비율을 포함하는 메모리 장치의 구동 방법.
  15. 제12항에 있어서,
    상기 호스트 장치와의 데이터 송수신 환경 정보는, 상기 호스트 장치와 통신 시 사용되는 DQ 포트의 수를 포함하는 메모리 장치의 구동 방법.
  16. 메모리 장치에 DVFSC(Dynamic Voltage Frequency Scaling Core) 동작에 사용되는 저 전압(low voltage)의 레벨에 대한 요청을 전송하고,
    상기 메모리 장치와의 데이터 송수신 환경 정보에 기초하여 결정된 DVFSC 동작에 사용되는 저 전압 레벨을 상기 메모리 장치로부터 수신하는 것을 포함하는 호스트 장치의 구동 방법.
  17. 제16항에 있어서,
    상기 메모리 장치에 상기 결정된 DVFSC 동작에 사용되는 저 전압 레벨이 제공되도록, 전력 관리 IC를 제어하는 것을 더 포함하는 호스트 장치의 구동 방법.
  18. 제16항에 있어서,
    상기 메모리 장치의 MRS(Mode Register Set)에, 상기 메모리 장치와의 데이터 송수신 환경 정보를 저장하는 것을 더 포함하고,
    상기 결정된 DVFSC 동작에 사용되는 전압 레벨은 상기 메모리 장치와의 데이터 송수신 환경 정보를 기초로 결정되는 호스트 장치의 구동 방법.
  19. 제18항에 있어서,
    상기 메모리 장치와의 데이터 송수신 환경 정보는 RDBI(Read Data Bus Inversion) 사용 여부를 포함하는 호스트 장치의 구동 방법.
  20. 제18항에 있어서,
    상기 메모리 장치와의 데이터 송수신 환경 정보는, 상기 메모리 장치에 제공하는 커맨드와 관련된 제1 클럭과 상기 메모리 장치에 제공하는 데이터와 관련된 제2 클럭의 비율을 포함하는 호스트 장치의 구동 방법.
KR1020220007242A 2021-11-16 2022-01-18 메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법 KR20230071683A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/814,640 US20230154509A1 (en) 2021-11-16 2022-07-25 Memory device, method of driving the memory device, and method of driving host device
EP22192772.6A EP4191382A3 (en) 2021-11-16 2022-08-30 Memory device, method of driving the memory device, and method of driving host device
CN202211320610.0A CN116136830A (zh) 2021-11-16 2022-10-26 存储器件、驱动存储器件的方法以及驱动主机装置的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20210157904 2021-11-16
KR1020210157904 2021-11-16

Publications (1)

Publication Number Publication Date
KR20230071683A true KR20230071683A (ko) 2023-05-23

Family

ID=86544690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220007242A KR20230071683A (ko) 2021-11-16 2022-01-18 메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법

Country Status (1)

Country Link
KR (1) KR20230071683A (ko)

Similar Documents

Publication Publication Date Title
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
US20190163650A1 (en) Memory device communicating with system on chip through at least two channels, electronic device including the same, and operating method of electronic device
US10636475B2 (en) Memory device for receiving operation codes through dq pins, a memory module including the same, and a setting method of the memory module
KR20200053754A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR100745369B1 (ko) 포트상태 시그날링 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치
US9423974B2 (en) Memory and access and operating method thereof
US11928363B2 (en) Operating method of host device and storage device and storage device
US20220130841A1 (en) Semiconductor device using different types of through-silicon-vias
KR102548599B1 (ko) 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
US20220083260A1 (en) Semiconductor memory device and system including the same
KR20170060739A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US20230146377A1 (en) Memory device and memory system including the same
US20170147230A1 (en) Memory device and memory system having heterogeneous memories
US12040008B2 (en) Memory device that stores number of activation times of word lines
KR20230071683A (ko) 메모리 장치 및 그 구동 방법, 호스트 장치의 구동 방법
EP4191382A2 (en) Memory device, method of driving the memory device, and method of driving host device
KR102458340B1 (ko) 메모리 장치
US12014769B2 (en) Volatile memory device
US20230013181A1 (en) Method to implement half width modes in dram and doubling of bank resources
US20230215493A1 (en) Cross dram dimm sub-channel pairing
US20230143132A1 (en) Volatile memory device
US20240184487A1 (en) Memory system and operating method thereof
US20230223096A1 (en) Configurable ecc mode in dram
US20220068334A1 (en) Interface circuit, data transmission circuit, and memory
KR20220016934A (ko) 메모리 시스템