KR20200056731A - 반도체장치 - Google Patents

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Abstract

반도체장치는 동작모드신호에 따라 리드동작 시 순차적으로 발생하는 펄스를 포함하는 컬럼제어펄스 및 내부컬럼제어펄스를 지연하여 리드제어신호를 생성하고, 모드레지스터인에이블신호에 따라 모드레지스터리드동작 시 발생하는 펄스를 포함하는 상기 컬럼제어펄스를 지연하여 레지스터제어신호를 생성하는 지연회로, 상기 리드제어신호가 인에이블되는 경우 뱅크어드레스로부터 입출력제어신호를 생성하는 리드제어회로 및 상기 레지스터제어신호가 인에이블되는 경우 모드정보신호를 모드출력정보신호로 출력하는 레지스터제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 리드동작과 모드레지스터리드동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다. 또한, 반도체장치는 동작 정보 및 내부 정보를 저장하는 모드레지스터를 구비하는데 모드레지스터리드동작을 수행하여 모드레지스터에 저장된 정보를 출력한다.
본 발명의 배경기술은 미국 등록특허 US6,711,090호에 개시되어 있다.
본 발명은 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 면적을 감소할 수 있다.
또한, 본 발명은 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 전류소모량을 감소할 수 있다.
이를 위해 본 발명은 동작모드신호에 따라 리드동작 시 순차적으로 발생하는 펄스를 포함하는 컬럼제어펄스 및 내부컬럼제어펄스를 지연하여 리드제어신호를 생성하고, 모드레지스터인에이블신호에 따라 모드레지스터리드동작 시 발생하는 펄스를 포함하는 상기 컬럼제어펄스를 지연하여 레지스터제어신호를 생성하는 지연회로, 상기 리드제어신호가 인에이블되는 경우 뱅크어드레스로부터 입출력제어신호를 생성하는 리드제어회로 및 상기 레지스터제어신호가 인에이블되는 경우 모드정보신호를 모드출력정보신호로 출력하는 레지스터제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리드동작 시 컬럼제어펄스 및 내부컬럼제어펄스를 지연하여 제1 내지 제4 리드제어신호를 생성하고, 모드레지스터동작 시 상기 컬럼제어펄스를 지연하여 제1 내지 제4 레지스터제어신호를 생성하는 지연회로, 상기 제1 내지 제4 리드제어신호에 동기 되어 제1 및 제2 뱅크어드레스로부터 제1 내지 제4 입출력제어신호를 생성하는 리드제어회로 및 상기 제1 내지 제4 레지스터제어신호에 동기 되어 모드정보신호를 모드출력정보신호로 출력하는 레지스터제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 면적을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 컬럼펄스생성회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 지연회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 지연회로에 포함된 컬럼신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 지연회로에 포함된 내부지연회로의 구성을 도시한 블럭도이다.
도 6은 도 3에 도시된 지연회로에 포함된 타이밍제어회로의 구성을 도시한 블럭도이다.
도 7은 도 3에 도시된 지연회로에 포함된 제어신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 리드제어회로의 구성을 도시한 블럭도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 레지스터제어회로의 구성을 도시한 블럭도이다.
도 10은 도 1에 도시된 반도체장치에 포함된 코어영역의 구성을 도시한 블럭도이다.
도 11 및 도 12는 본 발명의 일실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
반도체장치는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 컬럼펄스생성회로(1), 지연회로(2), 리드제어회로(3), 레지스터제어회로(4) 및 코어영역(5)을 포함할 수 있다.
컬럼펄스생성회로(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)가 리드동작을 위한 로직레벨 조합인 경우 순차적으로 발생하는 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)를 생성할 수 있다. 컬럼펄스생성회로(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)가 모드레지스터리드동작을 위한 로직레벨 조합인 경우 발생하는 컬럼제어펄스(ADD_LAT)를 생성할 수 있다. 컬럼펄스생성회로(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)가 모드레지스터리드동작을 위한 로직레벨 조합인 경우 인에이블되는 모드레지스터인에이블신호(MRREN)를 생성할 수 있다. 커맨드어드레스(CA<1:L>)는 반도체장치 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 내부클럭(ICLK)은 반도체장치 외부에서 인가되는 클럭(미도시)의 라이징에지에 동기 하여 토글링할 수 있다. 반전내부클럭(ICLKB)은 반도체장치 외부에서 인가되는 클럭(미도시)의 폴링에지에 동기 하여 토글링할 수 있다. 커맨드어드레스(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
지연회로(2)는 리드동작 시 동작모드신호(8BKM)가 입력되는 경우 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)를 지연하여 순차적으로 인에이블되는 제1 내지 제4 리드제어신호(RDP<1:4>)를 생성할 수 있다. 제1 내지 제4 리드제어신호(RDP<1:4>)는 컬럼제어펄스(ADD_LAT)로부터 생성되는 제1 펄스 및 내부컬럼제어펄스(IADD_LAT)로부터 생성되는 제2 펄스를 포함할 수 있다. 지연회로(2)는 모드레지스터동작 시 모드레지스터인에이블신호(MRREN)가 인에이블되는 경우 컬럼제어펄스(ADD_LAT)를 지연하여 순차적으로 인에이블되는 제1 내지 제4 레지스터제어신호(MRP<1:4>)를 생성할 수 있다. 제1 내지 제4 레지스터제어신호(MRP<1:4>)는 컬럼제어펄스(ADD_LAT)로부터 생성되는 제1 펄스를 포함할 수 있다. 동작모드신호(8BKM)는 코어영역(5)에 포함된 제1 내지 제4 뱅크그룹(BG1~BG4)들 중 2개의 뱅크그룹이 활성화되어 리드동작을 수행하기 위한 8 뱅크모드에 진입하기 위해 외부로부터 입력되는 신호로 설정될 수 있다.
리드제어회로(3)는 제1 내지 제4 리드제어신호(RDP<1:4>)에 동기 되어 제1 및 제2 뱅크어드레스(BA<1:2>)로부터 제1 내지 제4 입출력제어신호(IOSTP<1:4>)를 생성할 수 있다. 리드제어회로(3)는 제1 내지 제3 리드제어신호(RDP<1:3>)에 동기 되어 제1 및 제2 뱅크어드레스(BA<1:2>)를 지연하여 제1 및 제2 내부어드레스(도 8의 IAD<1:2>)를 생성할 수 있다. 리드제어회로(3)는 제4 리드제어신호(RDP<4>)에 동기 되어 제1 및 제2 내부어드레스(도 8의 IAD<1:2>)로부터 제1 내지 제4 입출력제어신호(IOSTP<1:4>)를 생성할 수 있다.
레지스터제어회로(4)는 제1 내지 제4 레지스터제어신호(MRP<1:4>)에 동기 되어 모드정보신호(MDI)를 모드출력정보신호(MDO)로 출력할 수 있다. 레지스터제어회로(4)는 제1 내지 제3 레지스터제어신호(MRP<1:3>)에 동기 되어 모드정보신호(MDI)를 지연하여 내부모드정보신호(도 9의 IMD)를 생성할 수 있다. 레지스터제어회로(4)는 제4 레지스터제어신호(MRP<4>)에 동기 되어 내부모드정보신호(도 9의 IMD)로부터 모드출력정보신호(MDO)를 생성할 수 있다. 모드정보신호(MDI)는 반도체장치의 동작 정보를 포함하고 모드레지스터셋(MRS: Mode Register Set)으로부터 생성되는 신호로 설정될 수 있다.
코어영역(5)은 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)을 포함할 수 있다.
제1 뱅크그룹(BG1)은 제1 입출력제어신호(IOSTP<1>)가 인에이블되는 경우 활성화되어 리드동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 제1 입출력제어신호(IOSTP<1>)가 인에이블되는 경우 활성화되어 리드동작을 수행하도록 구현되어 있지만 실시예에 따라 라이트동작을 수행하도록 구현될 수 있다.
제2 뱅크그룹(BG2)은 제2 입출력제어신호(IOSTP<2>)가 인에이블되는 경우 활성화되어 리드동작을 수행할 수 있다. 제2 뱅크그룹(BG2)은 제2 입출력제어신호(IOSTP<2>)가 인에이블되는 경우 활성화되어 리드동작을 수행하도록 구현되어 있지만 실시예에 따라 라이트동작을 수행하도록 구현될 수 있다.
제3 뱅크그룹(BG3)은 제3 입출력제어신호(IOSTP<3>)가 인에이블되는 경우 활성화되어 리드동작을 수행할 수 있다. 제3 뱅크그룹(BG3)은 제3 입출력제어신호(IOSTP<3>)가 인에이블되는 경우 활성화되어 리드동작을 수행하도록 구현되어 있지만 실시예에 따라 라이트동작을 수행하도록 구현될 수 있다.
제4 뱅크그룹(BG4)은 제4 입출력제어신호(IOSTP<4>)가 인에이블되는 경우 활성화되어 리드동작을 수행할 수 있다. 제4 뱅크그룹(BG4)은 제4 입출력제어신호(IOSTP<4>)가 인에이블되는 경우 활성화되어 리드동작을 수행하도록 구현되어 있지만 실시예에 따라 라이트동작을 수행하도록 구현될 수 있다. 코어영역(5)의 보다 구체적인 구성 및 동작에 대한 설명은 도 10을 참고하여 후술한다.
도 2를 참고하면 컬럼펄스생성회로(1)는 커맨드디코더(11) 및 펄스생성회로(12)를 포함할 수 있다.
커맨드디코더(11)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)를 디코딩하여 리드신호(RD) 및 모드레지스터인에이블신호(MRREN)를 생성할 수 있다. 커맨드디코더(11)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)가 리드동작을 수행하기 위한 로직레벨 조합인 경우 인에이블되는 리드신호(RD)를 생성할 수 있다. 커맨드디코더(11)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 커맨드어드레스(CA<1:L>)가 모드레지스터리드동작을 수행하기 위한 로직레벨 조합인 경우 인에이블되는 모드레지스터인에이블신호(MRREN)를 생성할 수 있다.
펄스생성회로(12)는 리드신호(RD)가 인에이블되는 경우 순차적으로 발생하는 펄스를 포함하는 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)를 생성할 수 있다. 펄스생성회로(12)는 리드신호(RD)가 인에이블되는 경우 발생하는 펄스를 포함하는 컬럼제어펄스(ADD_LAT)를 생성할 수 있다. 펄스생성회로(12)는 컬럼제어펄스(ADD_LAT)를 기 설정된 구간만큼 시프팅하여 내부컬럼제어펄스(IADD_LAT)를 생성할 수 있다. 컬럼제어펄스(ADD_LAT)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 컬럼제어펄스(ADD_LAT)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 펄스생성회로(12)는 모드레지스터인에이블신호(MRREN)가 인에이블되는 경우 발생하는 펄스를 포함하는 컬럼제어펄스(ADD_LAT)를 생성할 수 있다.
도 3을 참고하면 지연회로(2)는 컬럼신호생성회로(21), 내부지연회로(22), 타이밍제어회로(23) 및 제어신호생성회로(24)를 포함할 수 있다.
컬럼신호생성회로(21)는 동작모드신호(8BKM) 및 모드레지스터인에이블신호(MRREN) 중 어느 하나가 인에이블되는 경우 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)에 따라 컬럼신호(AYP_LAT)를 생성할 수 있다. 컬럼신호생성회로(21)는 동작모드신호(8BKM)가 인에이블되는 경우 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)로부터 컬럼신호(AYP_LAT)를 생성할 수 있다. 컬럼신호생성회로(21)는 모드레지스터인에이블신호(MRREN)가 인에이블되는 경우 컬럼제어펄스(ADD_LAT)로부터 컬럼신호(AYP_LAT)를 생성할 수 있다.
내부지연회로(22)는 컬럼신호(AYP_LAT)를 지연하여 순차적으로 인에이블되는 제1 내지 제4 지연신호(D1~D4)를 생성할 수 있다. 내부지연회로(22)는 컬럼신호(AYP_LAT)를 지연하여 제1 지연신호(D1)를 생성할 수 있다. 내부지연회로(22)는 제1 지연신호(D1)를 지연하여 제2 지연신호(D2)를 생성할 수 있다. 내부지연회로(22)는 제2 지연신호(D2)를 지연하여 제3 지연신호(D3)를 생성할 수 있다. 내부지연회로(22)는 제3 지연신호(D3)를 지연하여 제4 지연신호(D4)를 생성할 수 있다.
타이밍제어회로(23)는 제1 내지 제4 지연신호(D1~D4)에 따라 모드레지스터인에이블신호(MRREN)를 지연하여 순차적으로 인에이블되는 제1 내지 제4 레지스터지연신호(MRD1~MRD4)를 생성할 수 있다. 타이밍제어회로(23)는 제1 지연신호(D1)에 동기 되어 모드레지스터인에이블신호(MRREN)를 지연하여 제1 레지스터지연신호(MRD1)를 생성할 수 있다. 타이밍제어회로(23)는 제2 지연신호(D2)에 동기 되어 제1 레지스터지연신호(MRD1)를 지연하여 제2 레지스터지연신호(MRD2)를 생성할 수 있다. 타이밍제어회로(23)는 제3 지연신호(D3)에 동기 되어 제2 레지스터지연신호(MRD2)를 지연하여 제3 레지스터지연신호(MRD3)를 생성할 수 있다. 타이밍제어회로(23)는 제4 지연신호(D4)에 동기 되어 제3 레지스터지연신호(MRD3)를 지연하여 제4 레지스터지연신호(MRD4)를 생성할 수 있다.
제어신호생성회로(24)는 제1 내지 제4 레지스터지연신호(MRD1~MRD4)의 로직레벨에 따라 제1 내지 제4 지연신호(D1~D4)로부터 제1 내지 제4 리드제어신호(RDP<1:4>)를 생성할 수 있다. 제어신호생성회로(24)는 제1 내지 제4 레지스터지연호(MRD1~MRD4)의 로직레벨에 따라 제1 내지 제4 지연신호(D1~D4)로부터 제1 내지 제4 레지스터제어신호(MRP<1:4>)를 생성할 수 있다.
도 4를 참고하면 컬럼신호생성회로(21)는 제1 논리회로(211), 제2 논리회로(212) 및 제3 논리회로(213)를 포함할 수 있다.
제1 논리회로(211)는 노어게이트(NOR11) 및 인버터(IV11)를 포함할 수 있다. 제1 논리회로(211)는 동작모드신호(8BKM) 및 모드레지스터인에이블신호(MRREN) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 전달제어신호(TCON)를 생성할 수 있다. 제1 논리회로(211)는 동작모드신호(8BKM) 및 모드레지스터인에이블신호(MRREN)를 논리합 연산을 수행하여 전달제어신호(TCON)를 생성할 수 있다.
제2 논리회로(212)는 노어게이트(NOR12) 및 인버터(IV12)를 포함할 수 있다. 제2 논리회로(212)는 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 전치컬럼신호(PRE_AYP)를 생성할 수 있다. 제2 논리회로(212)는 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)를 논리합 연산을 수행하여 전치컬럼신호(PRE_AYP)를 생성할 수 있다.
제3 논리회로(213)는 낸드게이트(NAND11) 및 인버터(IV13)를 포함할 수 있다. 제3 논리회로(213)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되는 경우 전치컬럼신호(PRE_AYP)를 버퍼링하여 컬럼신호(AYP_LAT)를 생성할 수 있다. 제3 논리회로(213)는 전달제어신호(TCON) 및 전치컬럼신호(PRE_AYP)를 논리곱 연산을 수행하여 컬럼신호(AYP_LAT)를 생성할 수 있다.
도 5를 참고하면 내부지연회로(22)는 제1 단위지연회로(221), 제2 단위지연회로(222), 제3 단위지연회로(223) 및 제4 단위지연회로(224)를 포함할 수 있다.
제1 단위지연회로(221)는 컬럼신호(AYP_LAT)를 지연하여 제1 지연신호(D1)를 생성할 수 있다.
제2 단위지연회로(222)는 제1 지연신호(D1)를 지연하여 제2 지연신호(D2)를 생성할 수 있다.
제3 단위지연회로(223)는 제2 지연신호(D2)를 지연하여 제3 지연신호(D3)를 생성할 수 있다.
제4 단위지연회로(224)는 제3 지연신호(D3)를 지연하여 제4 지연신호(D4)를 생성할 수 있다.
제1 단위지연회로(221), 제2 단위지연회로(222), 제3 단위지연회로(223) 및 제4 단위지연회로(224)는 인버터 체인 또는 RC 지연회로로 구현되어 동일한 지연량을 갖도로 설정될 수 있다.
도 6을 참고하면 타이밍제어회로(23)는 제1 래치회로(231), 제2 래치회로(232), 제3 래치회로(233) 및 제4 래치회로(234)를 포함할 수 있다.
제1 래치회로(231)는 플립플롭(Flip Flop)으로 구현될 수 있다. 제1 래치회로(231)는 제1 지연신호(D1)에 동기 되어 모드레지스터인에이블신호(MRREN)를 래치하여 제1 레지스터지연신호(MRD1)를 생성할 수 있다.
제2 래치회로(232)는 플립플롭(Flip Flop)으로 구현될 수 있다. 제2 래치회로(232)는 제2 지연신호(D2)에 동기 되어 제1 레지스터지연신호(MRD1)를 래치하여 제2 레지스터지연신호(MRD2)를 생성할 수 있다.
제3 래치회로(233)는 플립플롭(Flip Flop)으로 구현될 수 있다. 제3 래치회로(233)는 제3 지연신호(D3)에 동기 되어 제2 레지스터지연신호(MRD2)를 래치하여 제3 레지스터지연신호(MRD3)를 생성할 수 있다.
제4 래치회로(234)는 플립플롭(Flip Flop)으로 구현될 수 있다. 제4 래치회로(234)는 제4 지연신호(D4)에 동기 되어 제3 레지스터지연신호(MRD3)를 래치하여 제4 레지스터지연신호(MRD4)를 생성할 수 있다.
도 7을 참고하면 제어신호생성회로(24)는 제1 제어신호생성회로(241), 제2 제어신호생성회로(242), 제3 제어신호생성회로(243) 및 제4 제어신호생성회로(244)를 포함할 수 있다.
제1 제어신호생성회로(241)는 인버터들(IV21,IV22,IV23)과 낸드게이트들(NAND21,NADN22)을 포함할 수 있다. 제1 제어신호생성회로(241)는 제1 레지스터지연신호(MRD1)가 로직로우레벨로 디스에이블되는 경우 제1 지연신호(D1)를 버퍼링하여 제1 리드제어신호(RDP1)를 생성할 수 있다. 제1 제어신호생성회로(241)는 제1 레지스터지연신호(MRD1)가 로직하이레벨로 인에이블되는 경우 제1 지연신호(D1)를 버퍼링하여 제1 레지스터제어신호(MRP1)를 생성할 수 있다.
제2 제어신호생성회로(242)는 인버터들(IV24,IV25,IV26)과 낸드게이트들(NAND23,NADN24)을 포함할 수 있다. 제2 제어신호생성회로(242)는 제2 레지스터지연신호(MRD2)가 로직로우레벨로 디스에이블되는 경우 제2 지연신호(D2)를 버퍼링하여 제2 리드제어신호(RDP2)를 생성할 수 있다. 제2 제어신호생성회로(242)는 제2 레지스터지연신호(MRD2)가 로직하이레벨로 인에이블되는 경우 제2 지연신호(D2)를 버퍼링하여 제2 레지스터제어신호(MRP2)를 생성할 수 있다.
제3 제어신호생성회로(243)는 인버터들(IV27,IV28,IV29)과 낸드게이트들(NAND25,NADN26)을 포함할 수 있다. 제3 제어신호생성회로(243)는 제3 레지스터지연신호(MRD3)가 로직로우레벨로 디스에이블되는 경우 제3 지연신호(D3)를 버퍼링하여 제3 리드제어신호(RDP3)를 생성할 수 있다. 제3 제어신호생성회로(243)는 제3 레지스터지연신호(MRD3)가 로직하이레벨로 인에이블되는 경우 제3 지연신호(D3)를 버퍼링하여 제3 레지스터제어신호(MRP3)를 생성할 수 있다.
제4 제어신호생성회로(244)는 인버터들(IV30,IV31,IV32)과 낸드게이트들(NAND27,NADN28)을 포함할 수 있다. 제4 제어신호생성회로(244)는 제4 레지스터지연신호(MRD4)가 로직로우레벨로 디스에이블되는 경우 제4 지연신호(D4)를 버퍼링하여 제4 리드제어신호(RDP4)를 생성할 수 있다. 제4 제어신호생성회로(244)는 제4 레지스터지연신호(MRD4)가 로직하이레벨로 인에이블되는 경우 제4 지연신호(D4)를 버퍼링하여 제4 레지스터제어신호(MRP4)를 생성할 수 있다.
도 8을 참고하면 리드제어회로(3)는 어드레스입력회로(31), 내부어드레스생성회로(32) 및 입출력제어신호생성회로(33)를 포함할 수 있다.
어드레스입력회로(31)는 컬럼제어펄스(ADD_LAT) 및 내부컬럼제어펄스(IADD_LAT)가 인에이블되는 경우 제1 및 제2 뱅크어드레스(BA<1:2>)를 입력 받아 제1 및 제2 입력뱅크어드레스(BAD<1:2>)를 생성할 수 있다. 어드레스입력회로(31)는 컬럼제어펄스(ADD_LAT)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 뱅크어드레스(BA<1:2>)를 입력 받아 제1 및 제2 입력뱅크어드레스(BAD<1:2>)를 생성할 수 있다. 어드레스입력회로(31)는 내부컬럼제어펄스(IADD_LAT)가 로직하이레벨로 인에이블되는 경우 제1 및 제2 뱅크어드레스(BA<1:2>)를 입력 받아 제1 및 제2 입력뱅크어드레스(BAD<1:2>)를 생성할 수 있다.
내부어드레스생성회로(32)는 제1 플립플롭(321), 제2 플립플롭(322), 제3 플립플롭(323), 제4 플립플롭(324), 제5 플립플롭(325) 및 제6 플립플롭(326)을 포함할 수 있다.
제1 플립플롭(321)은 제1 리드제어신호(RDP<1>)에 동기 되어 제1 입력뱅크어드레스(BAD<1>)를 래치하여 제1 전달어드레스(TA<1>)를 생성할 수 있다.
제2 플립플롭(322)은 제2 리드제어신호(RDP<2>)에 동기 되어 제1 전달어드레스(TA<1>)를 래치하여 제2 전달어드레스(TA<2>)를 생성할 수 있다.
제3 플립플롭(323)은 제3 리드제어신호(RDP<3>)에 동기 되어 제2 전달어드레스(TA<2>)를 래치하여 제1 내부어드레스(IAD<1>)를 생성할 수 있다.
제4 플립플롭(324)은 제1 리드제어신호(RDP<1>)에 동기 되어 제2 입력뱅크어드레스(BAD<2>)를 래치하여 제3 전달어드레스(TA<3>)를 생성할 수 있다.
제5 플립플롭(325)은 제2 리드제어신호(RDP<2>)에 동기 되어 제3 전달어드레스(TA<3>)를 래치하여 제4 전달어드레스(TA<4>)를 생성할 수 있다.
제6 플립플롭(326)은 제3 리드제어신호(RDP<3>)에 동기 되어 제4 전달어드레스(TA<4>)를 래치하여 제2 내부어드레스(IAD<2>)를 생성할 수 있다.
입출력제어신호생성회로(33)는 제4 리드제어신호(RDP<4>)에 동기 되어 제1 내지 제2 내부어드레스(IAD<1:2>)로부터 제1 내지 제4 입출력제어신호(IOSTP<1:4>)를 생성할 수 있다.
도 9를 참고하면 레지스터제어회로(4)는 내부모드정보신호생성회로(41) 및 출력회로(42)를 포함할 수 있다.
내부모드정보신호생성회로(41)는 제7 플립플롭(411), 제8 플립플롭(412) 및 제9 플립플롭(413)을 포함할 수 있다.
제7 플립플롭(411)은 제1 레지스터제어신호(MRP<1>)에 동기 되어 모드정보신호(MDI)를 래치하여 제1 전달모드정보신호(TMI<1>)를 생성할 수 있다.
제8 플립플롭(412)은 제2 레지스터제어신호(MRP<2>)에 동기 되어 제1 전달모드정보신호(TMI<1>)를 래치하여 제2 전달모드정보신호(TMI<2>)를 생성할 수 있다.
제9 플립플롭(413)은 제3 레지스터제어신호(MRP<3>)에 동기 되어 제2 전달모드정보신호(TMI<2>)를 래치하여 내부모드정보신호(IMD)를 생성할 수 있다.
출력회로(42)는 제4 레지스터제어신호(MRP<4>)에 동기 되어 내부모드정보신호(IMD)를 모드출력정보신호(MDO)로 출력할 수 있다.
도 10을 참고하면 코어영역(5)은 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3), 제4 뱅크그룹(BG4), 제1 리피터(55), 제2 리피터(56), 제3 리피터(53) 및 제4 리피터(54)를 포함할 수 있다. 제1 뱅크그룹(BG1)은 제1 내지 제4 뱅크들(511~514)을 포함할 수 있다. 제2 뱅크그룹(BG2)은 제1 내지 제4 뱅크들(521~524)을 포함할 수 있다. 제3 뱅크그룹(BG3)은 제1 내지 제4 뱅크들(531~534)을 포함할 수 있다. 제4 뱅크그룹(BG4)은 제1 내지 제4 뱅크들(541~544)을 포함할 수 있다. 제1 리피터(55)는 리드동작 시 발생되는 제1 입출력제어신호(IOSTP<1>)에 의해 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크들(511~514)에서 출력되는 제1 내부데이터(ID1<1:M>)를 증폭하여 입출력라인(IO<1:M>)을 통해 출력할 수 있다. 제1 리피터(55)는 라이트동작 시 발생되는 제1 입출력제어신호(IOSTP<1>)에 의해 입출력라인(IO<1:M>)을 통해 입력된 데이터들을 증폭하여 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크들(511~514)에 저장하기 위해 제1 내부데이터(ID1<1:M>)를 생성할 수 있다. 제2 리피터(56)는 리드동작 시 발생되는 제2 입출력제어신호(IOSTP<2>)에 의해 제2 뱅크그룹(BG2)에 포함된 제1 내지 제4 뱅크들(521~524)에서 출력되는 제2 내부데이터(ID2<1:M>)를 증폭하여 입출력라인(IO<1:M>)을 통해 출력할 수 있다. 제2 리피터(56)는 라이트동작 시 발생되는 제2 입출력제어신호(IOSTP<2>)에 의해 입출력라인(IO<1:M>)을 통해 입력된 데이터들을 증폭하여 제2 뱅크그룹(BG2)에 포함된 제1 내지 제4 뱅크들(521~524)에 저장하기 위해 제2 내부데이터(ID2<1:M>)를 생성할 수 있다. 제3 리피터(57)는 리드동작 시 발생되는 제3 입출력제어신호(IOSTP<3>)에 의해 제3 뱅크그룹(BG3)에 포함된 제1 내지 제4 뱅크들(531~534)에서 출력되는 제3 내부데이터(ID3<1:M>)를 증폭하여 입출력라인(IO<1:M>)을 통해 출력할 수 있다. 제3 리피터(57)는 라이트동작 시 발생되는 제3 입출력제어신호(IOSTP<3>)에 의해 입출력라인(IO<1:M>)을 통해 입력된 데이터들을 증폭하여 제3 뱅크그룹(BG3)에 포함된 제1 내지 제4 뱅크들(531~534)에 저장하기 위해 제3 내부데이터(ID3<1:M>)를 생성할 수 있다. 제4 리피터(58)는 리드동작 시 발생되는 제4 입출력제어신호(IOSTP<4>)에 의해 제4 뱅크그룹(BG4)에 포함된 제1 내지 제4 뱅크들(541~544)에서 출력되는 제4 내부데이터(ID4<1:M>)를 증폭하여 입출력라인(IO<1:M>)을 통해 출력할 수 있다. 제4 리피터(58)는 라이트동작 시 발생되는 제4 입출력제어신호(IOSTP<4>)에 의해 입출력라인(IO<1:M>)을 통해 입력된 데이터들을 증폭하여 제4 뱅크그룹(BG4)에 포함된 제1 내지 제4 뱅크들(541~544)에 저장하기 위해 제4 내부데이터(ID4<1:M>)를 생성할 수 있다.
한편, 8 뱅크모드에서 코어영역(5)의 리드동작 및 라이트동작을 설명하면 다음과 같다.
8 뱅크모드인 경우 코어영역(5)에 포함된 제1 리피터(55)와 제3 리피터(57)가 구동되어 제1 뱅크그룹(BG1)과 제3 뱅크그룹(BG3)의 리드동작 또는 라이트동작을 수행한 이후 제2 리피터(56)와 제4 리피터(58)가 구동되어 제2 뱅크그룹(BG2)과 제4 뱅크그룹(BG4)의 리드동작 또는 라이트동작을 수행하도록 구현될 수 있다. 실시예에 따라 8 뱅크모드인 경우 제1 내지 제4 리피터(55~58)가 구동되는 순서는 다양하게 설정될 수 있다.
도 11 및 12를 참고하여 본 발명의 실시예에 따른 반도체장치의 모드레지스터리드동작 및 리드동작이 연속적으로 수행되는 동작을 설명하면 다음과 같다.
T1 시점에 커맨드어드레스(CA<1:L>)는 모드레지스터리드동작(MRR)을 위한 로직레벨 조합으로 입력된다.
T2 시점에 커맨드어드레스(CA<1:L>)는 리드동작(RD)을 위한 로직레벨 조합으로 입력된다.
T3 시점에 컬럼펄스생성회로(1)의 커맨드디코더(11)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 T1 시점에 입력된 커맨드어드레스(CA<1:L>)에 의해 로직하이레벨의 모드레지스터인에이블신호(MRREN)를 생성한다.
컬럼펄스생성회로(1)의 펄스생성회로(12)는 로직하이레벨의 모드레지스터인에이블신호(MRREN)에 의해 로직하이레벨의 펄스를 포함하는 컬럼제어펄스(ADD_LAT)를 생성한다.
지연회로(2)의 컬럼신호생성회로(21)는 로직하이레벨의 모드레지스터인에이블신호(MRREN)에 의해 컬럼제어펄스(ADD_LAT)로부터 로직하이레벨의 컬럼신호(AYP_LAT)를 생성한다.
T4 시점에 지연회로(2)의 내부지연회로(22)는 T3 시점의 컬럼신호(AYP_LAT)를 지연하여 로직하이레벨로 인에이블되는 제1 지연신호(D1)를 생성한다.
지연회로(2)의 타이밍제어회로(23)는 제1 지연신호(D1)에 동기 되어 T3 시점의 모드레지스터인에이블신호(MRREN)를 지연하여 로직하이레벨의 제1 레지스터지연신호(MRD1)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직하이레벨의 제1 레지스터지연신호(MRD1)에 의해 제1 지연신호(D1)로부터 로직하이레벨의 제1 레지스터제어신호(MRP<1>)를 생성한다.
레지스터제어회로(4)의 내부모드정보신호생성회로(41)는 제1 레지스터제어신호(MRP<1>)에 동기 되어 모드정보신호(MDI)를 지연하여 제1 전달모드정보신호(TMI<1>)를 생성한다.
T5 시점에 컬럼펄스생성회로(1)의 커맨드디코더(11)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 T2 시점에 입력된 커맨드어드레스(CA<1:L>)에 의해 로직하이레벨의 리드신호(RD)를 생성한다.
컬럼펄스생성회로(1)의 펄스생성회로(12)는 로직하이레벨의 리드신호(RD)에 의해 로직하이레벨의 펄스를 포함하는 컬럼제어펄스(ADD_LAT)를 생성한다.
지연회로(2)의 컬럼신호생성회로(21)는 로직하이레벨의 동작모드신호(8BKM)에 의해 컬럼제어펄스(ADD_LAT)로부터 로직하이레벨의 컬럼신호(AYP_LAT)를 생성한다.
지연회로(2)의 내부지연회로(22)는 T4 시점의 제1 지연신호(D1)를 지연하여 로직하이레벨로 인에이블되는 제2 지연신호(D2)를 생성한다.
지연회로(2)의 타이밍제어회로(23)는 제2 지연신호(D2)에 동기 되어 T4 시점의 제1 레지스터지연신호(MRD1)를 지연하여 로직하이레벨의 제2 레지스터지연신호(MRD2)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직하이레벨의 제2 레지스터지연신호(MRD2)에 의해 제2 지연신호(D2)로부터 로직하이레벨의 제2 레지스터제어신호(MRP<2>)를 생성한다.
리드제어회로(3)의 어드레스입력회로(31)는 로직하이레벨의 컬럼제어펄스(ADD_LAT)에 의해 제1 및 제2 뱅크어드레스(BA<1:2>)를 입력 받아 제1 및 제2 입력뱅크어드레스(BAD<1:2>)를 생성한다.
레지스터제어회로(4)의 내부모드정보신호생성회로(41)는 제2 레지스터제어신호(MRP<2>)에 동기 되어 T4 시점의 제1 전달모드정보신호(TMI<1>)를 지연하여 제2 전달모드정보신호(TMI<2>)를 생성한다.
T6 시점에 지연회로(2)의 내부지연회로(22)는 T5 시점의 제2 지연신호(D2)를 지연하여 로직하이레벨로 인에이블되는 제3 지연신호(D3)를 생성한다.
지연회로(2)의 타이밍제어회로(23)는 제3 지연신호(D3)에 동기 되어 T5 시점의 제2 레지스터지연신호(MRD2)를 지연하여 로직하이레벨의 제3 레지스터지연신호(MRD3)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직하이레벨의 제3 레지스터지연신호(MRD3)에 의해 제3 지연신호(D3)로부터 로직하이레벨의 제3 레지스터제어신호(MRP<3>)를 생성한다.
레지스터제어회로(4)의 내부모드정보신호생성회로(41)는 제3 레지스터제어신호(MRP<3>)에 동기 되어 제2 전달모드정보신호(TMI<2>)를 지연하여 내부모드정보신호(IMD)를 생성한다.
지연회로(2)의 내부지연회로(22)는 T5 시점의 컬럼제어펄스(ADD_LAT)를 지연하여 로직하이레벨로 인에이블되는 제1 지연신호(D1)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제1 레지스터지연신호(MRD1)에 의해 제1 지연신호(D1)로부터 로직하이레벨의 제1 리드제어신호(RDP<1>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제1 리드제어신호(RDP<1>)에 동기 되어 T5 시점의 제1 입력뱅크어드레스(BAD<1>)를 지연하여 제1 전달어드레스(TA<1>)를 생성하고, T5 시점의 제2 입력뱅크어드레스(BAD<2>)를 지연하여 제3 전달어드레스(TA<3>)를 생성한다.
T7 시점에 지연회로(2)의 내부지연회로(22)는 T6 시점의 제3 지연신호(D3)를 지연하여 로직하이레벨로 인에이블되는 제4 지연신호(D4)를 생성한다.
지연회로(2)의 타이밍제어회로(23)는 제4 지연신호(D4)에 동기 되어 T6 시점의 제3 레지스터지연신호(MRD3)를 지연하여 로직하이레벨의 제4 레지스터지연신호(MRD4)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직하이레벨의 제4 레지스터지연신호(MRD4)에 의해 제4 지연신호(D4)로부터 로직하이레벨의 제4 레지스터제어신호(MRP<4>)를 생성한다.
레지스터제어회로(4)의 출력회로(42)는 제4 레지스터제어신호(MRP<4>)에 동기 되어 내부모드정보신호(IMD)를 모드출력정보신호(MDO)로 출력한다.
컬럼펄스생성회로(1)의 펄스생성회로(12)는 T5 시점의 컬럼제어펄스(ADD_LAT)를 기 설정된 구간만큼 시프팅하여 로직하이레벨의 내부컬럼제어펄스(IADD_LAT)를 생성한다.
지연회로(2)의 컬럼신호생성회로(21)는 로직하이레벨의 동작모드신호(8BKM)에 의해 내부컬럼제어펄스(IADD_LAT)로부터 로직하이레벨의 컬럼신호(AYP_LAT)를 생성한다.
지연회로(2)의 내부지연회로(22)는 T6 시점의 제1 지연신호(D1)를 지연하여 로직하이레벨로 인에이블되는 제2 지연신호(D2)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제2 레지스터지연신호(MRD2)에 의해 제2 지연신호(D2)로부터 로직하이레벨의 제2 리드제어신호(RDP<2>)를 생성한다.
리드제어회로(3)의 어드레스입력회로(31)는 로직하이레벨의 내부컬럼제어펄스(IADD_LAT)에 의해 제1 및 제2 뱅크어드레스(BA<1:2>)를 입력 받아 제1 및 제2 입력뱅크어드레스(BAD<1:2>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제2 리드제어신호(RDP<2>)에 동기 되어 T6 시점의 제1 전달어드레스(TA<1>)를 지연하여 제2 전달어드레스(TA<2>)를 생성하고, T6 시점의 제3 전달어드레스(TA<3>)를 지연하여 제4 전달어드레스(TA<4>)를 생성한다.
T8 시점에 지연회로(2)의 내부지연회로(22)는 T7 시점의 제2 지연신호(D2)를 지연하여 로직하이레벨로 인에이블되는 제3 지연신호(D3)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제3 레지스터지연신호(MRD3)에 의해 제3 지연신호(D3)로부터 로직하이레벨의 제3 리드제어신호(RDP<3>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제3 리드제어신호(RDP<3>)에 동기 되어 T7 시점의 제2 전달어드레스(TA<2>)를 지연하여 제1 내부어드레스(IAD<1>)를 생성하고, T7 시점의 제4 전달어드레스(TA<4>)를 지연하여 제2 내부어드레스(IAD<2>)를 생성한다.
지연회로(2)의 내부지연회로(22)는 T7 시점의 내부컬럼제어펄스(IADD_LAT)를 지연하여 로직하이레벨로 인에이블되는 제1 지연신호(D1)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제1 레지스터지연신호(MRD1)에 의해 제1 지연신호(D1)로부터 로직하이레벨의 제1 리드제어신호(RDP<1>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제1 리드제어신호(RDP<1>)에 동기 되어 T7 시점의 제1 입력뱅크어드레스(BAD<1>)를 지연하여 제1 전달어드레스(TA<1>)를 생성하고, T7 시점의 제2 입력뱅크어드레스(BAD<2>)를 지연하여 제3 전달어드레스(TA<3>)를 생성한다.
T9 시점에 지연회로(2)의 내부지연회로(22)는 T8 시점의 제3 지연신호(D3)를 지연하여 로직하이레벨로 인에이블되는 제4 지연신호(D4)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제4 레지스터지연신호(MRD4)에 의해 제4 지연신호(D4)로부터 로직하이레벨의 제4 리드제어신호(RDP<4>)를 생성한다.
리드제어회로(3)의 입출력제어신호생성회로(33)는 제4 리드제어신호(RDP<4>)에 동기 되어 T8 시점의 제1 내지 제2 내부어드레스(IAD<1:2>)로부터 제1 내지 제4 입출력제어신호(IOSTP<1:4>)를 생성한다. 이때, 제1 입출력제어신호(IOSTP<1>)가 인에이블된다.
코어영역(5)은 제1 내지 제4 입출력제어신호(IOSTP<1:4>)에 따라 활성화되는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4) 중 하나의 뱅크그룹에서 리드동작을 수행한다. 이때, 제1 뱅크그룹(BG1)이 활성화되어 리드동작을 수행한다.
지연회로(2)의 내부지연회로(22)는 T8 시점의 제1 지연신호(D1)를 지연하여 로직하이레벨로 인에이블되는 제2 지연신호(D2)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제2 레지스터지연신호(MRD2)에 의해 제2 지연신호(D2)로부터 로직하이레벨의 제2 리드제어신호(RDP<2>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제2 리드제어신호(RDP<2>)에 동기 되어 T8 시점의 제1 전달어드레스(TA<1>)를 지연하여 제2 전달어드레스(TA<2>)를 생성하고, T8 시점의 제3 전달어드레스(TA<3>)를 지연하여 제4 전달어드레스(TA<4>)를 생성한다.
T10 시점에 지연회로(2)의 내부지연회로(22)는 T9 시점의 제2 지연신호(D2)를 지연하여 로직하이레벨로 인에이블되는 제3 지연신호(D3)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제3 레지스터지연신호(MRD3)에 의해 제3 지연신호(D3)로부터 로직하이레벨의 제3 리드제어신호(RDP<3>)를 생성한다.
리드제어회로(3)의 내부어드레스생성회로(32)는 제3 리드제어신호(RDP<3>)에 동기 되어 T9 시점의 제2 전달어드레스(TA<2>)를 지연하여 제1 내부어드레스(IAD<1>)를 생성하고, T9 시점의 제4 전달어드레스(TA<4>)를 지연하여 제2 내부어드레스(IAD<2>)를 생성한다.
T11 시점에 지연회로(2)의 내부지연회로(22)는 T10 시점의 제3 지연신호(D3)를 지연하여 로직하이레벨로 인에이블되는 제4 지연신호(D4)를 생성한다.
지연회로(2)의 제어신호생성회로(24)는 로직로우레벨의 제4 레지스터지연신호(MRD3)에 의해 제4 지연신호(D4)로부터 로직하이레벨의 제4 리드제어신호(RDP<4>)를 생성한다.
리드제어회로(3)의 입출력제어신호생성회로(33)는 제4 리드제어신호(RDP<4>)에 동기 되어 제1 내지 제2 내부어드레스(IAD<1:2>)로부터 제1 내지 제4 입출력제어신호(IOSTP<1:4>)를 생성한다. 이때, 제3 입출력제어신호(IOSTP<3>)가 인에이블된다.
코어영역(5)은 제1 내지 제4 입출력제어신호(IOSTP<1:4>)에 따라 활성화되는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4) 중 하나의 뱅크그룹에서 리드동작을 수행한다. 이때, 제3 뱅크그룹(BG3)이 활성화되어 리드동작을 수행한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 면적을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 리드동작과 모드레지스터리드동작을 수행하기 위한 제어신호를 생성하는 지연회로를 공유함으로써 전류소모량을 감소할 수 있다.
도 13을 참고하면 본 발명의 다른 실시예에 따른 반도체장치(1000)는 커맨드제어회로(1101), 레이턴시버스트제어회로(1102), 동작제어회로(1103), 입출력제어회로(1104), 데이터입출력회로(1105) 및 디램코어(1106)를 포함할 수 있다.
커맨드제어회로(1101)는 입력구동회로(1111), 칩선택신호버퍼(1112), 커맨드어드레스버퍼(1113), 커맨드디코더(1114) 및 파워다운제어회로(1115)를 포함할 수 있다. 입력구동회로(1111)는 칩선택신호(CS)를 입력 받아 구동하여 파워다운제어회로(1115)에 전달할 수 있다. 칩선택신호버퍼(1112)는 칩선택기준전압(VREF_CS)을 토대로 칩선택신호(CS)를 버퍼링하여 입력 받을 수 있다. 커맨드어드레스버퍼(1113)는 커맨드어드레스기준전압(VREF_CA)을 토대로 커맨드어드레스(CA<0:6>)를 버퍼링하여 입력 받을 수 있다. 커맨드디코더(1114)는 칩선택신호버퍼(1112)를 통해 버퍼링된 칩선택신호(CS)를 토대로 커맨드어드레스버퍼(1113)를 통해 버퍼링된 커맨드어드레스(CA<0:6>)를 디코딩하여 반도체장치(1000)의 동작에 필요한 다양한 커맨드들을 생성할 수 있다. 파워다운제어회로(1114)는 입력구동회로(1111)를 통해 구동되어 전달된 칩선택신호(CS) 및 커맨드디코더(1114)에서 생성된 커맨드를 토대로 파워다운모드를 제어할 수 있다.
레이턴시버스트제어회로(1102)는 버스트랭쓰정보생성기(1121), 라이트레이턴시제어기(1122), 버스트랭쓰제어회로(1123)를 포함할 수 있다. 버스트랭쓰정보생성기(1121)는 커맨드디코더(1114)를 통해 전달된 커맨드를 토대로 버스트랭쓰동작 제어에 필요한 정보들을 생성할 수 있다. 라이트레이턴시제어기(1122)는 커맨드디코더(1114)를 통해 전달된 커맨드를 토대로 라이트레이턴시에 따른 제어동작을 수행할 수 있다. 버스트랭쓰제어회로(1123)는 버스트랭쓰정보생성기(1121)에서 전달된 정보를 저장하는 정보저장회로(1125)를 포함할 수 있다. 버스트랭쓰제어회로(1123)는 커맨드디코더(1114)를 통해 전달된 커맨드, 라이트레이턴시제어기(1122)에서 전달된 신호 및 버스트랭쓰정보생성기(1121)에서 전달된 정보를 토대로 버스트랭쓰 동작을 제어하기 위한 버스트랭쓰제어기(1126)를 포함할 수 있다. 버스트랭쓰제어회로(1123)는 커맨드디코더(1114)를 통해 전달된 커맨드, 라이트레이턴시제어기(1122)에서 전달된 신호 및 버스트랭쓰정보생성기(1121)에서 전달된 정보를 토대로 버스트종료 동작을 제어하기 위한 버스트종료제어기(1127)를 포함할 수 있다.
동작제어회로(1103)는 리드라이트제어기(1131), 어드레스제어기(1132), 오토프리차지제어기(1133) 및 로우경로제어기(1134)를 포함하여 리드동작 및 라이트동작을 제어하기 위한 리드라이트제어신호(RD/WR Control) 및 액티브동작, 프리차지동작 및 리프레쉬동작을 제어하기 위한 로우경로제어신호(ACT/PCG/REF Control)를 생성할 수 있다. 리드라이트제어기(1131)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(1102)에서 전달된 신호 및 어드레스제어기(1132)에서 전달된 신호를 토대로 리드동작 및 라이트동작을 제어할 수 있다. 어드레스제어기(1132)는 레이턴시버스트제어회로(1102)에서 전달된 신호를 토대로 어드레스 생성을 제어할 수 있다. 오토프리차지제어기(1133)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(1102)에서 전달된 신호를 토대로 오토프리차지동작을 제어할 수 있다. 로우경로제어기(1134)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 로우경로를 제어할 수 있다.
입출력제어회로(1104)는 제1 클럭버퍼(1141), 클럭인에이블신호생성기(1142), 제2 클럭버퍼(1143), 제1 분주기(1144), 제2 분주기(1145), 내부클럭드라이버(1146), 입출력제어기(1147) 및 데이터경로제어기(1148)를 포함할 수 있다. 제1 클럭버퍼(1141)는 클럭(CK_t, CK_c)을 버퍼링하여 입력 받을 수 있다. 클럭인에이블신호생성기(1142)는 제1 클럭버퍼(1141)를 통해 버퍼링되어 입력된 클럭(CK_t, CK_c)이 활성화된 후 클럭인에이블신호를 생성할 수 있다. 제2 클럭버퍼(1143)는 데이터 입출력을 위한 데이터클럭(WCK, WCKB)을 버퍼링하여 입력 받을 수 있다. 제1 분주기(1144)는 제2 클럭버퍼(1143)를 통해 버퍼링되어 입력된 데이터클럭(WCK, WCKB)을 분주할 수 있다. 제2 분주기(1145)는 제1 분주기(1144)를 통해 분주된 클럭을 입력 받아 분주할 수 있다. 내부클럭드라이버(1146)는 제1 분주기(1144)를 통해 분주된 클럭을 입력 받아 분주하여 내부데이터클럭(IWCK[0:3])을 생성할 수 있다. 입출력제어기(1147)는 제2 분주기(1145)를 통해 분주된 클럭과 내부데이터클럭(IWCK[0:3])을 입력 받아 데이터 입출력을 제어할 수 있다. 데이터경로제어기(1148)는 입출력제어기(1147)을 통해 전달된 신호와 내부데이터클럭(IWCK[0:3])을 토대로 데이터입출력에 사용되는 데이터경로를 제어할 수 있다.
데이터입출력회로(1105)는 수신기(1151), 직병렬변환기(1152), 라이트드라이버(1153), 라이트멀티플렉서(1154), 리드멀티플렉서(1155), 리드드라이버(1156), 직렬변환기(1157) 및 송신기(1158)를 포함할 수 있다. 수신기(1151)는 내부데이터클럭(IWCK[0:3])에 동기하여 데이터기준전압(VREF_DQ)을 토대로 전송데이터(DQ)를 수신할 수 있다. 직병렬변화기(1152)는 수신기(1151)를 통해 직렬 입력된 전송데이터(DQ)를 병렬로 변환할 수 있다. 라이트드라이버(1153)는 병렬 변환된 데이터를 구동하여 라이트멀티플렉서(1154)로 전달할 수 있다. 라이트멀티플렉서(1154)는 라이트드라이버(1153)를 통해 구동된 데이터를 멀티플렉싱을 통해 입출력라인에 실어 디램코어(1106)에 전달할 수 있다. 리드멀티플렉서(1155)는 리드동작 시 디램코어(1106)에서 입출력라인을 통해 출력된 데이터를 멀티플렉싱하여 출력할 수 있다. 리드드라이버(1156)는 리드멀티플렉서(1155)를 통해 전달된 데이터를 구동하여 직렬변환기(1157)로 출력할 수 있다. 직렬변환기(1157)는 리드드라이버(1156)를 통해 구동되어 병렬로 입력된 데이터를 직렬로 변환할 수 있다. 송신기(1158)는 직렬변환기(1157)에서 직렬로 변환된 데이터를 전송데이터(DQ)로 전송할 수 있다.
디램코어(1106)는 리드라이트제어신호(RD/WR Control)를 토대로 데이터입출력회로(1105)를 통해 데이터를 입출력하는 리드동작 및 라이트동작을 수행할 수 있다. 디램코어(1106)는 로우경로제어신호(ACT/PCG/REF Control)를 토대로 액티브동작, 프리차지동작 및 리프레쉬동작을 수행할 수 있다.
1. 컬럼펄스생성회로 2. 지연회로
3. 리드제어회로 4. 레지스터제어회로
5. 코어영역 11. 커맨드디코더
12. 펄스생성회로 21. 컬럼신호생성회로
22. 내부지연회로 23. 타이밍제어회로
24. 제어신호생성회로 31. 어드레스입력회로
32. 내부어드레스생성회로 33. 입출력제어신호생성회로
211. 제1 논리회로 212. 제2 논리회로
213. 제3 논리회로 221. 제1 단위지연회로
222. 제2 단위지연회로 223. 제3 단위지연회로
224. 제4 단위지연회로 231. 제1 래치회로
232. 제2 래치회로 233. 제3 래치회로
234. 제4 래치회로 241. 제1 제어신호생성회로
242. 제2 제어신호생성회로 243. 제3 제어신호생성회로
244. 제4 제어신호생성회로 321. 제1 플립플롭
322. 제2 플립플롭 323. 제3 플립플롭
324. 제4 플립플롭 325. 제5 플립플롭
326. 제6 플립플롭

Claims (20)

  1. 동작모드신호에 따라 리드동작 시 순차적으로 발생하는 펄스를 포함하는 컬럼제어펄스 및 내부컬럼제어펄스를 지연하여 리드제어신호를 생성하고, 모드레지스터인에이블신호에 따라 모드레지스터리드동작 시 발생하는 펄스를 포함하는 상기 컬럼제어펄스를 지연하여 레지스터제어신호를 생성하는 지연회로;
    상기 리드제어신호가 인에이블되는 경우 뱅크어드레스로부터 입출력제어신호를 생성하는 리드제어회로; 및
    상기 레지스터제어신호가 인에이블되는 경우 모드정보신호를 모드출력정보신호로 출력하는 레지스터제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 리드펄스 및 상기 레지스터펄스를 지연하는 지연량은 동일하게 설정되는 반도체장치.
  3. 제 1 항에 있어서, 상기 동작모드신호는 코어영역에 포함된 뱅크그룹들 중 2개의 뱅크그룹이 활성화되어 상기 리드동작을 수행하기 위한 8 뱅크모드에 진입하기 위해 외부에서 입력되는 신호인 반도체장치.
  4. 제 1 항에 있어서, 상기 모드레지스터인에이블신호는 상기 모드레지스터리드동작을 위해 입력되는 커맨드어드레스로부터 생성되는 신호인 반도체장치.
  5. 제 1 항에 있어서,
    상기 리드제어신호는 제1 내지 제4 리드제어신호를 포함하고,
    상기 레지스터제어신호는 제1 내지 제4 레지스터제어신호를 포함하며,
    상기 지연회로는
    상기 동작모드신호 및 상기 모드레지스터인에이블신호 중 어느 하나가 인에이블되는 경우 상기 컬럼제어펄스 및 상기 내부컬럼제어펄스에 따라 컬럼신호를 생성하는 컬럼신호생성회로;
    상기 컬럼신호를 지연하여 순차적으로 인에이블되는 제1 내지 제4 지연신호를 생성하는 내부지연회로;
    상기 제1 내지 제4 지연신호에 따라 상기 모드레지스터인에이블신호를 지연하여 순차적으로 인에이블되는 제1 내지 제4 레지스터지연신호를 생성하는 타이밍제어회로; 및
    상기 제1 내지 제4 레지스터지연신호의 로직레벨에 따라 상기 제1 내지 제4 지연신호로부터 상기 제1 내지 제4 리드제어신호를 생성하고, 상기 제1 내지 제4 지연신호로부터 상기 제1 내지 제4 레지스터제어신호를 생성하는 제어신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 컬럼신호생성회로는
    상기 동작모드신호 및 상기 모드레지스터인에이블신호 중 어느 하나가 인에이블되는 경우 인에이이블되는 전달제어신호를 생성하는 제1 논리회로;
    상기 컬럼제어펄스 및 상기 내부컬럼제어펄스 중 어느 하나가 인에이블되는 경우 인에이블되는 전치컬럼신호를 생성하는 제2 논리회로; 및
    상기 전달제어신호가 인에이블되는 경우 상기 전치컬럼신호를 버퍼링하여 상기 컬럼신호를 생성하는 제3 논리회로를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 내부지연회로는
    상기 컬럼신호를 지연하여 상기 제1 지연신호를 생성하는 제1 단위지연회로;
    상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 단위지연회로;
    상기 제2 지연신호를 지연하여 상기 제3 지연신호를 생성하는 제3 단위지연회로; 및
    상기 제3 지연신호를 지연하여 상기 제4 지연신호를 생성하는 제4 단위지연회로를 포함하는 반도체장치.
  8. 제 5 항에 있어서, 상기 타이밍제어회로는
    상기 제1 지연신호에 동기 되어 상기 모드레지스터인에이블신호를 래치하여 제1 레지스터지연신호를 생성하는 제1 래치회로;
    상기 제2 지연신호에 동기 되어 상기 제1 레지스터지연신호를 래치하여 제2 레지스터지연신호를 생성하는 제2 래치회로;
    상기 제3 지연신호에 동기 되어 상기 제2 레지스터지연신호를 래치하여 제3 레지스터지연신호를 생성하는 제3 래치회로; 및
    상기 제4 지연신호에 동기 되어 상기 제3 레지스터지연신호를 래치하여 제4 레지스터지연신호를 생성하는 제4 래치회로를 포함하는 반도체장치.
  9. 제 5 항에 있어서, 상기 제어신호생성회로는
    상기 제1 레지스터지연신호가 디스에이블되는 경우 상기 제1 지연신호를 버퍼링하여 상기 제1 리드제어신호를 생성하고, 상기 제1 레지스터지연신호가 인에이블되는 경우 상기 제1 지연신호를 버퍼링하여 상기 제1 레지스터제어신호를 생성하는 제1 제어신호생성회로;
    상기 제2 레지스터지연신호가 디스에이블되는 경우 상기 제2 지연신호를 버퍼링하여 상기 제2 리드제어신호를 생성하고, 상기 제2 레지스터지연신호가 인에이블되는 경우 상기 제2 지연신호를 버퍼링하여 상기 제2 레지스터제어신호를 생성하는 제2 제어신호생성회로;
    상기 제3 레지스터지연신호가 디스에이블되는 경우 상기 제3 지연신호를 버퍼링하여 상기 제3 리드제어신호를 생성하고, 상기 제3 레지스터지연신호가 인에이블되는 경우 상기 제3 지연신호를 버퍼링하여 상기 제3 레지스터제어신호를 생성하는 제3 제어신호생성회로; 및
    상기 제4 레지스터지연신호가 디스에이블되는 경우 상기 제4 지연신호를 버퍼링하여 상기 제4 리드제어신호를 생성하고, 상기 제4 레지스터지연신호가 인에이블되는 경우 상기 제4 지연신호를 버퍼링하여 상기 제4 레지스터제어신호를 생성하는 제4 제어신호생성회로를 포함하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 리드제어신호는 제1 내지 제4 리드제어신호를 포함하고,
    상기 리드제어회로는
    상기 컬럼제어펄스 및 상기 내부컬럼제어펄스가 인에이블되는 경우 제1 및 제2 뱅크어드레스를 입력 받아 제1 및 제2 입력뱅크어드레스를 생성하는 어드레스입력회로;
    제1 내지 제3 리드제어신호에 동기 되어 상기 제1 및 제2 입력뱅크어드레스를 지연하여 제1 및 제2 내부어드레스를 생성하는 내부어드레스생성회로; 및
    제4 리드제어신호에 동기 되어 상기 제1 내지 제2 내부어드레스로부터 제1 내지 제4 입출력제어신호를 생성하는 입출력제어신호생성회로를 포함하는 반도체장치.
  11. 리드동작 시 컬럼제어펄스 및 내부컬럼제어펄스를 지연하여 제1 내지 제4 리드제어신호를 생성하고, 모드레지스터동작 시 상기 컬럼제어펄스를 지연하여 제1 내지 제4 레지스터제어신호를 생성하는 지연회로;
    상기 제1 내지 제4 리드제어신호에 동기 되어 제1 및 제2 뱅크어드레스로부터 제1 내지 제4 입출력제어신호를 생성하는 리드제어회로; 및
    상기 제1 내지 제4 레지스터제어신호에 동기 되어 모드정보신호를 모드출력정보신호로 출력하는 레지스터제어회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 제1 내지 제4 리드제어신호는 순차적으로 발생하는 두개의 펄스를 포함하고, 상기 제1 내지 제4 레지스터제어신호는 하나의 펄스를 포함하는 신호인 반도체장치.
  13. 제 11 항에 있어서, 상기 제1 내지 제4 리드펄스 및 상기 제1 내지 제4 레지스터펄스를 지연하는 지연량은 동일하게 설정되는 반도체장치.
  14. 제 1 항에 있어서, 상기 지연회로는
    동작모드신호 및 모드레지스터인에이블신호 중 어느 하나가 인에이블되는 경우 상기 컬럼제어펄스 및 상기 내부컬럼제어펄스에 따라 컬럼신호를 생성하는 컬럼신호생성회로;
    상기 컬럼신호를 지연하여 순차적으로 인에이블되는 제1 내지 제4 지연신호를 생성하는 내부지연회로;
    상기 제1 내지 제4 지연신호에 따라 상기 모드레지스터인에이블신호를 지연하여 순차적으로 인에이블되는 제1 내지 제4 레지스터지연신호를 생성하는 타이밍제어회로; 및
    상기 제1 내지 제4 레지스터지연신호의 로직레벨에 따라 상기 제1 내지 제4 지연신호로부터 상기 제1 내지 제4 리드제어신호를 생성하고, 상기 제1 내지 제4 지연신호로부터 상기 제1 내지 제4 레지스터제어신호를 생성하는 제어신호생성회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 컬럼신호생성회로는
    상기 동작모드신호 및 상기 모드레지스터인에이블신호 중 어느 하나가 인에이블되는 경우 인에이이블되는 전달제어신호를 생성하는 제1 논리회로;
    상기 컬럼제어펄스 및 상기 내부컬럼제어펄스 중 어느 하나가 인에이블되는 경우 인에이블되는 전치컬럼신호를 생성하는 제2 논리회로; 및
    상기 전달제어신호가 인에이블되는 경우 상기 전치컬럼신호를 버퍼링하여 상기 컬럼신호를 생성하는 제3 논리회로를 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 내부지연회로는
    상기 컬럼신호를 지연하여 상기 제1 지연신호를 생성하는 제1 단위지연회로;
    상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 단위지연회로;
    상기 제2 지연신호를 지연하여 상기 제3 지연신호를 생성하는 제3 단위지연회로; 및
    상기 제3 지연신호를 지연하여 상기 제4 지연신호를 생성하는 제4 단위지연회로를 포함하는 반도체장치.
  17. 제 14 항에 있어서, 상기 타이밍제어회로는
    상기 제1 지연신호에 동기 되어 상기 모드레지스터인에이블신호를 래치하여 제1 레지스터지연신호를 생성하는 제1 래치회로;
    상기 제2 지연신호에 동기 되어 상기 제1 레지스터지연신호를 래치하여 제2 레지스터지연신호를 생성하는 제2 래치회로;
    상기 제3 지연신호에 동기 되어 상기 제2 레지스터지연신호를 래치하여 제3 레지스터지연신호를 생성하는 제3 래치회로; 및
    상기 제4 지연신호에 동기 되어 상기 제3 레지스터지연신호를 래치하여 제4 레지스터지연신호를 생성하는 제4 래치회로를 포함하는 반도체장치.
  18. 제 14 항에 있어서, 상기 제어신호생성회로는
    상기 제1 레지스터지연신호가 디스에이블되는 경우 상기 제1 지연신호를 버퍼링하여 상기 제1 리드제어신호를 생성하고, 상기 제1 레지스터지연신호가 인에이블되는 경우 상기 제1 지연신호를 버퍼링하여 상기 제1 레지스터제어신호를 생성하는 제1 제어신호생성회로;
    상기 제2 레지스터지연신호가 디스에이블되는 경우 상기 제2 지연신호를 버퍼링하여 상기 제2 리드제어신호를 생성하고, 상기 제2 레지스터지연신호가 인에이블되는 경우 상기 제2 지연신호를 버퍼링하여 상기 제2 레지스터제어신호를 생성하는 제2 제어신호생성회로;
    상기 제3 레지스터지연신호가 디스에이블되는 경우 상기 제3 지연신호를 버퍼링하여 상기 제3 리드제어신호를 생성하고, 상기 제3 레지스터지연신호가 인에이블되는 경우 상기 제3 지연신호를 버퍼링하여 상기 제3 레지스터제어신호를 생성하는 제3 제어신호생성회로; 및
    상기 제4 레지스터지연신호가 디스에이블되는 경우 상기 제4 지연신호를 버퍼링하여 상기 제4 리드제어신호를 생성하고, 상기 제4 레지스터지연신호가 인에이블되는 경우 상기 제4 지연신호를 버퍼링하여 상기 제4 레지스터제어신호를 생성하는 제4 제어신호생성회로를 포함하는 반도체장치.
  19. 제 1 항에 있어서, 상기 리드제어회로는
    상기 컬럼제어펄스 및 상기 내부컬럼제어펄스가 인에이블되는 경우 제1 및 제2 뱅크어드레스를 입력 받아 제1 및 제2 입력뱅크어드레스를 생성하는 어드레스입력회로;
    제1 내지 제3 리드제어신호에 동기 되어 상기 제1 및 제2 입력뱅크어드레스를 지연하여 제1 및 제2 내부어드레스를 생성하는 내부어드레스생성회로; 및
    제4 리드제어신호에 동기 되어 상기 제1 내지 제2 내부어드레스로부터 제1 내지 제4 입출력제어신호를 생성하는 입출력제어신호생성회로를 포함하는 반도체장치.
  20. 제 11 항에 있어서,
    상기 제1 내지 제4 입출력제어펄스에 따라 활성화 되는 제1 내지 제4 뱅크그룹을 포함하는 코어영역을 더 포함하되, 상기 리드동작 시 상기 제1 내지 제4 뱅크그룹 중 두 개의 뱅크그룹이 활성화되는 반도체장치.
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