KR102638793B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 모드신호를 토대로 라이트신호를 시프팅하여 시프팅라이트신호를 생성하는 시프팅라이트신호생성회로; 상기 모드신호를 토대로 내부어드레스를 시프팅하여 시프팅내부어드레스를 생성하는 시프팅어드레스생성회로; 및 상기 라이트신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅라이트신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 라이트뱅크어드레스를 생성하는 뱅크어드레스래치회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국공개특허 제2015-0310904호에 개시되어 있다.
본 발명은 뱅크그룹을 포함하여 컬럼동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 모드신호를 토대로 라이트신호를 시프팅하여 시프팅라이트신호를 생성하는 시프팅라이트신호생성회로; 상기 모드신호를 토대로 내부어드레스를 시프팅하여 시프팅내부어드레스를 생성하는 시프팅어드레스생성회로; 및 상기 라이트신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅라이트신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 라이트뱅크어드레스를 생성하는 뱅크어드레스래치회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 모드신호를 토대로 리드신호를 시프팅하여 시프팅리드신호를 생성하는 시프팅리드신호생성회로; 상기 모드신호를 토대로 내부어드레스를 시프팅하여 시프팅내부어드레스를 생성하는 시프팅어드레스생성회로; 및 상기 리드신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅리드신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 리드뱅크어드레스를 생성하는 뱅크어드레스래치회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 라이트신호를 토대로 내부어드레스를 래치하는 제1 내부어드레스래치; 시프팅라이트신호를 토대로 시프팅내부어드레스를 래치하는 제2 내부어드레스래치; 및 라이트입력제어신호를 토대로 상기 제1 내부어드레스래치에 의해 래치된 상기 내부어드레스를 저장하고, 상기 라이트입력제어신호를 토대로 상기 제2 내부어드레스래치에 의해 래치된 상기 시프팅내부어드레스를 저장하며, 라이트출력제어신호를 토대로 상기 저장된 내부어드레스를 상기 라이트뱅크어드레스를 생성하기 위해 출력하고, 상기 라이트출력제어신호를 토대로 상기 저장된 시프팅내부어드레스를 상기 라이트뱅크어드레스를 생성하기 위해 출력하는 파이프래치를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 뱅크그룹에 포함된 셀어레이에 대한 컬럼동작들을 버블 구간 전후에 분리하여 수행하기 위해 어드레스를 시프팅하는 방식을 사용함으로써, 버블구간이 포함된 뱅크그룹에 대한 컬럼 동작들을 최소의 면적의 회로를 사용하여 구현할 수 있는 효과가 있다.
또한, 본 발명에 의하면 짧은 구간으로 나누어진 뱅크 인터리빙(bank interleaving) 동작을 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 모드신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 플래그생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 4는 도 3에 도시된 플래그생성회로에 포함된 내부라이트플래그생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 4에 도시된 내부라이트플래그생성회로에 포함된 제1 플래그래치의 일 실시예에 따른 회로도이다.
도 6은 도 4에 도시된 내부라이트플래그생성회로에 포함된 제2 플래그래치의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 시프팅라이트신호생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 시프팅리드신호생성회로의 일 실시예에 따른 회로도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 시프팅어드레스생성회로의 일 실시예에 따른 회로도이다.
도 10은 도 1에 도시된 반도체장치에 포함된 라이트어드레스제어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 11은 도 1에 도시된 반도체장치에 포함된 리드어드레스제어회로의 일 실시예에 따른 회로도이다.
도 12는 도 1에 도시된 반도체장치에 포함된 뱅크어드레스래치회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 뱅크어드레스래치회로에 포함된 제1 뱅크어드레스래치회로의 일 실시예에 따른 회로도이다.
도 14 및 도 15는 도 1 내지 도 13을 통해 살펴본 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 16은 본 발명의 다른 실시시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
다수의 뱅크들을 포함하는 반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드 등의 다양한 뱅크모드들이 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작들이 버블구간 전후에 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(100)는 커맨드디코더(1), 어드레스디코더(2), 모드신호생성회로(3), 플래그생성회로(4), 시프팅라이트신호생성회로(5), 시프팅리드신호생성회로(6), 시프팅어드레스생성회로(7), 라이트어드레스제어회로(8), 리드어드레스제어회로(9) 및 뱅크어드레스래치회로(10)를 포함할 수 있다.
커맨드디코더(1)는 제1 내지 제L 커맨드어드레스(CA<1:L>) 및 클럭(CLK)을 토대로 제1 라이트신호(EWT), 제2 라이트신호(EWTF) 및 리드신호(RDTF)를 생성할 수 있다. 제1 내지 제L 커맨드어드레스(CA<1:L>)는 반도체장치(100) 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 제1 내지 제L 커맨드어드레스(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(1)는 제1 내지 제L 커맨드어드레스(CA<1:L>)에 포함된 커맨드를 디코딩하여 제1 라이트신호(EWT) 및 제2 라이트신호(EWTF)를 생성할 수 있다. 제1 라이트신호(EWT)는 클럭(CLK)이 로직로우레벨에서 로직하이레벨로 천이하는 구간(이하, '라이징에지'로 지칭함)에 동기하여 발생될 수 있고, 제2 라이트신호(EWTF)는 클럭(CLK)이 로직하이레벨에서 로직로우레벨로 천이하는 구간(이하, '폴링에지'로 지칭함)에 동기하여 발생될 수 있다. 제1 라이트신호(EWT) 및 제2 라이트신호(EWTF)가 발생되는 시점은 실시예에 따라서 다양하게 설정될 수 있다. 실시예에 따라서 제1 라이트신호(EWT) 및 제2 라이트신호(EWTF)가 동일한 시점에서 발생되는 신호로 구현될 수도 있다. 제1 라이트신호(EWT)를 발생시키기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨조합 및 제2 라이트신호(EWTF)를 발생시키기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(1)는 제1 내지 제L 커맨드어드레스(CA<1:L>)에 포함된 커맨드를 디코딩하여 리드신호(RDTF)를 생성할 수 있다. 리드신호(RDTF)는 클럭(CLK)의 폴링에지에 동기하여 발생될 수 있다. 리드신호(RDTF)가 발생되는 시점은 실시예에 따라서 다양하게 설정될 수 있다. 리드신호(RDTF)를 발생시키기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
어드레스디코더(2)는 제1 내지 제L 커맨드어드레스(CA<1:L>)에 포함된 어드레스를 디코딩하여 내부어드레스(ICAFF<1:4>)를 생성할 수 있다. 내부어드레스(ICAFF<1:4>)는 클럭(CLK)의 폴링에지에 동기하여 발생될 수 있다. 내부어드레스(ICAFF<1:4>)가 발생되는 시점은 실시예에 따라서 다양하게 설정될 수 있다. 내부어드레스(ICAFF<1:4>)를 발생시키기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
모드신호생성회로(3)는 제1 상태정보(C41_16b_BL32), 제2 상태정보(C41_8b_BL32), 제3 상태정보(C41_BG_BL32), 제4 상태정보(C21_16b_BL32), 제5 상태정보(C21_8b_BL32) 및 제6 상태정보(C21_BG_BL32)를 토대로 제1 내지 제3 모드신호(MD<1:3>)를 생성할 수 있다. 모드신호생성회로(3)는 클럭(CLK)의 주파수에 대한 데이터클럭(도 16의 WCK)의 주파수의 비와 아울러서 컬럼동작에 채택되는 뱅크모드 및 버스트랭쓰에 대한 정보를 토대로 제1 내지 제3 모드신호(MD<1:3>) 중 하나를 선택적으로 발생시킬 수 있다. 데이터클럭(WCK)은 데이터 입출력을 위해 사용되는 내부클럭으로서 클럭(CLK)으로부터 생성될 수 있다. 클럭(CLK)의 주파수에 대한 데이터클럭(WCK)의 주파수 비가 K인 경우라함은 데이터클럭(WCK)의 주파수가 클럭(CLK)의 주파수의 K배로 설정된 상태를 의미한다. 컬럼동작이 수행되는 뱅크모드는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드 중 하나로 설정될 수 있다. 버스트랭쓰에 대한 정보에는 하나의 커맨드에 의해 연속적으로 입출력되는 데이터의 비트수가 포함된다. 예를 들어, 버스트랭쓰가 32로 설정되는 경우 하나의 커맨드에 의해 32 비트의 데이터가 연속적으로 입출력된다.
모드신호생성회로(3)는 제1 상태정보(C41_16b_BL32) 또는 제2 상태정보(C41_8b_BL32)가 발생되는 경우 제1 내지 제3 모드신호(MD<1:3>) 중 제1 모드신호(MD<1>)를 발생시킬 수 있다. 제1 상태정보(C41_16b_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 4로 설정되고, 컬럼동작이 16 뱅크모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제2 상태정보(C41_8b_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK) 의 주파수 비가 4로 설정되고, 컬럼동작이 8 뱅크모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제1 상태정보(C41_16b_BL32), 제2 상태정보(C41_8b_BL32) 및 제1 모드신호(MD<1>) 각각은 실시예에 따라서 다양한 로직레벨로 발생될 수 있다.
모드신호생성회로(3)는 제3 상태정보(C41_BG_BL32), 제4 상태정보(C21_16b_BL32) 및 제5 상태정보(C21_8b_BL32) 중 하나가 발생되는 경우 제1 내지 제3 모드신호(MD<1:3>) 중 제2 모드신호(MD<2>)를 발생시킬 수 있다. 제3 상태정보(C41_BG_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 4로 설정되고, 컬럼동작이 뱅크그룹모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제4 상태정보(C21_16b_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2로 설정되고, 컬럼동작이 16 뱅크모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제5 상태정보(C21_8b_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2로 설정되고, 컬럼동작이 8 뱅크모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제3 상태정보(C41_BG_BL32), 제4 상태정보(C21_16b_BL32), 제5 상태정보(C21_8b_BL32) 및 제2 모드신호(MD<2>) 각각은 실시예에 따라서 다양한 로직레벨로 발생될 수 있다.
모드신호생성회로(3)는 제6 상태정보(C21_BG_BL32)가 인에이블되는 경우 제1 내지 제3 모드신호(MD<1:3>) 중 제3 모드신호(MD<3>)를 발생시킬 수 있다. 제6 상태정보(C21_BG_BL32)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2로 설정되고, 컬럼동작이 뱅크그룹모드로 설정되며 버스트랭쓰가 32로 설정된 상태에서 발생될 수 있다. 제6 상태정보(C21_BG_BL32) 및 제3 모드신호(MD<3>) 각각은 실시예에 따라서 다양한 로직레벨로 발생될 수 있다. 모드신호생성회로(3)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
플래그생성회로(4)는 제1 내지 제3 모드신호(MD<1:3>), 클럭(CLK) 및 리셋신호(RST)를 토대로 제1 라이트신호(EWT)로부터 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 생성할 수 있다. 플래그생성회로(4)는 리셋신호(RST)가 발생되는 경우 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 초기화할 수 있다. 리셋신호(RST)는 초기화동작을 위해 발생될 수 있다. 플래그생성회로(4)는 제1 라이트신호(EWT)를 라이트레이턴시에 의해 설정되는 레이턴시구간만큼 지연시켜 라이트플래그(WTTF)를 생성할 수 있다. 플래그생성회로(4)에서 제1 라이트신호(EWT)를 지연시키는 레이턴시구간은 실시예에 따라서 다양하게 설정될 수 있다. 플래그생성회로(4)는 제1 내지 제3 모드신호(MD<1:3>) 중 발생되는 신호에 따라 라이트플래그(WTTF)를 클럭(CLK)에 동기하여 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 플래그생성회로(4)는 라이트플래그(WTTF)를 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다.
플래그생성회로(4)는 제1 모드신호(MD<1>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 제1 모드신호(MD<1>)가 발생하는 경우 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간은 클럭(CLK)의 2 주기구간으로 설정된다. 플래그생성회로(4)는 제2 모드신호(MD<2>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 제2 모드신호(MD<2>)가 발생하는 경우 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간은 클럭(CLK)의 4 주기구간으로 설정된다. 플래그생성회로(4)는 제3 모드신호(MD<3>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 제3 모드신호(MD<3>)가 발생하는 경우 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간은 클럭(CLK)의 8 주기구간으로 설정된다. 플래그생성회로(4)의 보다 구체적인 구성 및 동작은 도 3 내지 도 6을 참고하여 후술한다.
시프팅라이트신호생성회로(5)는 제1 내지 제3 모드신호(MD<1:3>), 클럭(CLK) 및 리셋신호(RST)를 토대로 제2 라이트신호(EWTF)로부터 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)는 리셋신호(RST)가 발생되는 경우 시프팅라이트신호(EWTF_S)를 초기화할 수 있다. 시프팅라이트신호생성회로(5)는 제1 내지 제3 모드신호(MD<1:3>) 중 발생되는 신호에 따라 제2 라이트신호(EWTF)를 클럭(CLK)에 동기하여 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다.
시프팅라이트신호생성회로(5)는 제1 모드신호(MD<1>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)는 제2 모드신호(MD<2>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)는 제3 모드신호(MD<3>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)의 보다 구체적인 구성 및 동작은 도 7을 참고하여 후술한다.
시프팅리드신호생성회로(6)는 제1 내지 제3 모드신호(MD<1:3>), 클럭(CLK) 및 리셋신호(RST)를 토대로 리드신호(RDTF)로부터 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)는 리셋신호(RST)가 발생되는 경우 시프팅리드신호(RDTF_S)를 초기화할 수 있다. 시프팅리드신호생성회로(6)는 제1 내지 제3 모드신호(MD<1:3>) 중 발생되는 신호에 따라 리드신호(RDTF)를 클럭(CLK)에 동기하여 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다.
시프팅리드신호생성회로(6)는 제1 모드신호(MD<1>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)는 제2 모드신호(MD<2>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)는 제3 모드신호(MD<3>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)의 보다 구체적인 구성 및 동작은 도 8을 참고하여 후술한다.
시프팅어드레스생성회로(7)는 제1 내지 제3 모드신호(MD<1:3>), 클럭(CLK) 및 리셋신호(RST)를 토대로 내부어드레스(ICAFF<1:4>)로부터 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)는 리셋신호(RST)가 발생되는 경우 시프팅내부어드레스(ICAFF_S<1:4>)를 초기화할 수 있다. 시프팅어드레스생성회로(7)는 제1 내지 제3 모드신호(MD<1:3>) 중 발생되는 신호에 따라 내부어드레스(ICAFF<1:4>)를 클럭(CLK)에 동기하여 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다.
시프팅어드레스생성회로(7)는 제1 모드신호(MD<1>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)는 제2 모드신호(MD<2>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)는 제3 모드신호(MD<3>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)의 보다 구체적인 구성 및 동작은 도 9를 참고하여 후술한다.
라이트어드레스제어회로(8)는 제2 라이트신호(EWTF), 시프팅라이트신호(EWTF_S), 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 토대로 제1 내지 제4 라이트입력제어신호(WPIN<1:4>) 및 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)를 생성할 수 있다. 라이트어드레스제어회로(8)는 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 발생하는 경우 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)를 순차적으로 발생시킬 수 있다. 라이트어드레스제어회로(8)는 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 발생하는 경우 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)를 순차적으로 생성할 수 있다.
라이트어드레스제어회로(8)는 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 첫번째 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있고, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 두번째 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 발생시킬 수 있으며, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 세번째 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 발생시킬 수 있고, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 네번째 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 발생시킬 수 있다.
라이트어드레스제어회로(8)는 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 첫번째 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있고, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 두번째 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 발생시킬 수 있으며, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 세번째 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 발생시킬 수 있고, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 네번째 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 발생시킬 수 있다. 라이트어드레스제어회로(8)의 보다 구체적인 구성 및 동작은 도 10을 참고하여 후술한다.
리드어드레스제어회로(9)는 리드신호(RDTF) 또는 시프팅리드신호(RDTF_S)가 발생하는 경우 리드제어신호(RCNT) 및 반전리드제어신호(RCNTB)를 생성할 수 있다. 리드제어신호(RCNT)는 리드신호(RDTF) 또는 시프팅리드신호(RDTF_S)가 발생하는 시점부터 기설정된 리드지연구간이 경과된 시점에서 발생될 수 있다. 반전리드제어신호(RCNTB)는 리드제어신호(RCNT)와 반전된 로직레벨을 갖도록 생성될 수 있다. 리드어드레스제어회로(9)의 보다 구체적인 구성 및 동작은 도 11을 참고하여 후술한다.
뱅크어드레스래치회로(10)는 제1 내지 제4 라이트입력제어신호(WPIN<1:4>), 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>), 제2 라이트신호(EWTF), 시프팅라이트신호(EWTF_S), 리드신호(RDTF), 시프팅리드신호(RDTF_S), 리드제어신호(RCNT) 및 반전리드제어신호(RCNTB)를 토대로 내부어드레스(ICAFF<1:4>) 및 시프팅내부어드레스(ICAFF_S<1:4>)로부터 라이트뱅크어드레스(BA_WT<1:4>) 및 리드뱅크어드레스(BA_RD<1:4>)를 생성할 수 있다.
뱅크어드레스래치회로(10)는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스(ICAFF<1:4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스(ICAFF<1:4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스(ICAFF<1:4>)를 라이트뱅크어드레스(BA_WT<1:4>)로 출력할 수 있다.
뱅크어드레스래치회로(10)는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스(ICAFF_S<1:4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스(ICAFF_S<1:4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스(ICAFF_S<1:4>)를 라이트뱅크어드레스(BA_WT<1:4>)로 출력할 수 있다.
뱅크어드레스래치회로(10)는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스(ICAFF<1:4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스(ICAFF<1:4>)를 리드뱅크어드레스(BA_RD<1:4>)로 출력할 수 있다.
뱅크어드레스래치회로(10)는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스(ICAFF_S<1:4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스(ICAFF_S<1:4>)를 리드뱅크어드레스(BA_RD<1:4>)로 출력할 수 있다. 뱅크어드레스래치회로(10)의 보다 구체적인 구성 및 동작은 도 12 및 도 13을 참고하여 후술한다.
도 2를 참고하면 모드신호생성회로(3)는 노어게이트들(NOR31, NOR32) 및 인버터들(IV31, IV32, IV33, IV34)을 포함할 수 있다. 노어게이트(NOR31) 및 인버터(IV31)는 직렬로 연결되고 제1 상태정보(C41_16b_BL32) 및 제2 상태정보(C41_8b_BL32)를 입력받아 논리합 연산을 수행하여 제1 모드신호(MD<1>)를 생성할 수 있다. 노어게이트(NOR32) 및 인버터(IV32)는 직렬로 연결되고 제3 상태정보(C41_BG_BL32), 제4 상태정보(C21_16b_BL32) 및 제5 상태정보(C21_8b_BL32)를 입력받아 논리합 연산을 수행하여 제2 모드신호(MD<2>)를 생성할 수 있다. 인버터들(IV33, IV34)은 직렬로 연결되고 제6 상태정보(C21_BG_BL32)를 버퍼링하여 제3 모드신호(MD<3>)를 생성할 수 있다.
모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 4로 설정되고, 컬럼동작이 16 뱅크모드로 설정되며 버스트랭쓰가 32로 설정되어 제1 상태정보(C41_16b_BL32)가 발생된 상태에서 제1 모드신호(MD<1>)를 발생시킬 수 있다. 모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 4로 설정되고, 컬럼동작이 8 뱅크모드로 설정되며 버스트랭쓰가 32로 설정되어 제2 상태정보(C41_8b_BL32)가 발생된 상태에서 제1 모드신호(MD<1>)를 발생시킬 수 있다. 모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 4로 설정되고, 컬럼동작이 뱅크그룹모드로 설정되며 버스트랭쓰가 32로 설정되어 제3 상태정보(C41_BG_BL32)가 발생된 상태에서 제2 모드신호(MD<2>)를 발생시킬 수 있다. 모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2:1로 설정되고, 컬럼동작이 16 뱅크모드로 설정되며 버스트랭쓰가 32로 설정되어 제4 상태정보(C21_16b_BL32)가 발생된 상태에서 제2 모드신호(MD<2>)를 발생시킬 수 있다. 모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2로 설정되고, 컬럼동작이 8 뱅크모드로 설정되며 버스트랭쓰가 32로 설정되어 제5 상태정보(C21_8b_BL32)가 발생된 상태에서 제2 모드신호(MD<2>)를 발생시킬 수 있다. 모드신호생성회로(3)는 클럭(CLK)에 대한 데이터클럭(WCK)의 주파수 비가 2로 설정되고, 컬럼동작이 뱅크그룹모드로 설정되며 버스트랭쓰가 32로 설정되어 제6 상태정보(C21_BG_BL32)가 발생된 상태에서 제3 모드신호(MD<3>)를 발생시킬 수 있다.
도 3을 참고하면 플래그생성회로(4)는 라이트플래그생성회로(41) 및 내부라이트플래그생성회로(42)를 포함할 수 있다.
라이트플래그생성회로(41)는 제1 라이트신호(EWT)로부터 라이트플래그(WTTF)를 생성할 수 있다. 라이트플래그생성회로(41)는 제1 라이트신호(EWT)를 라이트레이턴시에 의해 설정되는 레이턴시구간만큼 지연시켜 라이트플래그(WTTF)를 생성할 수 있다. 라이트플래그생성회로(41)가 제1 라이트신호(EWT)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
내부라이트플래그생성회로(42)는 제1 내지 제3 모드신호(MD<1:3>)를 토대로 라이트플래그(WTTF)를 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 내부라이트플래그생성회로(42)는 제1 내지 제3 모드신호(MD<1:3>) 중 발생되는 신호에 따라 라이트플래그(WTTF)를 클럭(CLK)에 동기하여 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 내부라이트플래그생성회로(42)는 제1 모드신호(MD<1>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 내부라이트플래그생성회로(42)는 제2 모드신호(MD<2>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다. 내부라이트플래그생성회로(42)는 제3 모드신호(MD<3>)가 발생하는 경우 라이트플래그(WTTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 내부라이트플래그(IWTTF)를 생성할 수 있다.
도 4를 참고하면 내부라이트플래그생성회로(42)는 제1 플래그래치(421), 제2 플래그래치(422), 제3 플래그래치(423), 제4 플래그래치(424), 제5 플래그래치(425), 제6 플래그래치(426), 제7 플래그래치(427) 및 제8 플래그래치(428)를 포함할 수 있다. 제1 플래그래치(421), 제2 플래그래치(422), 제3 플래그래치(423), 제4 플래그래치(424), 제5 플래그래치(425), 제6 플래그래치(426), 제7 플래그래치(427) 및 제8 플래그래치(428)는 D-플립플롭으로 구현될 수 있다.
제1 플래그래치(421)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제1 플래그래치(421)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제1 플래그래치(421)는 입력단(D)으로 입력되는 라이트플래그(WTF)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다. 제1 플래그래치(421)의 보다 구체적인 구성 및 동작은 도 5를 참고하여 후술한다.
제2 플래그래치(422)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제1 모드신호(MD<1>)를 선택입력단(S)으로 입력받을 수 있다. 제2 플래그래치(422)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제2 플래그래치(422)는 입력단(D)으로 입력되는 제1 플래그래치(421)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제2 플래그래치(422)는 제1 모드신호(MD<1>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 내부라이트플래그(IWTTF)로 출력할 수 있다. 제2 플래그래치(422)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
제3 플래그래치(423)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제3 플래그래치(423)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제3 플래그래치(423)는 입력단(D)으로 입력되는 제2 플래그래치(422)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제4 플래그래치(424)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제2 모드신호(MD<2>)를 선택입력단(S)으로 입력받을 수 있다. 제4 플래그래치(424)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제4 플래그래치(424)는 입력단(D)으로 입력되는 제3 플래그래치(423)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제4 플래그래치(424)는 제2 모드신호(MD<2>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 내부라이트플래그(IWTTF)로 출력할 수 있다.
제5 플래그래치(425)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제5 플래그래치(425)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제5 플래그래치(425)는 입력단(D)으로 입력되는 제4 플래그래치(424)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제6 플래그래치(426)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제6 플래그래치(426)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제6 플래그래치(426)는 입력단(D)으로 입력되는 제5 플래그래치(425)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제7 플래그래치(427)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제7 플래그래치(427)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제7 플래그래치(427)는 입력단(D)으로 입력되는 제6 플래그래치(426)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제8 플래그래치(428)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제3 모드신호(MD<3>)를 선택입력단(S)으로 입력받을 수 있다. 제8 플래그래치(428)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제8 플래그래치(428)는 입력단(D)으로 입력되는 제7 플래그래치(427)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제8 플래그래치(428)는 제3 모드신호(MD<3>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 내부라이트플래그(IWTTF)로 출력할 수 있다.
도 5를 참고하면 제1 플래그래치(421)는 인버터(IV41), 전달게이트(T41), 인버터(IV42), 낸드게이트(NAND41), 인버터(IV43), 전달게이트(T42), 노어게이트(NOR41) 및 인버터(IV44)를 포함할 수 있다. 인버터(IV41)는 클럭입력단(C)의 신호를 반전버퍼링하여 반전클럭신호(CB)를 생성할 수 있다. 전달게이트(T41)는 클럭입력단(C)의 신호가 로직로우레벨인 경우 턴온되어 입력단(D)으로 입력되는 라이트플래그(WTF)를 낸드게이트(NAND41)로 출력할 수 있다. 인버터(IV42)는 리셋입력단(R)으로 입력되는 신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND41)는 전달게이트(T41)의 출력신호 및 인버터(IV42)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 출력할 수 있다. 인버터(IV43)는 클럭입력단(C)의 신호가 로직로우레벨인 경우 낸드게이트(NAND41)의 출력신호를 반전버퍼링하여 전달게이트(T41)의 출력단에 해당하는 낸드게이트(NAND41)의 입력단으로 출력할 수 있다. 전달게이트(T42)는 클럭입력단(C)의 신호가 로직하이레벨인 경우 턴온되어 낸드게이트(NAND41)의 출력신호를 노어게이트(NOR41)의 입력단으로 출력할 수 있다. 노어게이트(NOR41)는 전달게이트(T42)의 출력신호 및 리셋입력단(R)으로 입력되는 신호를 입력받아 부정논리합 연산을 수행하여 출력단(Q)으로 출력할 수 있다. 인버터(IV44)는 클럭입력단(C)의 신호가 로직하이레벨인 경우 출력단(Q)의 신호를 반전버퍼링하여 전달게이트(T42)의 출력단에 해당하는 노어게이트(NOR41)의 입력단으로 출력할 수 있다. 제1 플래그래치(421)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제1 플래그래치(421)는 입력단(D)으로 입력되는 라이트플래그(WTF)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다. 제3 플래그래치(423), 제5 플래그래치(425), 제6 플래그래치(426) 및 제7 플래그래치(427)의 경우 도 5에 도시된 제1 플래그래치(421)와 동일한 회로를 이용하여 구현될 수 있다.
도 6을 참고하면 제2 플래그래치(422)는 인버터(IV45), 전달게이트(T43), 인버터(IV46), 낸드게이트(NAND42), 인버터(IV47), 전달게이트(T44), 노어게이트(NOR42), 인버터(IV48), 인버터(IV49) 및 전달게이트(T45)를 포함할 수 있다. 인버터(IV45)는 클럭입력단(C)의 신호를 반전버퍼링하여 반전클럭신호(CB)를 생성할 수 있다. 전달게이트(T43)는 클럭입력단(C)의 신호가 로직로우레벨인 경우 턴온되어 입력단(D)으로 입력되는 신호를 낸드게이트(NAND42)로 출력할 수 있다. 인버터(IV46)는 리셋입력단(R)으로 입력되는 신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND42)는 전달게이트(T43)의 출력신호 및 인버터(IV46)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 출력할 수 있다. 인버터(IV47)는 클럭입력단(C)의 신호가 로직로우레벨인 경우 낸드게이트(NAND42)의 출력신호를 반전버퍼링하여 낸드게이트(NAND42)의 입력단으로 출력할 수 있다. 전달게이트(T44)는 클럭입력단(C)의 신호가 로직하이레벨인 경우 턴온되어 낸드게이트(NAND42)의 출력신호를 노어게이트(NOR42)의 입력단으로 출력할 수 있다. 노어게이트(NOR42)는 전달게이트(T44)의 출력신호 및 리셋입력단(R)으로 입력되는 신호를 입력받아 부정논리합 연산을 수행하여 제1 출력단(Q1)으로 출력할 수 있다. 인버터(IV48)는 클럭입력단(C)의 신호가 로직하이레벨인 경우 제1 출력단(Q1)의 신호를 반전버퍼링하여 노어게이트(NOR42)의 입력단으로 출력할 수 있다. 인버터(IV49)는 선택입력단(S)으로 입력되는 제1 모드신호(MD<1>)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T45)는 제1 모드신호(MD<1>)가 발생하는 경우 턴온되어 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)으로 출력할 수 있다. 제2 플래그래치(422)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1)을 로직로우레벨로 초기화할 수 있다. 제2 플래그래치(422)는 입력단(D)으로 입력되는 제1 플래그래치(421)의 출력신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제2 플래그래치(422)는 제1 모드신호(MD<1>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)으로 출력할 수 있다. 제4 플래그래치(424) 및 제8 플래그래치(428)의 경우 도 6에 도시된 제2 플래그래치(422)와 동일한 회로를 이용하여 구현될 수 있다.
도 7을 참고하면 시프팅라이트신호생성회로(5)는 제1 라이트래치(51), 제2 라이트래치(52), 제3 라이트래치(53), 제4 라이트래치(54), 제5 라이트래치(55), 제6 라이트래치(56), 제7 라이트래치(57) 및 제8 라이트래치(58)를 포함할 수 있다. 제1 라이트래치(51), 제2 라이트래치(52), 제3 라이트래치(53), 제4 라이트래치(54), 제5 라이트래치(55), 제6 라이트래치(56), 제7 라이트래치(57) 및 제8 라이트래치(58)는 D-플립플롭으로 구현될 수 있다.
제1 라이트래치(51)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제1 라이트래치(51)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제1 라이트래치(51)는 입력단(D)으로 입력되는 제2 라이트신호(EWTF)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제2 라이트래치(52)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제1 모드신호(MD<1>)를 선택입력단(S)으로 입력받을 수 있다. 제2 라이트래치(52)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제2 라이트래치(52)는 입력단(D)으로 입력되는 제1 라이트래치(51)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제2 라이트래치(52)는 제1 모드신호(MD<1>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅라이트신호(EWTF_S)로 출력할 수 있다.
제3 라이트래치(53)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제3 라이트래치(53)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제3 라이트래치(53)는 입력단(D)으로 입력되는 제2 라이트래치(52)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제4 라이트래치(54)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제2 모드신호(MD<2>)를 선택입력단(S)으로 입력받을 수 있다. 제4 라이트래치(54)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제4 라이트래치(54)는 입력단(D)으로 입력되는 제3 라이트래치(53)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제4 라이트래치(54)는 제2 모드신호(MD<2>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅라이트신호(EWTF_S)로 출력할 수 있다.
제5 라이트래치(55)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제5 라이트래치(55)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제5 라이트래치(55)는 입력단(D)으로 입력되는 제4 라이트래치(54)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제6 라이트래치(56)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제6 라이트래치(56)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제6 라이트래치(56)는 입력단(D)으로 입력되는 제5 라이트래치(55)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제7 라이트래치(57)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제7 라이트래치(57)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제7 라이트래치(57)는 입력단(D)으로 입력되는 제6 라이트래치(56)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제8 라이트래치(58)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제3 모드신호(MD<3>)를 선택입력단(S)으로 입력받을 수 있다. 제8 라이트래치(58)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제8 라이트래치(58)는 입력단(D)으로 입력되는 제7 라이트래치(57)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제8 라이트래치(58)는 제3 모드신호(MD<3>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅라이트신호(EWTF_S)로 출력할 수 있다.
시프팅라이트신호생성회로(5)는 제1 모드신호(MD<1>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)는 제2 모드신호(MD<2>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다. 시프팅라이트신호생성회로(5)는 제3 모드신호(MD<3>)가 발생하는 경우 제2 라이트신호(EWTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅라이트신호(EWTF_S)를 생성할 수 있다.
도 8을 참고하면 시프팅리드신호생성회로(6)는 제1 리드래치(61), 제2 리드래치(62), 제3 리드래치(63), 제4 리드래치(64), 제5 리드래치(65), 제6 리드래치(66), 제7 리드래치(67) 및 제8 리드래치(68)를 포함할 수 있다. 제1 리드래치(61), 제2 리드래치(62), 제3 리드래치(63), 제4 리드래치(64), 제5 리드래치(65), 제6 리드래치(66), 제7 리드래치(67) 및 제8 리드래치(68)는 D-플립플롭으로 구현될 수 있다.
제1 리드래치(61)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제1 리드래치(61)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제1 리드래치(61)는 입력단(D)으로 입력되는 리드신호(RDTF)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제2 리드래치(62)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제1 모드신호(MD<1>)를 선택입력단(S)으로 입력받을 수 있다. 제2 리드래치(62)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제2 리드래치(62)는 입력단(D)으로 입력되는 제1 리드래치(61)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제2 리드래치(62)는 제1 모드신호(MD<1>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅리드신호(RDTF_S)로 출력할 수 있다.
제3 리드래치(63)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제3 리드래치(63)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제3 리드래치(63)는 입력단(D)으로 입력되는 제2 리드래치(62)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제4 리드래치(64)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제2 모드신호(MD<2>)를 선택입력단(S)으로 입력받을 수 있다. 제4 리드래치(64)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제4 리드래치(64)는 입력단(D)으로 입력되는 제3 리드래치(63)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제4 리드래치(64)는 제2 모드신호(MD<2>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅리드신호(RDTF_S)로 출력할 수 있다.
제5 리드래치(65)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제5 리드래치(65)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제5 리드래치(65)는 입력단(D)으로 입력되는 제4 리드래치(64)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제6 리드래치(66)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제6 리드래치(66)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제6 리드래치(66)는 입력단(D)으로 입력되는 제5 리드래치(65)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제7 리드래치(67)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제7 리드래치(67)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제7 리드래치(67)는 입력단(D)으로 입력되는 제6 리드래치(66)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제8 리드래치(68)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제3 모드신호(MD<3>)를 선택입력단(S)으로 입력받을 수 있다. 제8 리드래치(68)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제8 리드래치(68)는 입력단(D)으로 입력되는 제7 리드래치(67)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제8 리드래치(68)는 제3 모드신호(MD<3>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅리드신호(RDTF_S)로 출력할 수 있다.
시프팅리드신호생성회로(6)는 제1 모드신호(MD<1>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)는 제2 모드신호(MD<2>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다. 시프팅리드신호생성회로(6)는 제3 모드신호(MD<3>)가 발생하는 경우 리드신호(RDTF)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅리드신호(RDTF_S)를 생성할 수 있다.
도 9를 참고하면 시프팅어드레스생성회로(7)는 제1 어드레스래치(71), 제2 어드레스래치(72), 제3 어드레스래치(73), 제4 어드레스래치(74), 제5 어드레스래치(75), 제6 어드레스래치(76), 제7 어드레스래치(77) 및 제8 어드레스래치(78)를 포함할 수 있다. 제1 어드레스래치(71), 제2 어드레스래치(72), 제3 어드레스래치(73), 제4 어드레스래치(74), 제5 어드레스래치(75), 제6 어드레스래치(76), 제7 어드레스래치(77) 및 제8 어드레스래치(78)는 D-플립플롭으로 구현될 수 있다.
제1 어드레스래치(71)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제1 어드레스래치(71)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제1 어드레스래치(71)는 입력단(D)으로 입력되는 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제2 어드레스래치(72)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제1 모드신호(MD<1>)를 선택입력단(S)으로 입력받을 수 있다. 제2 어드레스래치(72)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제2 어드레스래치(72)는 입력단(D)으로 입력되는 제1 어드레스래치(71)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제2 어드레스래치(72)는 제1 모드신호(MD<1>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅내부어드레스(ICAFF_S<1:4>)로 출력할 수 있다.
제3 어드레스래치(73)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제3 어드레스래치(73)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제3 어드레스래치(73)는 입력단(D)으로 입력되는 제2 어드레스래치(72)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제4 어드레스래치(74)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제2 모드신호(MD<2>)를 선택입력단(S)으로 입력받을 수 있다. 제4 어드레스래치(74)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제4 어드레스래치(74)는 입력단(D)으로 입력되는 제3 어드레스래치(73)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제4 어드레스래치(74)는 제2 모드신호(MD<2>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅내부어드레스(ICAFF_S<1:4>)로 출력할 수 있다.
제5 어드레스래치(75)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제5 어드레스래치(75)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제5 어드레스래치(75)는 입력단(D)으로 입력되는 제4 어드레스래치(74)의 제1 출력단(Q1)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제6 어드레스래치(76)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제6 어드레스래치(76)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제6 어드레스래치(76)는 입력단(D)으로 입력되는 제5 어드레스래치(75)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제7 어드레스래치(77)는 리셋신호(RST)를 리셋입력단(R)으로 입력받고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있다. 제7 어드레스래치(77)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화할 수 있다. 제7 어드레스래치(77)는 입력단(D)으로 입력되는 제6 어드레스래치(76)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 출력단(Q)으로 출력할 수 있다.
제8 어드레스래치(78)는 리셋신호(RST)를 리셋입력단(R)으로 입력받을 수 있고, 클럭(CLK)을 클럭입력단(C)으로 입력받을 수 있으며, 제3 모드신호(MD<3>)를 선택입력단(S)으로 입력받을 수 있다. 제8 어드레스래치(78)는 리셋신호(RST)가 발생하는 경우 제1 출력단(Q1) 및 제2 출력단(Q2)을 로직로우레벨로 초기화할 수 있다. 제8 어드레스래치(78)는 입력단(D)으로 입력되는 제7 어드레스래치(77)의 출력단(Q)에서 출력되는 신호를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 출력단(Q1)으로 출력할 수 있다. 제8 어드레스래치(78)는 제3 모드신호(MD<3>)가 발생하는 경우 제1 출력단(Q1)의 출력신호를 제2 출력단(Q2)을 통해 시프팅내부어드레스(ICAFF_S<1:4>)로 출력할 수 있다.
시프팅어드레스생성회로(7)는 제1 모드신호(MD<1>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 2 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)는 제2 모드신호(MD<2>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 4 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다. 시프팅어드레스생성회로(7)는 제3 모드신호(MD<3>)가 발생하는 경우 내부어드레스(ICAFF<1:4>)를 클럭(CLK)의 8 주기구간만큼 시프팅하여 시프팅내부어드레스(ICAFF_S<1:4>)를 생성할 수 있다.
도 10을 참고하면 라이트어드레스제어회로(8)는 제1 라이트합성플래그생성회로(81), 입력제어신호생성회로(82), 제2 라이트합성플래그생성회로(83) 및 출력제어신호생성회로(84)를 포함할 수 있다.
제1 라이트합성플래그생성회로(81)는 오어게이트(OR81)를 포함할 수 있다. 오어게이트(OR81)는 제2 라이트신호(EWTF) 및 시프팅라이트신호(EWTF_S)를 입력받아 논리합 연산을 수행하여 제1 라이트합성플래그(WSUMF1)를 생성할 수 있다. 제1 라이트합성플래그생성회로(81)는 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 발생하는 경우 제1 라이트합성플래그(WSUMF1)를 발생시킬 수 있다.
입력제어신호생성회로(82)는 제1 라이트합성플래그(WSUMF1)가 발생될 때마다 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)를 순차적으로 발생시킬 수 있다. 입력제어신호생성회로(82)는 제1 라이트합성플래그(WSUMF1)가 첫번째 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있고, 제1 라이트합성플래그(WSUMF1)가 두번째 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 발생시킬 수 있으며, 제1 라이트합성플래그(WSUMF1)가 세번째 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 발생시킬 수 있고, 제1 라이트합성플래그(WSUMF1)가 네번째 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 발생시킬 수 있다.
제2 라이트합성플래그생성회로(83)는 오어게이트(OR82)를 포함할 수 있다. 오어게이트(OR82)는 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 입력받아 논리합 연산을 수행하여 제2 라이트합성플래그(WSUMF2)를 생성할 수 있다. 제2 라이트합성플래그생성회로(83)는 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 발생하는 경우 제2 라이트합성플래그(WSUMF2)를 발생시킬 수 있다.
출력제어신호생성회로(84)는 제2 라이트합성플래그(WSUMF2)가 첫번째 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있고, 제2 라이트합성플래그(WSUMF2)가 두번째 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 발생시킬 수 있으며, 제2 라이트합성플래그(WSUMF2)가 세번째 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 발생시킬 수 있고, 제2 라이트합성플래그(WSUMF2)가 네번째 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 발생시킬 수 있다.
라이트어드레스제어회로(8)는 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 첫번째 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있고, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 두번째 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 발생시킬 수 있으며, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 세번째 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 발생시킬 수 있고, 제2 라이트신호(EWTF) 또는 시프팅라이트신호(EWTF_S)가 네번째 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 발생시킬 수 있다. 라이트어드레스제어회로(8)는 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 첫번째 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있고, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 두번째 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 발생시킬 수 있으며, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 세번째 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 발생시킬 수 있고, 라이트플래그(WTTF) 또는 내부라이트플래그(IWTTF)가 네번째 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 발생시킬 수 있다.
도 11을 참고하면 리드어드레스제어회로(9)는 리드합성신호생성회로(91) 및 리드제어신호생성회로(92)를 포함할 수 있다.
리드합성신호생성회로(91)는 오어게이트(OR91)를 포함할 수 있다. 오어게이트(OR91)는 리드신호(RDTF) 및 시프팅리드신호(RDTF_S)를 입력받아 논리합 연산을 수행하여 리드합성플래그(RSUMF)를 생성할 수 있다. 리드합성신호생성회로(91)는 리드신호(RDTF) 또는 시프팅리드신호(RDTF_S)가 발생하는 경우 리드합성플래그(RSUMF)를 발생시킬 수 있다.
리드제어신호생성회로(92)는 직렬 연결된 다수의 인버터들로 구성된 인버터 체인으로 구현될 수 있다. 예를 들면, 리드제어신호생성회로(92)는 제1 내지 2N번째의 인버터들(IV9<1>, … , 및 IV9<2N>)로 구성된 인버터 체인을 포함할 수 있다. 리드제어신호생성회로(92)는 리드합성플래그(RSUMF)를 기설정된 리드지연구간만큼 지연시켜 리드제어신호(RCNT)를 생성할 수 있다. 리드제어신호생성회로(92)는 리드제어신호(RCNT)와 반전된 로직레벨을 갖는 반전리드제어신호(RCNTB)를 생성할 수 있다.
리드어드레스제어회로(9)는 리드신호(RDTF) 또는 시프팅리드신호(RDTF_S)가 발생하는 시점부터 기설정된 리드지연구간이 경과된 시점에서 발생되는 리드제어신호(RCNT)를 발생시킬 수 있다. 리드어드레스제어회로(9)는 리드제어신호(RCNT)와 반전된 로직레벨을 갖는 반전리드제어신호(RCNTB)를 생성할 수 있다.
도 12를 참고하면 뱅크어드레스래치회로(10)는 제1 뱅크어드레스래치회로(10(1)), 제2 뱅크어드레스래치회로(10(2)), 제3 뱅크어드레스래치회로(10(3)) 및 제4 뱅크어드레스래치회로(10(4))를 포함할 수 있다.
제1 뱅크어드레스래치회로(10(1))는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스의 제1 비트(ICAFF<1>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스의 제1 비트(ICAFF<1>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스의 제1 비트(ICAFF<1>)를 라이트뱅크어드레스의 제1 비트(BA_WT<1>)로 출력할 수 있다. 제1 뱅크어드레스래치회로(10(1))는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 라이트뱅크어드레스의 제1 비트(BA_WT<1>)로 출력할 수 있다. 제1 뱅크어드레스래치회로(10(1))는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스의 제1 비트(ICAFF<1>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스의 제1 비트(ICAFF<1>)를 리드뱅크어드레스의 제1 비트(BA_RD<1>)로 출력할 수 있다. 제1 뱅크어드레스래치회로(10(1))는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 리드뱅크어드레스의 제1 비트(BA_RD<1>)로 출력할 수 있다.
제2 뱅크어드레스래치회로(10(2))는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스의 제2 비트(ICAFF<2>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스의 제2 비트(ICAFF<2>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스의 제2 비트(ICAFF<2>)를 라이트뱅크어드레스의 제2 비트(BA_WT<2>)로 출력할 수 있다. 제2 뱅크어드레스래치회로(10(2))는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스의 제2 비트(ICAFF_S<2>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스의 제2 비트(ICAFF_S<2>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스의 제2 비트(ICAFF_S<2>)를 라이트뱅크어드레스의 제2 비트(BA_WT<2>)로 출력할 수 있다. 제2 뱅크어드레스래치회로(10(2))는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스의 제2 비트(ICAFF<2>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스의 제2 비트(ICAFF<2>)를 리드뱅크어드레스의 제2 비트(BA_RD<2>)로 출력할 수 있다. 제2 뱅크어드레스래치회로(10(2))는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스의 제2 비트(ICAFF_S<2>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스의 제2 비트(ICAFF_S<2>)를 리드뱅크어드레스의 제2 비트(BA_RD<2>)로 출력할 수 있다.
제3 뱅크어드레스래치회로(10(3))는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스의 제3 비트(ICAFF<3>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스의 제3 비트(ICAFF<3>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스의 제3 비트(ICAFF<3>)를 라이트뱅크어드레스의 제3 비트(BA_WT<3>)로 출력할 수 있다. 제3 뱅크어드레스래치회로(10(3))는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스의 제3 비트(ICAFF_S<3>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스의 제3 비트(ICAFF_S<3>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스의 제3 비트(ICAFF_S<3>)를 라이트뱅크어드레스의 제3 비트(BA_WT<3>)로 출력할 수 있다. 제3 뱅크어드레스래치회로(10(3))는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스의 제3 비트(ICAFF<3>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스의 제3 비트(ICAFF<3>)를 리드뱅크어드레스의 제3 비트(BA_RD<3>)로 출력할 수 있다. 제3 뱅크어드레스래치회로(10(3))는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스의 제3 비트(ICAFF_S<3>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스의 제3 비트(ICAFF_S<3>)를 리드뱅크어드레스의 제3 비트(BA_RD<3>)로 출력할 수 있다.
제4 뱅크어드레스래치회로(10(4))는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스의 제4 비트(ICAFF<4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스의 제4 비트(ICAFF<4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스의 제4 비트(ICAFF<4>)를 라이트뱅크어드레스의 제4 비트(BA_WT<4>)로 출력할 수 있다. 제4 뱅크어드레스래치회로(10(4))는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스의 제4 비트(ICAFF_S<4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스의 제4 비트(ICAFF_S<4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스의 제4 비트(ICAFF_S<4>)를 라이트뱅크어드레스의 제4 비트(BA_WT<4>)로 출력할 수 있다. 제4 뱅크어드레스래치회로(10(4))는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스의 제4 비트(ICAFF<4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스의 제4 비트(ICAFF<4>)를 리드뱅크어드레스의 제4 비트(BA_RD<4>)로 출력할 수 있다. 제4 뱅크어드레스래치회로(10(4))는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스의 제4 비트(ICAFF_S<4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스의 제4 비트(ICAFF_S<4>)를 리드뱅크어드레스의 제4 비트(BA_RD<4>)로 출력할 수 있다.
뱅크어드레스래치회로(10)는 라이트동작에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스(ICAFF<1:4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 내부어드레스(ICAFF<1:4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 내부어드레스(ICAFF<1:4>)를 라이트뱅크어드레스(BA_WT<1:4>)로 출력할 수 있다. 뱅크어드레스래치회로(10)는 라이트동작에서 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스(ICAFF_S<1:4>)를 래치하고, 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)에 동기하여 래치된 시프팅내부어드레스(ICAFF_S<1:4>)를 저장하며 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)에 동기하여 저장된 시프팅내부어드레스(ICAFF_S<1:4>)를 라이트뱅크어드레스(BA_WT<1:4>)로 출력할 수 있다. 뱅크어드레스래치회로(10)는 리드동작에서 리드신호(RDTF)에 동기하여 내부어드레스(ICAFF<1:4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 내부어드레스(ICAFF<1:4>)를 리드뱅크어드레스(BA_RD<1:4>)로 출력할 수 있다. 뱅크어드레스래치회로(10)는 리드동작에서 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스(ICAFF_S<1:4>)를 래치하고, 리드제어신호(RCNT)에 동기하여 래치된 시프팅내부어드레스(ICAFF_S<1:4>)를 리드뱅크어드레스(BA_RD<1:4>)로 출력할 수 있다.
도 13을 참고하면 제1 뱅크어드레스래치회로(10(1))는 내부어드레스입력회로(101), 내부어드레스래치(102), 내부어드레스버퍼(103), 리드뱅크어드레스출력회로(104), 제1 라이트파이프(105), 제2 라이트파이프(106), 제3 라이트파이프(107), 제4 라이트파이프(108) 및 라이트뱅크어드레스출력회로(109)를 포함할 수 있다.
내부어드레스입력회로(101)는 제1 내부어드레스래치(111), 제2 내부어드레스래치(112), 제3 내부어드레스래치(113) 및 제4 내부어드레스래치(114)를 포함할 수 있다. 제1 내부어드레스래치(111)는 제2 라이트신호(EWTF)에 동기하여 내부어드레스의 제1 비트(ICAFF<1>)를 래치하여 노드(nd11)로 출력할 수 있다. 제2 내부어드레스래치(112)는 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 래치하여 노드(nd11)로 출력할 수 있다. 제3 내부어드레스래치(113)는 리드신호(RDTF)에 동기하여 내부어드레스의 제1 비트(ICAFF<1>)를 래치하여 노드(nd11)로 출력할 수 있다. 제4 내부어드레스래치(114)는 시프팅리드신호(RDTF_S)에 동기하여 시프팅내부어드레스의 제1 비트(ICAFF_S<1>)를 래치하여 노드(nd11)로 출력할 수 있다. 제1 내부어드레스래치(111), 제2 내부어드레스래치(112), 제3 내부어드레스래치(113) 및 제4 내부어드레스래치(114)는 D-플립플롭으로 구현될 수 있다.
내부어드레스래치(102)는 인버터(IV111) 및 인버터(IV112)를 포함할 수 있다. 인버터(IV111)는 노드(nd11)의 신호를 반전버퍼링하여 노드(nd12)로 출력할 수 있다. 인버터(IV112)는 노드(nd12)의 신호를 반전버퍼링하여 노드(nd11)로 출력할 수 있다. 내부어드레스래치(102)는 노드(nd11) 및 노드(nd12)의 신호를 래치할 수 있다.
내부어드레스버퍼(103)는 인버터(IV113) 및 인버터(IV114)를 포함할 수 있다. 인버터(IV113)는 리드제어신호(RCNT) 및 반전리드제어신호(RCNTB)에 응답하여 노드(nd12)의 신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV114)는 인버터(IV113)의 출력신호를 반전버퍼링하여 노드(nd13)로 출력할 수 있다. 내부어드레스버퍼(103)는 리드제어신호(RCNT)가 로직하이레벨인 경우 노드(nd12)의 신호를 버퍼링하여 노드(nd13)로 출력할 수 있다.
리드뱅크어드레스출력회로(104)는 PMOS 트랜지스터(P111), 인버터(IV115) 및 인버터(IV116)를 포함할 수 있다. PMOS 트랜지스터(P111)는 초기화신호(INTB)가 발생하는 경우 노드(nd13)를 전원전압(VDD)으로 구동할 수 있다. 초기화신호(INTB)는 초기화동작을 위해 로직로우레벨로 발생될 수 있다. 인버터(IV115)는 노드(nd13)의 신호를 반전버퍼링하여 리드뱅크어드레스의 제1 비트(BA_RD<1>)로 출력할 수 있다. 인버터(IV116)는 리드뱅크어드레스의 제1 비트(BA_RD<1>)를 반전버퍼링하여 노드(nd13)로 출력할 수 있다.
제1 라이트파이프(105)는 제1 라이트입력제어신호(WPIN<1>)가 발생하는 경우 노드(nd12)의 신호를 저장할 수 있다. 제1 라이트파이프(105)는 제1 라이트출력제어신호(WPOUT<1>)가 발생하는 경우 저장된 신호를 노드(nd14)로 출력할 수 있다. 제1 라이트파이프(105)는 파이프래치로 구현될 수 있다.
제2 라이트파이프(106)는 제2 라이트입력제어신호(WPIN<2>)가 발생하는 경우 노드(nd12)의 신호를 저장할 수 있다. 제2 라이트파이프(106)는 제2 라이트출력제어신호(WPOUT<2>)가 발생하는 경우 저장된 신호를 노드(nd14)로 출력할 수 있다. 제2 라이트파이프(106)는 파이프래치로 구현될 수 있다.
제3 라이트파이프(107)는 제3 라이트입력제어신호(WPIN<3>)가 발생하는 경우 노드(nd12)의 신호를 저장할 수 있다. 제3 라이트파이프(107)는 제3 라이트출력제어신호(WPOUT<3>)가 발생하는 경우 저장된 신호를 노드(nd14)로 출력할 수 있다. 제3 라이트파이프(107)는 파이프래치로 구현될 수 있다.
제4 라이트파이프(108)는 제4 라이트입력제어신호(WPIN<4>)가 발생하는 경우 노드(nd12)의 신호를 저장할 수 있다. 제4 라이트파이프(108)는 제4 라이트출력제어신호(WPOUT<4>)가 발생하는 경우 저장된 신호를 노드(nd14)로 출력할 수 있다. 제4 라이트파이프(108)는 파이프래치로 구현될 수 있다.
라이트뱅크어드레스출력회로(109)는 PMOS 트랜지스터(P112), 인버터(IV117) 및 인버터(IV118)를 포함할 수 있다. PMOS 트랜지스터(P112)는 초기화신호(INTB)가 로직로우레벨로 발생하는 경우 노드(nd14)를 전원전압(VDD)으로 구동할 수 있다. 인버터(IV117)는 노드(nd14)의 신호를 반전버퍼링하여 라이트뱅크어드레스의 제1 비트(BA_WT<1>)로 출력할 수 있다. 인버터(IV118)는라이트뱅크어드레스의 제1 비트(BA_WT<1>)를 반전버퍼링하여 노드(nd14)로 출력할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치(100)의 라이트동작을 도 14 및 도 15를 참고하여 살펴보면 다음과 같다. 이때, 반도체장치(100)는 데이터클럭(WCK) 및 클럭(CLK)의 주파수 비가 4:1로 설정되고, 컬럼동작이 뱅크그룹모드로 설정되며 버스트랭쓰가 32로 설정되어 제3 상태정보(C41_BG_BL32)가 발생된 상태에서 라이트동작을 수행함을 가정한다.
도 14에 도시된 바와 같이, 제1 뱅크그룹(BG1)에 대한 라이트커맨드가 입력되면 T11 시점에서 클럭(CLK)의 라이징에지에 동기하여 제1 라이트신호(EWT)의 첫번째 펄스가 발생되고, T12 시점에서 클럭(CLK)의 폴링에지에 동기하여 제2 라이트신호(EWTF)의 첫번째 펄스가 발생된다. 제2 뱅크그룹(BG2)에 대한 라이트커맨드가 입력되면 T13 시점에서 클럭(CLK)의 라이징에지에 동기하여 제1 라이트신호(EWT)의 두번째 펄스가 발생되고, T14 시점에서 클럭(CLK)의 폴링에지에 동기하여 제2 라이트신호(EWTF)의 두번째 펄스가 발생된다. 제3 상태정보(C41_BG_BL32)가 발생되면 제2 모드신호(MD<2>)가 발생된다. 이에 따라서, 제2 라이트신호(EWTF)가 시프팅구간(SP)으로 설정된 클럭(CLK)의 4 주기구간만큼 시프팅되어 T15 시점 및 T16 시점에서 각각 발생되는 펄스들을 포함하는 시프팅라이트신호(EWTF_S)를 생성한다. T12 시점에서 발생되는 제2 라이트신호(EWTF)의 첫번째 펄스에 동기하여 제1 라이트입력제어신호(WPIN<1>)가 발생되어 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)에 대응하는 내부어드레스(ICAFF<1:4>)가 래치되어 저장된다. T14 시점에서 발생되는 제2 라이트신호(EWTF)의 두번째 펄스에 동기하여 제2 라이트입력제어신호(WPIN<2>)가 발생되어 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)에 대응하는 내부어드레스(ICAFF<1:4>)가 래치되어 저장된다. T15 시점에서 발생되는 시프팅라이트신호(EWTF_S)의 첫번째 펄스에 동기하여 제3 라이트입력제어신호(WPIN<3>)가 발생되어 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)에 대응하는 시프팅내부어드레스(ICAFF_S<1:4>)가 래치되어 저장된다. T16 시점에서 발생되는 시프팅라이트신호(EWTF_S)의 두번째 펄스에 동기하여 제4 라이트입력제어신호(WPIN<4>)가 발생되어 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)에 대응하는 시프팅내부어드레스(ICAFF_S<1:4>)가 래치되어 저장된다.
도 14에 도시된 바와 같이, 제1 라이트신호(EWT)가 라이트레이턴시에 따라 설정되는 지연구간(DP)만큼 지연되어 T21 시점 및 T22 시점에서 각각 발생되는 펄스들을 포함하는 라이트플래그(WTTF)를 생성한다. 제2 모드신호(MD<2>)가 발생된 상태에서 라이트플래그(WTTF)가 시프팅구간(SP)으로 설정된 클럭(CLK)의 4 주기 구간만큼 시프팅되어 T23 시점 및 T24 시점에서 각각 발생되는 펄스들을 포함하는 내부라이트플래그(IWTTF)를 생성한다.
도 15에 도시된 바와 같이, T21 시점에서 발생되는 라이트플래그(WTTF)의 첫번째 펄스에 동기하여 제1 라이트출력제어신호(WPOUT<1>)가 발생된다. T21 시점에서 발생되는 제1 라이트출력제어신호(WPOUT<1>)에 동기하여 T12 시점에서 래치되어 저장된 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)에 대응하는 내부어드레스(ICAFF<1:4>)로부터 라이트뱅크어드레스(BA_WT<1:4>)가 생성된다. T21 시점에서 생성된 라이트뱅크어드레스(BA_WT<1:4>)에 의해 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)의 16 비트 데이터에 대한 컬럼동작이 수행된다. T22 시점에서 발생되는 라이트플래그(WTTF)의 두번째 펄스에 동기하여 제2 라이트출력제어신호(WPOUT<2>)가 발생된다. T22 시점에서 발생되는 제2 라이트출력제어신호(WPOUT<2>)에 동기하여 T14 시점에서 래치되어 저장된 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)에 대응하는 내부어드레스(ICAFF<1:4>)로부터 라이트뱅크어드레스(BA_WT<1:4>)가 생성된다. T22 시점에서 생성된 라이트뱅크어드레스(BA_WT<1:4>)에 의해 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)의 16 비트 데이터에 대한 컬럼동작이 수행된다. T23 시점에서 발생되는 내부라이트플래그(IWTTF)의 첫번째 펄스에 동기하여 제3 라이트출력제어신호(WPOUT<3>)가 발생된다. T23 시점에서 발생되는 제3 라이트출력제어신호(WPOUT<3>)에 동기하여 T15 시점에서 래치되어 저장된 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)에 대응하는 시프팅내부어드레스(ICAFF_S<1:4>)로부터 라이트뱅크어드레스(BA_WT<1:4>)가 생성된다. T23 시점에서 생성된 라이트뱅크어드레스(BA_WT<1:4>)에 의해 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)의 16 비트 데이터에 대한 컬럼동작이 수행된다. T24 시점에서 발생되는 내부라이트플래그(IWTTF)의 두번째 펄스에 동기하여 제4 라이트출력제어신호(WPOUT<4>)가 발생된다. T24 시점에서 발생되는 제4 라이트출력제어신호(WPOUT<4>)에 동기하여 T16 시점에서 래치되어 저장된 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)에 대응하는 시프팅내부어드레스(ICAFF_S<1:4>)로부터 라이트뱅크어드레스(BA_WT<1:4>)가 생성된다. T24 시점에서 생성된 라이트뱅크어드레스(BA_WT<1:4>)에 의해 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)의 16 비트 데이터에 대한 컬럼동작이 수행된다. 제1 뱅크그룹(BG1)에 포함된 제1 셀어레이(X)의 32 비트 데이터에 대한 컬럼동작은 T21~T22 구간동안 수행되는 16 비트 데이터에 대한 컬럼동작과, T22~T23 구간동안의 버블구간이 경과된 후 T23~T24 구간동안 수행되는 16 비트 데이터에 대한 컬럼동작을 포함하도록 진행된다. 제2 뱅크그룹(BG2)에 포함된 제2 셀어레이(Y)의 32 비트 데이터에 대한 컬럼동작은 T22~T23 구간동안 수행되는 16 비트 데이터에 대한 컬럼동작과, T23~T24 구간의 버블구간이 경과된 후 T24 시점이후 수행되는 16 비트 데이터에 대한 컬럼동작을 포함하도록 진행된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 제2 라이트신호(EWTF)에 동기하여 내부어드레스(ICAFF<1:4>)를 래치하여 저장하고, 시프팅라이트신호(EWTF_S)에 동기하여 시프팅내부어드레스(ICAFF_S<1:4>)를 래치하여 저장하는 방식으로 버블구간을 포함한 32 비트 데이터에 대한 컬럼동작을 수행할 수 있다. 뱅크그룹모드에서 버블구간을 포함한 컬럼동작을 파이프래치와 같은 간단한 회로를 이용하여 최소의 면적으로 구현할 수 있다. 본 실시예에 따른 반도체장치는 32 비트 데이터의 컬럼동작을 버블구간을 포함한 16 비트 데이터의 컬럼동작들로 나누어 구현함으로써, 제1 뱅크그룹(BG1)에 포함된 뱅크들 및 제2 뱅크그룹(BG2)에 포함된 뱅크들에 대한 뱅크 인터리빙(bank interleaving) 동작을 수행할 수 있다.
도 16을 참고하면 본 발명의 다른 실시예에 따른 반도체장치(20)는 커맨드제어회로(201), 레이턴시버스트제어회로(202), 동작제어회로(203), 입출력제어회로(204), 데이터입출력회로(205) 및 디램코어(206)를 포함할 수 있다.
커맨드제어회로(201)는 입력구동회로(211), 칩선택신호버퍼(212), 커맨드어드레스버퍼(213), 커맨드디코더(214) 및 파워다운제어회로(215)를 포함할 수 있다. 입력구동회로(211)는 칩선택신호(CS)를 입력받아 구동하여 파워다운제어회로(214)에 전달할 수 있다. 칩선택신호버퍼(212)는 칩선택기준전압(VREF_CS)을 토대로 칩선택신호(CS)를 버퍼링하여 입력받을 수 있다. 커맨드어드레스버퍼(213)는 커맨드어드레스기준전압(VREF_CA)을 토대로 커맨드어드레스(CA<0:6>)를 버퍼링하여 입력받을 수 있다. 커맨드디코더(214)는 칩선택신호버퍼(212)를 통해 버퍼링된 칩선택신호(CS)를 토대로 커맨드어드레스버퍼(213)를 통해 버퍼링된 커맨드어드레스(CA<0:6>)를 디코딩하여 반도체장치(20)의 동작에 필요한 다양한 커맨드들을 생성할 수 있다. 파워다운제어회로(215)는 입력구동회로(211)를 통해 구동되어 전달된 칩선택신호(CS) 및 커맨드디코더(214)에서 생성된 커맨드를 토대로 파워다운모드를 제어할 수 있다.
레이턴시버스트제어회로(202)는 버스트랭쓰정보생성기(221), 라이트레이턴시제어기(222), 버스트랭쓰제어회로(223)를 포함할 수 있다. 버스트랭쓰정보생성기(221)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 버스트랭쓰동작 제어에 필요한 정보들을 생성할 수 있다. 라이트레이턴시제어기(222)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 라이트레이턴시에 따른 제어동작을 수행할 수 있다. 버스트랭쓰제어회로(223)는 버스트랭쓰정보생성기(221)에서 전달된 정보를 저장하는 정보저장회로(225)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트랭쓰 동작을 제어하기 위한 버스트랭쓰제어기(226)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트종료 동작을 제어하기 위한 버스트종료제어기(227)를 포함할 수 있다.
동작제어회로(203)는 리드라이트제어기(231), 어드레스제어기(232), 오토프리차지제어기(233) 및 로우경로제어기(234)를 포함하여 리드동작 및 라이트동작을 제어하기 위한 리드라이트제어신호(RD/WR Control) 및 액티브동작, 프리차지동작 및 리프레쉬동작을 제어하기 위한 로우경로제어신호(ACT/PCG/REF Control)를 생성할 수 있다. 리드라이트제어기(231)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호 및 어드레스제어기(232)에서 전달된 신호를 토대로 리드동작 및 라이트동작을 제어할 수 있다. 어드레스제어기(232)는 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 어드레스 생성을 제어할 수 있다. 오토프리차지제어기(233)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 오토프리차지동작을 제어할 수 있다. 로우경로제어기(234)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 로우경로를 제어할 수 있다.
입출력제어회로(204)는 제1 클럭버퍼(241), 클럭인에이블신호생성기(242), 제2 클럭버퍼(243), 제1 분주기(244), 제2 분주기(245), 내부클럭드라이버(246), 입출력제어기(247) 및 데이터경로제어기(248)를 포함할 수 있다. 제1 클럭버퍼(241)는 클럭(CK_t, CK_c)을 버퍼링하여 입력받을 수 있다. 클럭인에이블신호생성기(242)는 제1 클럭버퍼(241)를 통해 버퍼링되어 입력된 클럭(CK_t, CK_c)이 활성화된 후 클럭인에이블신호를 생성할 수 있다. 제2 클럭버퍼(243)는 데이터 입출력을 위한 데이터클럭(WCK, WCKB)을 버퍼링하여 입력받을 수 있다. 제1 분주기(244)는 제2 클럭버퍼(243)를 통해 버퍼링되어 입력된 데이터클럭(WCK, WCKB)을 분주할 수 있다. 제2 분주기(245)는 제1 분주기(244)를 통해 분주된 클럭을 입력받아 분주할 수 있다. 내부클럭드라이버(246)는 제1 분주기(244)를 통해 분주된 클럭을 입력받아 분주하여 내부데이터클럭(IWCK[0:3])을 생성할 수 있다. 입출력제어기(247)는 제2 분주기(245)를 통해 분주된 클럭과 내부데이터클럭(IWCK[0:3])을 입력받아 데이터 입출력을 제어할 수 있다. 데이터경로제어기(248)는 입출력제어기(247)을 통해 전달된 신호와 내부클럭드라이버(246)에 의해 생성된 내부데이터클럭(IWCK[0:3])을 토대로 데이터입출력에 사용되는 데이터경로를 제어할 수 있다.
데이터입출력회로(205)는 수신기(251), 직병렬변환기(252), 라이트드라이버(253), 라이트멀티플렉서(254), 리드멀티플렉서(255), 리드드라이버(256), 직렬변환기(257) 및 송신기(258)를 포함할 수 있다. 수신기(251)는 내부데이터클럭(IWCK[0:3])에 동기하여 데이터기준전압(VREF_DQ)을 토대로 전송데이터(DQ)를 수신할 수 있다. 직병렬변화기(252)는 수신기(251)를 통해 직렬 입력된 전송데이터(DQ)를 병렬로 변환할 수 있다. 라이트드라이버(253)는 병렬 변환된 데이터를 구동하여 라이트멀티플렉서(254)로 전달할 수 있다. 라이트멀티플렉서(254)는 라이트드라이버(253)를 통해 구동된 데이터를 멀티플렉싱을 통해 입출력라인에 실어 디램코어(206)에 전달할 수 있다. 리드멀티플렉서(255)는 리드동작 시 디램코어(206)에서 입출력라인을 통해 출력된 데이터를 멀티플렉싱하여 리드드라이버(256)로 출력할 수 있다. 리드드라이버(256)는 리드멀티플렉서(255)를 통해 전달된 데이터를 구동하여 직렬변환기(257)로 출력할 수 있다. 직렬변환기(257)는 리드드라이버(256)를 통해 구동되어 병렬로 입력된 데이터를 직렬로 변환할 수 있다. 송신기(258)는 직렬변환기(257)에서 직렬로 변환된 데이터를 전송데이터(DQ)로 전송할 수 있다.
디램코어(206)는 리드라이트제어신호(RD/WR Control)를 토대로 데이터입출력회로(205)를 통해 데이터를 입출력하는 리드동작 또는 라이트동작을 수행할 수 있다. 디램코어(206)는 로우경로제어신호(ACT/PCG/REF Control)를 토대로 액티브동작, 프리차지동작 및 리프레쉬동작을 수행할 수 있다.
100: 반도체장치 1: 커맨드디코더
2: 어드레스디코더 3: 모드신호생성회로
4: 플래그생성회로 5:시프팅라이트신호생성회로
6: 시프팅리드신호생성회로 7: 시프팅어드레스생성회로
8: 라이트어드레스제어회로 9: 리드어드레스제어회로
10: 뱅크어드레스래치회로 41: 라이트플래그생성회로
42: 내부라이트플래그생성회로

Claims (20)

  1. 모드신호를 토대로 클럭에 동기하여 라이트신호의 발생시점을 시프팅하여 시프팅라이트신호를 생성하는 시프팅라이트신호생성회로;
    상기 모드신호를 토대로 상기 클럭에 동기하여 내부어드레스의 발생시점을 시프팅하여 시프팅내부어드레스를 생성하는 시프팅어드레스생성회로; 및
    상기 라이트신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅라이트신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 라이트뱅크어드레스를 생성하는 뱅크어드레스래치회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모드신호는 제1 내지 제N 모드신호들을 포함하고(여기서, “N”은 2 이상의 자연수를 나타내고),
    상기 클럭에 대한 데이터클럭의 주파수 비, 컬럼동작이 수행되는 뱅크모드 및 버스트랭쓰에 대한 정보에 따라 상기 다수의 모드신호들 중 하나가 선택적으로 발생되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모드신호는 제1 내지 제N 모드신호들을 포함하고(여기서, “N”은 2 이상의 자연수를 나타내고),
    상기 시프팅라이트신호는 상기 제1 내지 제N 모드신호들 중 발생되는 모드신호에 대응하는 상기 클럭의 주기구간만큼 상기 라이트신호의 발생시점을 시프팅하여 생성되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모드신호는 제1 내지 제N 모드신호들을 포함하고(여기서, “N”은 2 이상의 자연수를 나타내고),
    상기 시프팅내부어드레스는 상기 제1 내지 제N 모드신호들 중 발생되는 모드신호에 대응하는 상기 클럭의 주기구간만큼 상기 내부어드레스의 발생시점을 시프팅하여 생성되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 뱅크어드레스래치회로는 라이트입력제어신호를 토대로 상기 래치된 내부어드레스를 저장하고, 상기 라이트입력제어신호를 토대로 상기 래치된 시프팅내부어드레스를 저장하며, 라이트출력제어신호를 토대로 상기 저장된 내부어드레스로부터 상기 라이트뱅크어드레스를 생성하고, 상기 라이트출력제어신호를 토대로 상기 저장된 시프팅내부어드레스로부터 상기 라이트뱅크어드레스를 생성하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 라이트입력제어신호는 상기 라이트신호 또는 상기 시프팅라이트신호가 발생되는 경우 발생되고, 상기 라이트출력제어신호는 라이트플래그 또는 내부라이트플래그가 발생하는 경우 발생되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 라이트플래그는 상기 라이트신호를 라이트레이턴시에 대응하는 구간만큼 지연시켜 생성되고, 상기 내부라이트플래그는 상기 모드신호를 토대로 상기 라이트플래그의 발생시점을 시프팅하여 생성되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모드신호를 토대로 리드신호의 발생시점을 시프팅하여 시프팅리드신호를 생성하는 시프팅리드신호생성회로를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 뱅크어드레스래치회로는 상기 리드신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅리드신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 리드뱅크어드레스를 생성하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 뱅크어드레스래치회로는 리드제어신호를 토대로 상기 래치된 내부어드레스로부터 상기 리드뱅크어드레스를 생성하고, 상기 리드제어신호를 토대로 상기 래치된 시프팅내부어드레스로부터 상기 리드뱅크어드레스를 생성하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 리드제어신호는 상기 리드신호 또는 상기 시프팅리드신호가 발생된 시점부터 리드지연구간이 경과되는 시점에서 발생되는 반도체장치.
  12. 모드신호를 토대로 클럭에 동기하여 리드신호의 발생시점을 시프팅하여 시프팅리드신호를 생성하는 시프팅리드신호생성회로;
    상기 모드신호를 토대로 상기 클럭에 동기하여 내부어드레스의 발생시점을 시프팅하여 시프팅내부어드레스를 생성하는 시프팅어드레스생성회로; 및
    상기 리드신호를 토대로 상기 내부어드레스를 래치하여 저장하고, 상기 시프팅리드신호를 토대로 상기 시프팅내부어드레스를 래치하여 저장하며, 상기 저장된 내부어드레스와 상기 저장된 시프팅내부어드레스로부터 리드뱅크어드레스를 생성하는 뱅크어드레스래치회로를 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 뱅크어드레스래치회로는 리드제어신호를 토대로 상기 래치된 내부어드레스로부터 상기 리드뱅크어드레스를 생성하고, 상기 리드제어신호를 토대로 상기 래치된 시프팅내부어드레스로부터 상기 리드뱅크어드레스를 생성하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 리드제어신호는 상기 리드신호 또는 상기 시프팅리드신호가 발생된 시점부터 리드지연구간이 경과되는 시점에서 발생되는 반도체장치.
  15. 라이트신호를 토대로 내부어드레스를 래치하는 제1 내부어드레스래치;
    시프팅라이트신호를 토대로 시프팅내부어드레스를 래치하는 제2 내부어드레스래치; 및
    라이트입력제어신호를 토대로 상기 제1 내부어드레스래치에 의해 래치된 상기 내부어드레스를 저장하고, 상기 라이트입력제어신호를 토대로 상기 제2 내부어드레스래치에 의해 래치된 상기 시프팅내부어드레스를 저장하며, 라이트출력제어신호를 토대로 상기 저장된 내부어드레스를 라이트뱅크어드레스를 생성하기 위해 출력하고, 상기 라이트출력제어신호를 토대로 상기 저장된 시프팅내부어드레스를 상기 라이트뱅크어드레스를 생성하기 위해 출력하는 파이프래치를 포함하되,
    상기 시프팅라이트신호는 모드신호를 토대로 클럭에 동기하여 상기 라이트신호의 발생시점을 시프팅하여 생성되는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 시프팅내부어드레스는 상기 모드신호를 토대로 상기 클럭에 동기하여 상기 내부어드레스를 시프팅하여 생성되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 모드신호는 제1 내지 제N 모드신호들을 포함하고(여기서, “N”은 2 이상의 자연수를 나타내고), 상기 클럭에 대한 데이터클럭의 주파수 비, 컬럼동작이 수행되는 뱅크모드 및 상기 컬럼동작을 위해 설정된 버스트랭쓰에 따라 상기 제1 내지 제N 모드신호들 중 하나가 선택적으로 발생되는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 라이트입력제어신호는 상기 라이트신호 또는 상기 시프팅라이트신호가 발생되는 경우 발생되고, 상기 라이트출력제어신호는 라이트플래그 또는 내부라이트플래그가 발생하는 경우 발생되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    리드신호를 토대로 상기 내부어드레스를 래치하는 제3 내부어드레스래치; 및
    시프팅리드신호를 토대로 상기 시프팅내부어드레스를 래치하는 제4 내부어드레스래치를 더 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 리드제어신호를 토대로 상기 래치된 내부어드레스를 리드뱅크어드레스를 생성하기 위해 버퍼링하고, 상기 리드제어신호를 토대로 상기 래치된 시프팅내부어드레스를 상기 리드뱅크어드레스를 생성하기 위해 버퍼링하는 내부어드레스버퍼를 더 포함하는 반도체장치.
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