JP2012108979A - 半導体装置 - Google Patents

Abstract

【課題】レイテンシカウンタの制御に必要な制御信号のビット数を低減する。
【解決手段】内部コマンド信号ＩＣＭＤに奇数サイクルのレイテンシを与えるか否かを選択する第１のレイテンシカウンタ１１０と、内部コマンド信号に２サイクル単位でレイテンシを与える第２のレイテンシカウンタ１２０とを備え、これらレイテンシカウンタ１１０，１２０が直列接続されている。これにより、設定可能なレイテンシの種類よりもレイテンシを設定するための制御情報のビット数が少なくなることから、配線密度を低減することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、内部コマンド信号を遅延させるレイテンシカウンタを備えた半導体装置に関する。

シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリ装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリ装置は、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。

しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。

リード動作時におけるこの遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロックサイクル後に最初のデータが出力されることになる。

このような遅延は、ライト動作時においても必要である。ライト動作時においては、ライトコマンドが発行された後、所定の遅延時間が経過してから、外部クロックに同期してデータを連続的に入力する必要がある。ライト動作時におけるこの遅延時間は一般に「ＣＡＳライトレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳライトレイテンシが５（ＣＷＬ＝５）であれば、外部クロックに同期してライトコマンドを取り込んだ後、５クロックサイクル後の外部クロックに同期して最初のデータを入力する必要がある。

さらに、ＤＤＲ２（Double Data Rate 2）型以降のＳＤＲＡＭでは、コントローラがリードコマンドやライトコマンドを本来の発行タイミングよりも先行して同期式メモリ装置へ発行することが可能なポステッドＣＡＳ方式が採用されている。先行してコマンドを発行するタイミング、つまり、リードコマンドやライトコマンドを発行すべき本来のタイミングと、先行して実際にリードコマンドやライトコマンドを発行するタイミングとの差は、アディティブレイテンシ（ＡＬ）と呼ばれる。したがって、例えばリード動作においては、リードコマンドが発行されてからリードデータの出力が開始されるまでの期間は、ＡＬ＋ＣＬで定義される。

ポステッドＣＡＳ方式を用いる場合、メモリコントローラがリードコマンドやライトコマンドを発行すると、半導体装置（同期式メモリ装置）は、直ちにカラム系制御回路を起動するのではなく、アディティブレイテンシの経過を待ってからカラム系制御回路を起動する必要がある。このため、外部から供給されたリードコマンドやライトコマンドを半導体装置の内部で遅延させるＦＩＦＯ回路が用いられる。このようなＦＩＦＯ回路は、一般に「レイテンシカウンタ」と呼ばれる。レイテンシカウンタとしては、シフトレジスタを用いることが最も一般的である。

特開２０１０−３３９７号公報

本発明者は、過去に新たなレイテンシカウンタを提案した（特許文献１）。特許文献１に記載されたレイテンシカウンタは、レイテンシが奇数であるか偶数であるかを選択する回路部分と、内部コマンド信号に２クロックサイクル単位で遅延を与える回路部分とを用い、これらを並列接続することによって、回路規模の縮小と消費電力の低減を図るものである。しかしながら、近年においては配線ピッチの縮小がトランジスタの縮小に追いつかず、このため、回路規模を縮小すると当該回路の上部に十分な数の配線を形成できないという新たな問題が生じている。

本発明の一側面による半導体装置は、内部コマンド信号が供給される第１のレジスタと、前記第１のレジスタの出力が供給される第２のレジスタと、前記第１と第２のレジスタの夫々の出力のうちいずれか一方の出力を、レイテンシ情報を有する複数の情報信号のうちの第１の制御信号に対応して、第１の信号として出力ノードから出力する第１のセレクタと、第３のレジスタ、第４のレジスタ、第２のセレクタ、及び第１乃至第４のノードをそれぞれ有する複数の同期回路と、を備え、前記第１のノードは、前記第３のレジスタの入力ノードに接続し、前記第２のノードは、前記第２のセレクタの出力ノードに接続し、前記第３のレジスタの出力は、前記第４のレジスタの入力ノードに供給し、前記第４のレジスタの出力は、前記第２のセレクタの第１の入力ノードに供給し、前記第３のノードは、前記第２のセレクタの第２の入力ノードに接続し、前記第４のノードは、前記第２のセレクタの第３の入力ノードに接続し、よって前記第２のセレクタが前記第１の入力ノードと前記第２の入力ノードのいずれか一方のノードを、前記第４のノードの論理によって、前記第２のノードに接続し、前記複数の同期回路が有する複数の前記第３のノードのそれぞれは、前記第１のセレクタの出力ノードに共通接続し、よって、前記第１の信号が共通に供給され、前記複数の同期回路が有する複数の前記第４のノードは、前記複数の情報信号のうち前記第１の制御信号と異なり、更にそれぞれ異なる複数の第２の制御信号が供給され、前記複数の同期回路のうち第１ステージである第１の同期回路が有する前記第１のノードは、前記第１のセレクタの出力ノードに接続し、前記第１の同期回路が有する前記第２のノードは、前記複数の同期回路のうち第２ステージである第２の同期回路が有する前記第１のノードに接続し、前記第１乃至第４のレジスタは、同期信号に応答して前記内部コマンド信号を伝送するシフトレジスタであり、前記第１と第２のレジスタは、同期信号の２サイクルによって前記内部コマンド信号を伝送し、前記第３と第４のレジスタは、同期信号の２サイクルによって前記内部コマンド信号を伝送する。

本発明の他の側面による半導体装置は、内部コマンド信号が入力されるコマンド入力ラインと、所定のレイテンシ後に前記内部コマンド信号が出力されるコマンド出力ラインと、第１及び第２のレイテンシカウンタと、を備え、前記第１及び第２のレイテンシカウンタは、前記コマンド入力ラインと前記コマンド出力ラインとの間に直列接続され、前記コマンド入力ラインから入力された前記内部コマンド信号に所定のレイテンシを与えて前記コマンド出力ラインから出力し、前記第１のレイテンシカウンタは、第１の制御情報に基づいて、前記内部コマンド信号に奇数サイクルのレイテンシを与えるか否かを選択し、前記第２のレイテンシカウンタは、第２の制御情報に基づいて、前記内部コマンド信号に２サイクル単位でレイテンシを与えることを特徴とする。

本発明によれば、レイテンシを設定するための制御情報のビット数が削減されることから、制御情報を伝送するための配線密度を低減することが可能となる。

本発明の原理を説明するためのブロック図である。 本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 第１の実施形態によるレイテンシカウンタ１００の回路図である。 レイテンシカウンタ１００，２００における制御信号ＬＥ，Ｌ０〜Ｌ１０の値とレイテンシとの関係を示す表である。 レイテンシカウンタ１００の動作を説明するための波形図である。 比較例によるレイテンシカウンタ３００の回路図である。 レイテンシカウンタ３００における制御信号Ｌ０〜Ｌ１２の値とレイテンシとの関係を示す表である。 第２の実施形態によるレイテンシカウンタ２００の回路図である。 レジスタ２１１の回路図である。 レジスタ２１３の回路図である。 レイテンシカウンタ２００の動作を説明するための波形図である。 第１の実施形態の第１の変形例によるレイテンシカウンタ３００の回路図及び制御信号ＬＥ，Ｌ０〜Ｌ１０，ＬＦの値とレイテンシとの関係を示す表である。 第１の実施形態の第２の変形例によるレイテンシカウンタ４００の回路図である。 第１の実施形態の第３の変形例によるレイテンシカウンタ５００の回路図である。 第１の実施形態の第４の変形例によるレイテンシカウンタ６００の回路図である。 第１の実施形態の第５の変形例によるレイテンシカウンタ７００及びレジスタ３１１，３２１，３２２の回路図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、供給される内部コマンド信号に奇数サイクルのレイテンシを与えるか否かを選択する第１のレイテンシカウンタと、第１のレイテンシカウンタの出力が供給され、前記内部信号または前記奇数サイクルのレイテンシが与えられた内部信号に対して、２サイクル単位でレイテンシを与えるか否かを選択する第２のレイテンシカウンタと、を直列に接続することを技術思想とするものである。これにより、設定可能なレイテンシの種類よりもレイテンシを設定するための制御情報のビット数が少なくなることから、配線密度を低減することが可能となる。

図１は、本発明の原理を説明するためのブロック図である。

図１に示す本発明の原理による半導体装置は、内部コマンド信号ＩＣＭＤ＿ＩＮに１クロックサイクルのレイテンシを与えるか否かを選択する第１のレイテンシカウンタ１と、内部コマンド信号ＩＣＭＤ＿ａに２クロックサイクル単位でレイテンシを与えるか否かを選択する第２のレイテンシカウンタ２とが直列に接続された構成を有している。内部コマンド信号ＩＣＭＤ＿ＩＮはコマンド入力ラインＬ＿ＩＮを介して入力され、内部コマンド信号ＩＣＭＤ＿ＯＵＴはコマンド出力ラインＬ＿ＯＵＴを介して出力される。内部コマンド信号ＩＣＭＤ＿ａは、第１のレイテンシカウンタ１の出力信号であり、第２のレイテンシカウンタ２の入力信号である。第１及び第２のレイテンシカウンタ１，２は、それぞれ内部クロック信号ＩＣＬＫに同期する回路である。

レイテンシカウンタ１は、内部クロック信号ＩＣＬＫに同期して内部コマンド信号ＩＣＭＤ＿ＩＮをラッチするレジスタ１ａと、レジスタ１ａを通過した内部コマンド信号とレジスタ１ａを通過していない内部コマンド信号のいずれか一方を選択するセレクタ１ｂとを備えている。レジスタ１ａは、例えば内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して内部コマンド信号ＩＣＭＤ＿ＩＮをラッチする回路であり、したがって、レジスタ１ａを通過した内部コマンド信号は１クロックサイクル遅延される。セレクタ１ｂは、２つの入力ノードと１つの出力ノードを有し、２つの入力ノードのいずれか一つと出力ノードとが、電気的に導通する。セレクタ１ｂによる選択は第１の制御信号ＬＥに基づいて行われる。

レイテンシカウンタ２は、レイテンシカウンタ１を通過した内部コマンド信号ＩＣＭＤ＿ａに２クロックサイクルの遅延を与える複数個の同期回路２−ｎ〜２−０が直列接続された構成を有している。各同期回路２−ｎ〜２−０は、レイテンシカウンタ１と類似した回路構成を有しており、入力された内部コマンド信号を内部クロック信号ＩＣＬＫに同期してラッチすることにより２クロックサイクルの遅延を与えるレジスタ２ａと、レジスタ２ａを通過した内部コマンド信号とレジスタ２ａを通過していない内部コマンド信号のいずれか一方を選択するセレクタ２ｂとを備えている。レジスタ２ａは、例えば、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して内部コマンド信号ＩＣＭＤ＿ＩＮをラッチする２個のレジスタが直列接続されてなる回路であり、したがって、レジスタ２ａを通過した内部コマンド信号は２クロックサイクル遅延される。複数のセレクタ２ｂのそれぞれは、２つの入力ノードと１つの出力ノードを有し、２つの入力ノードのいずれか一つと出力ノードとが、電気的に導通する。複数のセレクタ２ｂによる選択は、複数の第２の制御信号Ｌ０〜Ｌｎのそれぞれ対応するビットに基づいて行われる。

複数の同期回路２−（ｎ−２）〜２−０に含まれるレジスタ２ａの入力ノードは、前段の複数の同期回路２−ｎ〜２−２の出力ノードに接続されている。また、複数の同期回路２−ｎ〜２−０に含まれるセレクタ２ｂの他方の入力ノードには、内部コマンド信号ＩＣＭＤ＿ａが共通に供給される。初段の同期回路２−ｎに含まれるレジスタ２ａの入力ノードにも、内部コマンド信号ＩＣＭＤ＿ａが供給される。そして、最終段の同期回路２−０の出力ノードから内部コマンド信号ＩＣＭＤ＿ＯＵＴが出力される。

制御信号ＬＥ及び複数の制御信号Ｌ０〜Ｌｎは、レイテンシを設定するための複数の信号である。このうち、制御信号ＬＥは、内部クロック信号ＩＣＬＫに関連してレイテンシを偶数に設定するか奇数に設定するかを選択するための１ビットの信号である。また、複数の制御信号Ｌ０〜Ｌｎは、それぞれレイテンシを偶数値で示す複数の信号であり、いずれか１ビットが活性レベルとなる。活性レベルとなった制御信号Ｌは、対応するレジスタ２の出力ノードと出力ノードとを、電気的に接続する。非活性レベルとなった制御信号Ｌは、対応するレジスタ２をバイパスするよう様に内部コマンド信号ＩＣＭＤ＿ａのノードと出力ノードとを、電気的に接続する。

かかる構成により、内部コマンド信号ＩＣＭＤ＿ＩＮに与えることが可能なレイテンシの種類は、０〜ｎ＋１までとなる。例えば、レイテンシを０とする場合には、制御信号ＬＥによって偶数を選択、つまりレジスタ１ａをバイパスし、さらに、制御信号Ｌ０によって同期回路２−０内のレジスタ２ａをバイパスすればよい。レイテンシを１とする場合には、制御信号ＬＥによって奇数を選択、つまりレジスタ１ａを通過させ、さらに、制御信号Ｌ０によって同期回路２−０内のレジスタ２ａをバイパスすればよい。レイテンシを２とする場合には、制御信号ＬＥによって偶数を選択、つまりレジスタ１ａをバイパスし、さらに、同期回路２−０の前段である第１の同期回路が有する第１のセレクタ２ｂに関連する制御信号Ｌによって第１の同期回路が有するレジスタ２ａをバイパスし、制御信号Ｌ０によって同期回路２−０内のレジスタ２ａを通過させればよい。レイテンシを３とする場合には、制御信号ＬＥによって奇数を選択、つまりレジスタ１ａを通過させ、さらに、同期回路２−０の前段である第１の同期回路が有する第１のセレクタ２ｂに関連する制御信号Ｌによって第１の同期回路が有するレジスタ２ａをバイパスし、制御信号Ｌ０によって同期回路２−０内のレジスタ２ａを通過させればよい。レイテンシが４以上であれば、複数の同期回路２−ｎ〜２−０がそれぞれ有する複数のレジスタ２ａを順次、直列に通過させるように、それぞれ対応する複数のセレクタ２ｂを、同期回路２−０側から同期回路２−ｎ側へ制御すれば良い。尚、レイテンシをｎ＋１とする場合には、制御信号ＬＥによって奇数を選択、つまりレジスタ１ａを通過させ、さらに、ｎの数に関連する制御信号Ｌ０〜Ｌｎのいずれか一つを活性化させて、複数の同期回路２−ｎ〜２−０がそれぞれ有する複数のレジスタ２ａを順次、直列に通過させるように、それぞれ対応する複数のセレクタ２ｂを、同期回路２−０側から同期回路２−ｎ側へ制御すれば良い。

以上により、レイテンシを設定するための複数の制御信号ＬＥ，Ｌ０〜Ｌｎの本数が削減されることから、配線密度を低減することが可能となる。また、２クロックサイクル単位でレイテンシを計数する第２のレイテンシカウンタ２の構成によって複数のレジスタ２ａの数を軽減している。よって、内部コマンド信号ＩＣＭＤ＿ａの信号負荷が低減されることから、動作速度を向上させることも可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ及び電源端子１６ａ，１６ｂを備えている。その他、キャリブレーション端子やクロックイネーブル端子なども含まれているが、これらについては図示を省略している。

クロック端子１１ａ，１１ｂは、それぞれクロック信号ＣＫ，／ＣＫが供給される端子であり、供給されたクロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は、タイミング発生回路２２及びＤＬＬ回路２３に供給される。タイミング発生回路２２は外部クロック信号ＣＫと同じクロックサイクルを有する内部クロックＩＣＬＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は出力用クロックＬＣＬＫを生成し、これをデータ出力系の回路に供給する役割を果たす。

ＤＬＬ回路２３が生成する出力用クロックＬＣＬＫは、クロック信号ＣＫ，／ＣＫに対して位相制御された信号であり、リードデータＤＱ（及びデータストローブ信号ＤＱＳ，／ＱＤＳ）の位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、クロック信号ＣＫ，／ＣＫに対してやや位相が進められる。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１を介してコマンドデコーダ３２に供給される。コマンドデコーダ３２は、チップセレクト信号／ＣＳがイネーブルであり、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥのそれぞれの論理に対応して、８通りの複数の内部コマンド信号を生成する。コマンドデコーダ３２は、更に、内部クロックＩＣＬＫに同期して、コマンド信号の保持などを行うことによって、複数の内部コマンドＩＣＭＤを生成する回路である。コマンド信号の保持、すなわちレイテンシのカウント動作は、コマンドデコーダ３２に含まれるレイテンシカウンタ１００又は２００によって行われる。レイテンシカウンタ１００又は２００による遅延量は、モードレジスタ５６に設定された設定値ＡＬによって変化させることができる。コマンドデコーダ３２によって生成された内部コマンドは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、ライト制御回路５４、ＦＩＦＯカウンタ５５及びモードレジスタ５６などに供給される。ＦＩＦＯカウンタ５５は、リードコマンド又はライトコマンドが発行された後、カラム系の各回路ブロックが所定のタイミングで動作するよう、各種タイミング信号を生成する回路である。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１を介してアドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系救済回路６１に供給され、カラムアドレスについてはカラム系救済回路６２に供給される。また、ロウ系救済回路６１には、リフレッシュカウンタ６３によって生成されるロウアドレスも供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５６に供給される。

ロウ系救済回路６１は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路６１の動作は、ロウ系制御回路５１によって制御され、その出力はロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。図２に示すように、メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、それぞれ対応するセンスアンプ７３に接続されている。

カラム系救済回路６２は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路６２の動作タイミングは、カラム系制御回路５２によって制御され、その出力はカラムデコーダ７２に供給される。カラムデコーダ７２は、メモリセルアレイ７０に含まれるいずれかのセンスアンプ７３を選択する回路である。カラムデコーダ７２によって選択されたセンスアンプ７３は、リード動作時にはリードアンプ７４に接続され、ライト動作時にはライトアンプ７５に接続される。リードアンプ７４の動作はリード制御回路５３によって制御され、ライトアンプ７５の動作はライト制御回路５４によって制御される。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ出力回路８１及びデータ入力回路８２に接続されている。データ出力回路８１は、ＦＩＦＯ回路８３を介してリードアンプ７４に接続されており、これにより、プリフェッチされた複数のリードデータＤＱがデータ入出力端子１４からバースト出力される。また、データ入力回路８２は、ＦＩＦＯ回路８４を介してライトアンプ７５に接続されており、これにより、データ入出力端子１４からバースト入力された複数のライトデータＤＱがメモリセルアレイ７０に同時に書き込まれる。

データストローブ端子１５ａ，１５ｂは、それぞれデータストローブ信号ＤＱＳ，／ＱＤＳの入出力を行うための端子であり、データストローブ信号出力回路８５及びデータストローブ信号入力回路８６に接続されている。

図２に示すように、データ出力回路８１及びデータストローブ信号出力回路８５には、ＤＬＬ回路２３によって生成される出力用クロックＬＣＬＫと、ＦＩＦＯカウンタ５５によって生成されるタイミング信号が供給される。

電源端子１６ａ，１６ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、内部電圧発生回路８７に接続されている。内部電圧発生回路８７は、各種内部電圧を生成する回路である。

以上が本実施形態による半導体装置１０の全体構成である。次に、半導体装置１０に含まれるレイテンシカウンタ１００について説明する。

図３は、第１の実施形態によるレイテンシカウンタ１００の回路図である。

図３に示すように、第１の実施形態によるレイテンシカウンタ１００は、内部コマンド信号ＩＣＭＤ＿ＩＮをラッチするレジスタ１０１と、レジスタ１０１から出力された内部コマンド信号ＩＣＭＤ０に１クロックサイクルのレイテンシを与えるか否かを選択する第１のレイテンシカウンタ１１０と、レイテンシカウンタ１１０から出力された内部コマンド信号に２サイクル単位でレイテンシを与える第２のレイテンシカウンタ１２０と、が直列接続された構成を有している。内部コマンド信号ＩＣＭＤ＿ＩＮはコマンド入力ラインＬ＿ＩＮを介して入力され、内部コマンド信号ＩＣＭＤ＿ＯＵＴはコマンド出力ラインＬ＿ＯＵＴを介して出力される。内部コマンド信号ＩＣＭＤ＿ＩＮは、コマンドデコーダ３２（図２）内で生成された８通りの複数の内部コマンド信号のいずれかの信号に相当する。内部コマンド信号ＩＣＭＤ＿ＯＵＴは、コマンドデコーダ３２が出力する複数の内部コマンドＩＣＭＤ（図２）のいずれかの信号に相当する。

レジスタ１０１（第１のレジスタ）は、入力ノードに内部コマンド信号ＩＣＭＤ＿ＩＮが供給され、クロックノードに内部クロック信号ＩＣＬＫが供給される回路であり、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して内部コマンド信号ＩＣＭＤ＿ＩＮをラッチする。レジスタ１０１の出力ノードからは、ラッチされた内部コマンド信号ＩＣＭＤ０が出力される。内部コマンド信号ＩＣＭＤ０は、第１のレイテンシカウンタ１１０に供給される。

第１のレイテンシカウンタ１１０は、内部クロック信号ＩＣＬＫに同期して内部コマンド信号ＩＣＭＤ０をラッチするレジスタ１１１（第２のレジスタ）と、レジスタ１１１から出力された内部コマンド信号ＩＣＭＤ１とレジスタ１０１から出力された内部コマンド信号ＩＣＭＤ０のいずれか一方を選択するセレクタ１１２（第１のセレクタ）とを備えている。レジスタ１１１は、入力ノードに内部コマンド信号ＩＣＭＤ０が供給され、クロックノードに内部クロック信号ＩＣＬＫが供給される回路であり、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して内部コマンド信号ＩＣＭＤ０をラッチする回路である。レジスタ１１１の出力ノードからは、ラッチされた内部コマンド信号ＩＣＭＤ１が出力される。したがって、レジスタ１１１を通過した内部コマンド信号ＩＣＭＤ１は、１クロックサイクル遅延される。セレクタ１１２による選択は、第１の制御信号ＬＥに基づいて行われる。具体的には、制御信号ＬＥがハイレベルであれば内部コマンド信号ＩＣＭＤ０が選択され、制御信号ＬＥがローレベルであれば内部コマンド信号ＩＣＭＤ１が選択される。セレクタ１１２の第１の入力ノードには、内部コマンド信号ＩＣＭＤ１が供給され、セレクタ１１２の第２の入力ノードには、内部コマンド信号ＩＣＭＤ０が供給される。

第２のレイテンシカウンタ１２０は、第１のレイテンシカウンタ１１０を通過した内部コマンド信号ＩＣＭＤ０又はＩＣＭＤ１（第１の信号）に２クロックサイクルの遅延を与える複数個の同期回路１２０−１０〜１２０−０が、直列接続された構成を有している。

複数の同期回路１２０−１０〜１２０−０のそれぞれは、クロックノードに内部クロック信号ＩＣＬＫが供給されるレジスタ１２１，１２２（第３及び第４のレジスタ）と、セレクタ１２３（第２のセレクタ）と、第１〜第４のノードＮ１〜Ｎ４をそれぞれ有している。第１のノードＮ１はレジスタ１２１の入力ノードであり、第２のノードＮ２はセレクタ１２３の出力ノードであり、第３のノードＮ３はセレクタ１２３の第２の入力ノードであり、第４のノードＮ４はセレクタ１２３の選択ノードである。また、レジスタ１２１の出力はレジスタ１２２の入力ノードに供給され、レジスタ１２２の出力はセレクタ１２３の第１の入力ノードに供給される。

これにより、セレクタ１２３は、第１の入力ノードと第２の入力ノードのいずれか一方を第４のノードから供給される制御信号の論理によって選択し、これを第２のノードＮ２に出力する。具体的には、対応する制御信号Ｌ１０〜Ｌ０がローレベルであればレジスタ１２２の出力を選択し、対応する制御信号Ｌ１０〜Ｌ０がハイレベルであれば第１のレイテンシカウンタ１１０から出力される内部コマンド信号ＩＣＭＤ０又はＩＣＭＤ１が選択される。

これら複数の同期回路１２０−１０〜１２０−０の複数の第３のノードＮ３のそれぞれは、セレクタ１１２の出力ノードに共通接続されている。これにより、これら複数の第３のノードＮ３には、第１のレイテンシカウンタ１１０を通過した内部コマンド信号ＩＣＭＤ０又はＩＣＭＤ１が共通に供給される。かかる構成により、同期回路１２０−１０〜１２０−０の一つを通過するごとに、内部コマンド信号が２クロックサイクル遅延させることになる。

複数の同期回路１２０−１０〜１２０−０にそれぞれ含まれる複数のセレクタ１２３の選択ノードには、複数の第２の制御信号Ｌ１０〜Ｌ０の対応するビットがそれぞれ供給される。これにより、レイテンシカウンタ１１０を通過した内部コマンド信号ＩＣＭＤ０又はＩＣＭＤ１の入力先は、同期回路１２０−１０〜１２０−０のいずれかとなる。

そして、最終段の同期回路１２０−０から出力される内部コマンド信号は、バッファ１３０を介し内部コマンド信号ＩＣＭＤ＿ＯＵＴとして出力される。以上の構成により、内部コマンド信号ＩＣＭＤ＿ＩＮに与えるレイテンシの種類は、０〜１３までの値を取ることができる。

図４は、制御信号ＬＥ，Ｌ０〜Ｌ１０の値とレイテンシとの関係を示す表である。

図４に示すように、レイテンシを偶数に設定する場合には制御信号ＬＥがハイレベルに設定され、レイテンシを奇数に設定する場合には制御信号ＬＥがローレベルに設定される。換言すれば、第１のレイテンシカウンタ１１０によって１クロックサイクルのカウントを行わない場合には制御信号ＬＥがハイレベルに設定され、第１のレイテンシカウンタ１１０によって１クロックサイクルのカウントを行う場合には制御信号ＬＥがローレベルに設定される。また、制御信号Ｌ０〜Ｌ１０のいずれかＬｉ（ｉ＝０〜１０の偶数）を活性化させると、第２のレイテンシカウンタ１２０によってｉクロックサイクルのカウントが行われる。

そして、これらレイテンシカウンタ１１０，１２０が直列に接続されていることから、設定可能なレイテンシは０〜１３までの任意の値となる。このように、本実施形態では、設定可能なレイテンシの種類が１４種類存在する一方で、レイテンシを設定するための制御信号ＬＥ，Ｌ０〜Ｌ１０のビット数が７ビットで足りる。このため、制御信号の伝送に用いる配線の配線密度を低減することが可能となる。

図５は、本実施形態によるレイテンシカウンタ１００の動作を説明するための波形図である。

図５に示す例では、レイテンシが５に設定されており（ＡＬ＝５）、したがって制御信号ＬＥはローレベル、制御信号Ｌ４はローレベルである（図４参照）。図５に示すように、外部クロック信号ＣＫのアクティブエッジ０に同期してリードコマンドＲＥＡＤが発行されると、コマンドデコーダ３２によって内部コマンド信号ＩＣＭＤ＿ＩＮが生成される。内部コマンド信号ＩＣＭＤ＿ＩＮは、図３に示したレジスタ１０１にラッチされ、これにより内部クロック信号ＩＣＬＫのアクティブエッジ０に同期した内部コマンド信号ＩＣＭＤ０が生成される。

内部コマンド信号ＩＣＭＤ０は、レイテンシカウンタ１１０内のレジスタ１１１にラッチされ、内部クロック信号ＩＣＬＫのアクティブエッジ１に同期した内部コマンド信号ＩＣＭＤ１が生成される。本例では、制御信号ＬＥがローレベルであることから、セレクタ１１２は内部コマンド信号ＩＣＭＤ１を選択し、これをレイテンシカウンタ１２０に出力する。

レイテンシカウンタ１２０においては、制御信号Ｌ４がハイレベルに活性化していることから、最終段から２つ前の同期回路１２０−４に内部コマンド信号ＩＣＭＤ１が取り込まれることになる。したがって、最終段から１つ前の同期回路１２０−２と、最終段の同期回路１２０−０に含まれる合計４個のレジスタによって４クロックサイクルの遅延が与えられる。

その結果、レイテンシカウンタ１１０，１２０によって合計５クロックサイクルの遅延が与えられ、内部クロック信号ＩＣＬＫのアクティブエッジ５に同期して内部コマンド信号ＩＣＭＤ＿ＯＵＴが出力される。

図６は、比較例によるレイテンシカウンタ３００の回路図である。

図６に示す比較例においては、レジスタ１０１の後段に縦続接続された１３個のレジスタ３０１〜３１３と、各レジスタ３０１〜３１３の後段にそれぞれ設けられたセレクタ３２１〜３３３とが設けられている。レジスタ１０１，３０１〜３１３は、いずれも内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してラッチ動作を行う回路である。各セレクタ３２１〜３３３には、制御信号Ｌ０〜Ｌ１２の対応するビットがそれぞれ供給される。制御信号Ｌ０〜Ｌ１２は、いずれか１ビットのみがハイレベルとなる信号であり、ハイレベルとなった制御信号に対応するセレクタが内部コマンド信号ＩＣＭＤ０を選択する。

図７は、比較例のレイテンシカウンタ３００における制御信号Ｌ０〜Ｌ１２の値とレイテンシとの関係を示す表である。図７に示すように、比較例においては、制御信号Ｌ０〜Ｌ１２のいずれか１ビットをハイレベルとすることによって、内部コマンド信号ＩＣＭＤ０の入力先となるレジスタを選択している。このため、設定可能なレイテンシを０〜１３までの任意の値とするためには、制御信号Ｌ０〜Ｌ１２のビット数が１３ビット必要であり、制御信号の伝送に用いる配線数が増大する。しかも、内部コマンド信号ＩＣＭＤ０は、１３個のセレクタ３２１〜３３３に共通に供給されるため、内部コマンド信号ＩＣＭＤ０を出力するレジスタ１０１の負荷が重くなる（ファンアウト＝１４）。

これに対し、上述した第１の実施形態によるレイテンシカウンタ１００によれば、レイテンシを設定するための制御信号ＬＥ，Ｌ０〜Ｌ１０のビット数が７ビットで足りることから、制御信号の伝送に用いる配線の配線密度を低減することが可能となる。しかも、内部コマンド信号ＩＣＭＤ０を共通に供給すべきセレクタ１２３の数が７個に削減されることから、内部コマンド信号ＩＣＭＤ０を出力するレジスタ１０１の負荷を半分に低減することが可能となる（ファンアウト＝７）。かかる負荷の低減により、より高速なクロック信号を用いることが可能となる。

次に、本発明の第２の実施形態について説明する。

図８は、第２の実施形態によるレイテンシカウンタ２００の回路図である。

図８に示すように、第２の実施形態によるレイテンシカウンタ２００は、内部クロック信号ＩＣＬＫを２分周することにより、第１及び第２の内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１を生成する分周回路２０１を有している。したがって、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１は、外部クロック信号ＣＫの２倍のクロックサイクルを有し、且つ、外部クロック信号ＣＫのクロックサイクル分だけ互いに位相が異なる信号となる。

本実施形態においても、内部コマンド信号に奇数サイクルのレイテンシを与えるか否かを選択する第１のレイテンシカウンタ２１０と、内部コマンド信号に２サイクル単位でレイテンシを与える第２のレイテンシカウンタ２２０とがコマンド入力ラインＬ＿ＩＮとコマンド出力ラインＬ＿ＯＵＴとの間に直列接続されている。

第１のレイテンシカウンタ２１０は、内部コマンド信号ＩＣＭＤ＿ＩＮを内部クロック信号ＩＣＬＫ０に同期してラッチする第１のレジスタ２１１と、内部コマンド信号ＩＣＭＤ＿ＩＮを内部クロック信号ＩＣＬＫ１に同期してラッチする第２のレジスタ２１２と、第２のレジスタ２１２から出力される内部コマンド信号ＩＣＭＤ０１を内部クロック信号ＩＣＬＫ０に同期してラッチする第３のレジスタ２１３と、第１のレジスタ２１１から出力される内部コマンド信号ＩＣＭＤ００を内部クロック信号ＩＣＬＫ１に同期してラッチする第４のレジスタ２１４を備えている。

さらに、第１のレイテンシカウンタ２１０には、第１のレジスタ２１１から出力される内部コマンド信号ＩＣＭＤ００と第３のレジスタ２１３から出力される内部コマンド信号ＩＣＭＤ１０のいずれか一方を制御情報ＬＥに基づいて選択するセレクタ２１５と、第２のレジスタ２１２から出力される内部コマンド信号ＩＣＭＤ０１と第４のレジスタ２１４から出力される内部コマンド信号ＩＣＭＤ１１のいずれか一方を制御情報ＬＥに基づいて選択するセレクタ２１６とが備えられている。

かかる構成により、セレクタ２１５は、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１のいずれか一方に同期してコマンド入力ラインＬ＿ＩＮに供給された内部コマンド信号ＩＣＭＤ＿ＩＮを、内部クロック信号ＩＣＬＫ０に同期して出力することになる。同様に、セレクタ２１６は、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１のいずれか一方に同期してコマンド入力ラインＬ＿ＩＮに供給された内部コマンド信号ＩＣＭＤ＿ＩＮを、内部クロック信号ＩＣＬＫ１に同期して出力することになる。

ここで、第１のレジスタ２１１は内部クロック信号ＩＣＬＫ０の立ち上がりエッジに同期してラッチ動作を行い、第２のレジスタ２１２は内部クロック信号ＩＣＬＫ１の立ち上がりエッジに同期してラッチ動作を行い、第３のレジスタ２１３は内部クロック信号ＩＣＬＫ０の立ち下がりエッジに同期してラッチ動作を行い、第４のレジスタ２１４は内部クロック信号ＩＣＬＫ１の立ち下がりエッジに同期してラッチ動作を行う。

図９はレジスタ２１１の回路図であり、図１０はレジスタ２１３の回路図である。

図９に示すように、レジスタ２１１は、内部クロック信号ＩＣＬＫ０がローレベルである場合にラッチ動作を行うラッチ回路２１１ａと、内部クロック信号ＩＣＬＫ０がハイレベルである場合にラッチ動作を行うラッチ回路２１１ｂとが縦続接続された構成を有している。このため、入力される内部コマンド信号ＩＣＭＤ＿ＩＮは、内部クロック信号ＩＣＬＫ０の立ち上がりエッジに同期して取り込まれ、内部クロック信号ＩＣＬＫ０の次の立ち上がりエッジまでの間、取り込んだレベルを出力する。レジスタ２１２についても同様である。

図１０に示すように、レジスタ２１３は、内部クロック信号ＩＣＬＫ０がローレベルである場合にラッチ動作を行うラッチ回路２１３ａによって構成されており、内部クロック信号ＩＣＬＫ０がハイレベルである場合にラッチ動作を行う回路部分は設けられていない。このため、入力される内部コマンド信号ＩＣＭＤ０１は、内部クロック信号ＩＣＬＫ０がハイレベルである期間においてそのまま出力され、内部クロック信号ＩＣＬＫ０の立ち下がりエッジに同期して取り込まれる。つまり、レジスタ２１３はスルーラッチ型のレジスタである。レジスタ２１４についても同様である。

ここで、レジスタ２１３，２１４の動作を内部クロック信号ＩＣＬＫ０又はＩＣＬＫ１の立ち下がりエッジに同期させているのは、これらレジスタ２１３，２１４のラッチマージンを１クロックサイクル超に拡大するためである。つまり、レジスタ２１３，２１４の動作を内部クロック信号ＩＣＬＫ０又はＩＣＬＫ１の立ち上がりエッジに同期させると、レジスタ２１３，２１４のラッチマージンが１クロックサイクルとなるが、本実施形態のように、立ち下がりエッジに同期させれば、内部コマンド信号ＩＣＭＤ０１をレジスタ２１３にラッチするためのマージン、及び、内部コマンド信号ＩＣＭＤ００をレジスタ２１４にラッチするためのマージンは、１．５クロックサイクルとなる。

第２のレイテンシカウンタ２２０は、セレクタ２１５の出力を受ける第１のパス２２０Ａと、セレクタ２１６の出力を受ける第２のパス２２０Ｂとを有している。これらのパス２２０Ａ，２２０Ｂの出力はＯＲゲート回路２３０に供給され、コマンド出力ラインＬ＿ＯＵＴから内部コマンド信号ＩＣＭＤ＿ＯＵＴとして出力される。

第１のパス２２０Ａは、内部クロック信号ＩＣＬＫ０に同期して内部コマンド信号をラッチする複数の第１の同期回路が縦続接続された構成を有している。同様に、第２のパス２２０Ｂは、内部クロック信号ＩＣＬＫ１に同期して内部コマンド信号をラッチする複数の第２の同期回路が縦続接続された構成を有している。

第１のパス２２０Ａを構成する各同期回路は、レジスタ２２１Ａとセレクタ２２２Ａからなり、セレクタ２２２Ａの一方の入力ノードにはレジスタ２２１Ａの出力が供給され、他方の入力ノードにはセレクタ２１５の出力が供給される。同様に、第２のパス２２０Ｂを構成する各同期回路は、レジスタ２２１Ｂとセレクタ２２２Ｂからなり、セレクタ２２２Ｂの一方の入力ノードにはレジスタ２２１Ｂの出力が供給され、他方の入力ノードにはセレクタ２１６の出力が供給される。

第１のパス２２０Ａに含まれる複数のセレクタ２２２Ａ及び第２のパス２２０Ｂに含まれる複数のセレクタ２２２Ｂには、制御信号Ｌ０〜Ｌ１０の対応するビットが供給され、その論理レベルに基づいて入力ノードが選択される。具体的には、制御信号Ｌ０〜Ｌ１０の対応するビットがローレベルである場合にはレジスタ２２１Ａ，２２１Ｂの出力を選択し、制御信号Ｌ０〜Ｌ１０の対応するビットがハイレベルである場合にはセレクタ２１５，２１６の出力を選択する。制御信号Ｌ０〜Ｌ１０は、１ビットのみがハイレベルに活性化される信号である。

かかる構成により、第１のパス２２０Ａにおいてはセレクタ２１５の出力をいずれの同期回路に入力するのか制御信号Ｌ０〜Ｌ１０に基づいて選択され、第２のパス２２０Ｂにおいてはセレクタ２１６の出力をいずれの同期回路に入力するのか制御信号Ｌ０〜Ｌ１０に基づいて選択されることになる。換言すれば、セレクタ２１５，２１６の出力を通過させる同期回路の段数が制御信号Ｌ０〜Ｌ１０に基づいて選択される。同期回路に含まれるレジスタ２２１Ａ，２２１Ｂのクロックノードには、それぞれ分周された内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１が供給されていることから、１段分の同期回路によって２クロックサイクルの遅延が与えられることになる。

制御信号ＬＥ，Ｌ０〜Ｌ１０の値と、得られるレイテンシとの関係は図４に示した通りである。つまり、レイテンシを偶数に設定する場合には制御信号ＬＥがハイレベルに設定され、レイテンシを奇数に設定する場合には制御信号ＬＥがローレベルに設定される。また、制御信号Ｌ０〜Ｌ１０のいずれかＬｉ（ｉ＝０〜１０の偶数）を活性化させると、第２のレイテンシカウンタ２２０によってｉクロックサイクルのカウントが行われる。そして、これらレイテンシカウンタ２１０，２２０が直列に接続されていることから、設定可能なレイテンシは０〜１３までの任意の値となる。

図１１は、本実施形態によるレイテンシカウンタ２００の動作を説明するための波形図である。

図１１に示す例では、レイテンシが５に設定されており（ＡＬ＝５）、したがって制御信号ＬＥはローレベル、制御信号Ｌ４はローレベルである（図４参照）。図１１に示すように、内部クロック信号ＩＣＬＫ０は外部クロック信号ＣＫの偶数エッジに同期して活性化し、内部クロック信号ＩＣＬＫ１は外部クロック信号ＣＫの奇数エッジに同期して活性化する。内部クロック信号ＩＣＬＫ０，ＩＬＣＫ１がハイレベルである期間は、外部クロック信号ＣＫのハイレベルである期間に等しい。このため、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１の一方の立ち上がりエッジから、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１の他方の立ち下がりエッジまでの期間は、外部クロック信号ＣＫの１．５クロックサイクルとなる。

外部クロック信号ＣＫのアクティブエッジ０に同期してリードコマンドＲＥＡＤが発行されると、コマンドデコーダ３２によって内部コマンド信号ＩＣＭＤ＿ＩＮが生成される。内部コマンド信号ＩＣＭＤ＿ＩＮは、図８に示したレジスタ２１１にラッチされ、これにより内部クロック信号ＩＣＬＫ０のアクティブエッジ０に同期した内部コマンド信号ＩＣＭＤ００が生成される。

内部コマンド信号ＩＣＭＤ００は、レジスタ２１４に供給され、内部クロック信号ＩＣＬＫ１の立ち下がりエッジに同期してラッチされ、内部コマンド信号ＩＣＭＤ１１として出力される。図１１においては、内部クロック信号ＩＣＬＫ１の立ち上がりエッジに同期して内部コマンド信号ＩＣＭＤ１１が出力されているが、これは、レジスタ２１４がスルーラッチ型のレジスタであり、内部クロック信号ＩＣＬＫ１がハイレベルである期間は入力された信号をそのまま出力するからである。

レジスタ２１４から出力された内部コマンド信号ＩＣＭＤ１１は、セレクタ２１６を介してレイテンシカウンタ２２０に含まれる第２のパス２２０Ｂに供給される。レイテンシカウンタ２２０においては、制御信号Ｌ４がハイレベルに活性化していることから、最終段から２つ前の同期回路２２０−４Ｂに内部コマンド信号ＩＣＭＤ１１が取り込まれることになる。したがって、最終段から１つ前の同期回路２２０−２Ｂと、最終段の同期回路２２０−０Ｂに含まれる合計４個のレジスタによって４クロックサイクルの遅延が与えられる。

その結果、レイテンシカウンタ２１０，２２０によって合計５クロックサイクルの遅延が与えられ、外部クロック信号ＣＫのアクティブエッジ５に同期して内部コマンド信号ＩＣＭＤ＿ＯＵＴが出力される。

このように、本実施形態によれば、第１の実施形態による効果に加え、分周された内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１を用いていることから、各レジスタにおける消費電力が半分に低減される。その結果、レイテンシカウンタ全体の消費電力を低減させることが可能となる。しかも、各レジスタ間の転送が基本的に２クロックサイクルとなり、最もマージンの小さい区間においても１．５クロックサイクルとなることから、より高速なクロック信号を用いることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態では、第１のレイテンシカウンタ１１０，２１０と第２のレイテンシカウンタ１２０，２２０がこの順に直列接続されているが、接続順序がこれに限定されるものではない。したがって、実施形態とは逆に、第２のレイテンシカウンタ１２０，２２０と第１のレイテンシカウンタ１１０，２１０をこの順に直列接続しても構わない。

また、上記各実施形態では、第２のレイテンシカウンタ１２０，２２０において、入力先となる同期回路をセレクタによって選択しているが、図１２の第１の実施形態の第１の変形例の様に各同期回路からの出力をセレクタによって選択しても構わない。図１２（ａ）において、レイテンシカウンタ３００は、第１のレイテンシカウンタ１１０、同期回路２２０、及びセレクタ５００を有する。同期回路２２０は、それぞれが、入力先となるセレクタ、セレクタの出力先となるレジスタを含む、複数の同期回路を含む。セレクタ５００は、同期回路２２０の出力と、複数の同期回路２２０−０〜２１０−１０がそれぞれ有する複数のセレクタの複数の第２の出力ノードと、を入力とし、内部コマンド信号ＩＣＭＤ＿ＯＵＴを出力する。複数の第２の出力ノードは、互いに共通な一つのノードである。セレクタ５００は、第３の制御信号ＬＦによって、同期回路２２０の出力と、複数の第２の出力ノードとのいずれか一方を、入力として選択する。図１２（ｂ）が示す制御信号ＬＥ，複数の信号Ｌ０〜Ｌ１０，第３の制御信号ＬＦの真理値表から理解できるように、第３の制御信号ＬＦはレイテンシ０〜１１までＨｉｇｈに制御され、レイテンシ１２と１３においてＬｏｗに制御される。

また、上記各実施形態では、第１のレイテンシカウンタ１１０，２１０において１クロックサイクルの遅延を与えるか否かを選択することにより、偶数レイテンシ又は奇数レイテンシの選択を行っているが、最小レイテンシが２以上であり、且つ半導体装置の有効なレイテンシの設定が２〜１３の１ずつのレイテンシのステップであれば、第１のレイテンシカウンタ１１０，２１０において３クロックサイクルの遅延を与えるか５クロックサイクルの遅延を与えるか否かを選択することにより、偶数レイテンシ又は奇数レイテンシの選択を行っても構わない。例えば、図１３の第１の実施形態の第２の変形例（レイテンシカウンタ４００）の様に、第１のレイテンシカウンタ３１０において３クロックサイクルの遅延を与える場合、レイテンシのステップは、０、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１５となる。例えば、第１のレイテンシカウンタ１１０において５クロックサイクルの遅延を与える場合、レイテンシのステップは、０、２、４、５、６、７、８、９、１０、１１、１２、１３、１５、１７となる。つまり、第１のレイテンシカウンタ１１０，２１０は、入力された内部コマンド信号に奇数サイクルのレイテンシを与えるか否かを選択するものであれば、その遅延量は問わない。

また、例えば図１４の第１の実施形態の第３の変形例（レイテンシカウンタ５００）の様に、レジスタ１０１を２つ直列に接続する構成により、内部コマンド信号ＩＣＭＤ＿ＩＮに与えるレイテンシの種類は、レイテンシが１ステップ毎で１〜１４までの値を取ることができる。例えば、レジスタ１０１を５つ直列に接続する構成により、内部コマンド信号ＩＣＭＤ＿ＩＮに与えるレイテンシの種類は、レイテンシが１ステップ毎で４〜１７までの値を取ることができる。つまり、複数のレジスタ１０１は、レイテンシにオフセットを掛けることを意味する。このため、レイテンシカウンタ１００の面積と制御信号の伝送に用いる配線の配線密度を、更に低減することが可能となる。

また、例えば図１５の第１の実施形態の第４の変形例（レイテンシカウンタ６００）の様に、レジスタ１０１を５つ直列に接続し、且つ４個の同期回路１２０−６〜１２０−０に変更すれば、内部コマンド信号ＩＣＭＤ＿ＩＮに与えるレイテンシの種類は、レイテンシが１ステップ毎で４〜１３までの値を取ることができる。つまり、レイテンシの種類が０〜３を不要とする（つまり、最小レイテンシが４以上）場合、複数のレジスタ１０１のオフセットが、同期回路１２０の数を低減させる。これは、第１の実施形態に比べて制御信号ＬＥ，Ｌ０〜Ｌ１０の７ビット数（ＬＥ，Ｌ０，Ｌ２，Ｌ４，Ｌ６，Ｌ８，Ｌ１０）が５ビット（ＬＥ，Ｌ０，Ｌ２，Ｌ４，Ｌ６）で足りることを示す。このため、レイテンシカウンタ１００の面積と制御信号の伝送に用いる配線の配線密度を、更に低減することが可能となる。

また、例えば図１６（ａ）の第１の実施形態の第５の変形例（レイテンシカウンタ７００）の様に、第１の制御信号ＬＥを対応するレジスタ３１１のクロックドインバータの制御とし、更に、複数の第２の制御信号Ｌ０〜Ｌｎを、それぞれ対応する複数のレジスタ３２１、３２２のクロックドインバータの制御とする構成により、第１のレイテンシカウンタ１１０及び第２のレイテンシカウンタ１２０の消費電力を、それぞれ低減することができる。第１の制御信号ＬＥがＨｉｇｈを示すとき、レジスタ３１１はシフティングを停止する。複数の第２の制御信号Ｌ０〜ＬｎがＨｉｇｈを示すとき、それぞれ対応する複数のレジスタ３２１、３２２はシフティングを停止する。尚、レジスタ３１１、複数のレジスタ３２１、３２２の回路を図１６（ｂ）に示す。第１の制御信号ＬＥまたは複数の第２の制御信号Ｌ０〜Ｌｎが、内部クロック信号ＩＣＬＫを制御し、ラッチ回路への内部クロック信号ＩＣＬＫの供給を停止する。尚、複数の第２の制御信号Ｌ０〜Ｌｎのそれぞれは、レジスタ３２１のみへの供給でもよい。更に、第２の実施形態へ適用できることは、いうまでもない。

また、上述した第２の実施形態では、２分周した内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１を用いることによって、２つのパス２２０Ａ，２２０Ｂ内の転送動作をそれぞれ２クロックサイクル単位で行っているが、４分周以上の内部クロック信号と４以上のパスを用い、各パス内の転送動作をそれぞれ４クロックサイクル単位以上で行っても構わない。

本願の技術思想は、様々なレイテンシ制御（リードコマンド、ライトコマンド、ＯＤＴコマンド等）の回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 第１のレイテンシカウンタ
１ａ，２ａ レジスタ
１ｂ，２ｂ セレクタ
２ 第２のレイテンシカウンタ
２−０〜２−ｎ 同期回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ａ，１６ｂ 電源端子
２１ クロック入力回路
２２ タイミング発生回路
２３ ＤＬＬ回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リード制御回路
５４ ライト制御回路
５５ ＦＩＦＯカウンタ
５６ モードレジスタ
６１ ロウ系救済回路
６２ カラム系救済回路
６３ リフレッシュカウンタ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ センスアンプ
７４ リードアンプ
７５ ライトアンプ
８１ データ出力回路
８２ データ入力回路
８３，８４ ＦＩＦＯ回路
８５ データストローブ信号出力回路
８６ データストローブ信号入力回路
８７ 内部電圧発生回路
１００，２００ ，３００，４００，５００ レイテンシカウンタ
１０１，１１１，１２１，１２２，３１１，３２１，３２２ レジスタ
１１２ セレクタ
１１０，２１０，３１０ 第１のレイテンシカウンタ
１２０，２２０ 第２のレイテンシカウンタ
１２０−０〜１２０−ｎ，２２０−０〜２２０−ｎ，２２０，３２０ 同期回路
１２３，５００ セレクタ
１３０ バッファ
２０１ 分周回路
２１１〜２１４ レジスタ
２１１ａ，２１１ｂ，２１３ａ ラッチ回路
２１４ レジスタ
２１５，２１６ セレクタ
２２０−０Ａ〜２２０−ｎＡ，２２０−０Ｂ〜２２０−ｎＢ 同期回路
２２０Ａ，２２０Ｂ パス
２２１Ａ，２２１Ｂ レジスタ
２２２Ａ，２２２Ｂ セレクタ
２３０ ＯＲゲート回路
Ｌ＿ＩＮ コマンド入力ライン
Ｌ＿ＯＵＴ コマンド出力ライン
ＬＥ 第１の制御信号
Ｌ０，Ｌ２，Ｌ４，Ｌ６，Ｌ８，Ｌ１０ 第２の制御信号
ＬＦ 第３の制御信号

Claims (22)

1. 内部コマンド信号が供給される第１のレジスタと、
   前記第１のレジスタの出力が供給される第２のレジスタと、
   前記第１と第２のレジスタの夫々の出力のうちいずれか一方の出力を、レイテンシ情報を有する複数の情報信号のうちの第１の制御信号に対応して、第１の信号として出力ノードから出力する第１のセレクタと、
   第３のレジスタ、第４のレジスタ、第２のセレクタ、及び第１乃至第４のノードをそれぞれ有する複数の同期回路と、を備え、
   前記第１のノードは、前記第３のレジスタの入力ノードに接続し、
   前記第２のノードは、前記第２のセレクタの出力ノードに接続し、
   前記第３のレジスタの出力は、前記第４のレジスタの入力ノードに供給し、
   前記第４のレジスタの出力は、前記第２のセレクタの第１の入力ノードに供給し、
   前記第３のノードは、前記第２のセレクタの第２の入力ノードに接続し、
   前記第４のノードは、前記第２のセレクタの第３の入力ノードに接続し、よって前記第２のセレクタが前記第１の入力ノードと前記第２の入力ノードのいずれか一方のノードを、前記第４のノードの論理によって、前記第２のノードに接続し、
   前記複数の同期回路が有する複数の前記第３のノードのそれぞれは、前記第１のセレクタの出力ノードに共通接続し、よって、前記第１の信号が共通に供給され、
   前記複数の同期回路が有する複数の前記第４のノードは、前記複数の情報信号のうち前記第１の制御信号と異なり、更にそれぞれ異なる複数の第２の制御信号が供給され、
   前記複数の同期回路のうち第１ステージである第１の同期回路が有する前記第１のノードは、前記第１のセレクタの出力ノードに接続し、
   前記第１の同期回路が有する前記第２のノードは、前記複数の同期回路のうち第２ステージである第２の同期回路が有する前記第１のノードに接続し、
   前記第１乃至第４のレジスタは、同期信号に応答して前記内部コマンド信号を伝送するシフトレジスタであり、
   前記第１と第２のレジスタは、同期信号の２サイクルによって前記内部コマンド信号を伝送し、
   前記第３と第４のレジスタは、同期信号の２サイクルによって前記内部コマンド信号を伝送する、半導体装置。
2. 前記第１の制御信号は、前記レイテンシ情報が偶数サイクルであるか奇数サイクルであるかを示す信号であり、
   前記複数の第２の制御信号は、前記レイテンシ情報をそれぞれ２サイクル単位で示す信号である、ことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第２の制御信号は、それぞれ対応する前記複数の同期回路に供給され、
   前記複数の同期回路のそれぞれは、対応する前記複数の第２の制御信号の論理に従って、前記同期信号の遷移によらずシフト動作を非活性にする、ことを特徴とする請求項２に記載の半導体装置。
4. 前記同期信号は、外部から供給される外部クロック信号のクロックサイクルと等しい、ことを特徴とする請求項２または３に記載の半導体装置。
5. 外部から発行される外部コマンド信号に基づいて前記内部コマンド信号を生成するコマンドデコーダをさらに備える、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイに対してロウアクセスを行うタイミングを制御するロウ系制御回路と、
   前記メモリセルアレイに対してカラムアクセスを行うタイミングを制御するカラム系制御回路と、をさらに備え、
   前記カラム系制御回路は、前記複数の同期回路の最終ステージから出力される内部コマンド信号に応答して動作する、ことを特徴とする請求項５に記載の半導体装置。
7. 内部コマンド信号が入力されるコマンド入力ラインと、
   所定のレイテンシ後に前記内部コマンド信号が出力されるコマンド出力ラインと、
   第１及び第２のレイテンシカウンタと、を備え、
   前記第１及び第２のレイテンシカウンタは、前記コマンド入力ラインと前記コマンド出力ラインとの間に直列に接続され、前記コマンド入力ラインから入力された前記内部コマンド信号に前記所定のレイテンシを与えて前記コマンド出力ラインから出力し、
   前記第１のレイテンシカウンタは、第１の制御情報に基づいて、前記内部コマンド信号に奇数サイクルのレイテンシを与えるか否かを選択し、
   前記第２のレイテンシカウンタは、第２の制御情報に基づいて、前記内部コマンド信号に２サイクル単位でレイテンシを与える、ことを特徴とする半導体装置。
8. 前記所定のレイテンシは、外部から供給される外部クロック信号のクロックサイクルの整数倍である、ことを特徴とする請求項７に記載の半導体装置。
9. 前記第１のレイテンシカウンタは、前記外部クロック信号と同じクロックサイクルを有する内部クロック信号に同期して前記内部コマンド信号をラッチする第１のレジスタと、前記第１のレジスタを通過した内部コマンド信号及び前記第１のレジスタを通過していない前記内部コマンド信号のいずれか一方を選択する第１のセレクタと、を含む、ことを特徴とする請求項８に記載の半導体装置。
10. 前記第２のレイテンシカウンタは、複数の同期回路を含み、
    前記複数の同期回路のそれぞれは、前記内部クロック信号に同期して前記内部コマンド信号をラッチする縦続に接続された第２及び第３のレジスタを含む、ことを特徴とする請求項９に記載の半導体装置。
11. 前記第２のレイテンシカウンタは、前記複数の同期回路のそれぞれに対応して、前記第２及び第３のレジスタを通過させる内部コマンド信号及び前記第２及び第３のレジスタを通過させない前記内部コマンド信号のいずれか一方を、それぞれ対応する複数の前記第２の制御情報に基づいて選択する複数の第２のセレクタを、さらに備える、ことを特徴とする請求項１０に記載の半導体装置。
12. 前記複数の同期回路及び前記複数の第２のセレクタは、それぞれが一つの同期回路及び一つの第２のセレクタを一つのセットとして、縦続に接続され、
    前記複数の第２のセレクタは、前記第２のレイテンシカウンタに供給された内部コマンド信号を、前記複数の同期回路のうちでいずれの同期回路に供給するか前記複数の第２の制御情報に基づいて選択する、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記外部クロック信号の２倍のクロックサイクルを有し、前記外部クロック信号のクロックサイクル分だけ互いに位相が異なる第１及び第２の内部クロック信号を生成する分周回路を、さらに備え、
    前記第１のレイテンシカウンタは、
    前記第１及び第２の内部クロック信号のいずれか一方に同期して前記コマンド入力ラインから取り込んだ内部コマンド信号を、前記第１の制御信号に同期して出力する第１のセレクタと、
    前記第１及び第２の内部クロック信号のいずれか他方に同期して前記コマンド入力ラインから取り込んだ内部コマンド信号を、前記第１の制御信号に同期して出力する第２のセレクタと、を含む、ことを特徴とする請求項８に記載の半導体装置。
14. 前記第１のレイテンシカウンタは、
    前記コマンド入力ラインに供給された前記内部コマンド信号を前記第１の内部クロック信号に同期してラッチする第１のレジスタと、
    前記コマンド入力ラインに供給された前記内部コマンド信号を前記第２の内部クロック信号に同期してラッチする第２のレジスタと、
    前記第２のレジスタから出力される内部コマンド信号を前記第１の内部クロック信号に同期してラッチする第３のレジスタと、
    前記第１のレジスタから出力される内部コマンド信号を前記第２の内部クロック信号に同期してラッチする第４のレジスタと、をさらに含み、
    前記第１のセレクタは、前記第１の制御情報に基づいて、前記第１及び第３のレジスタからそれぞれ出力される複数の内部コマンド信号のいずれか一方を選択し、
    前記第２のセレクタは、前記第１の制御情報に基づいて、前記第２及び第４のレジスタからそれぞれ出力される複数の内部コマンド信号のいずれか一方を選択する、ことを特徴とする請求項１３に記載の半導体装置。
15. 前記第１のレジスタは、前記第１の内部クロック信号の一方のアクティブエッジに同期してラッチ動作を行い、
    前記第２のレジスタは、前記第２の内部クロック信号の一方のアクティブエッジに同期してラッチ動作を行い、
    前記第３のレジスタは、前記第１の内部クロック信号の他方のアクティブエッジに同期してラッチ動作を行い、
    前記第４のレジスタは、前記第２の内部クロック信号の他方のアクティブエッジに同期してラッチ動作を行う、ことを特徴とする請求項１４に記載の半導体装置。
16. 前記第３のレジスタは、前記第１の内部クロック信号の前記一方のアクティブエッジから前記他方のアクティブエッジまでの期間、前記第３のレジスタの入力ノードに供給される内部コマンド信号を、前記第３のレジスタの出力ノードにそのまま出力するスルーラッチ型のレジスタであり、
    前記第４のレジスタは、前記第２の内部クロック信号の前記一方のアクティブエッジから前記他方のアクティブエッジまでの期間、前記第４のレジスタの入力ノードに供給される内部コマンド信号を、前記第４のレジスタの出力ノードにそのまま出力するスルーラッチ型のレジスタである、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記第２のレイテンシカウンタは、複数の第１の同期回路、複数の第２の同期回路、複数の第３のセレクタ及び複数の第４のセレクタを含み、
    前記複数の第１の同期回路及び前記複数の第３のセレクタは、それぞれが一つの同期回路及び一つの第２のセレクタを一つのセットとして、縦続に接続され、
    前記複数の第２の同期回路及び前記複数の第４のセレクタは、それぞれが一つの同期回路及び一つの第２のセレクタを一つのセットとして、縦続に接続され、
    前記複数の第１の同期回路は、前記第１の内部クロック信号に同期してそれぞれ対応する第１の同期回路に供給される内部コマンド信号をラッチし、
    前記複数の第２の同期回路は、前記第２の内部クロック信号に同期してそれぞれ対応する第２の同期回路に供給される内部コマンド信号をラッチし、
    前記複数の第３のセレクタのそれぞれは、対応する第１の同期回路を通過させる内部コマンド信号及び対応する第１の同期回路を通過させない内部コマンド信号のいずれか一方を、対応する前記第２の制御情報に基づいて選択し、
    前記複数の第４のセレクタのそれぞれは、対応する第２の同期回路を通過させる内部コマンド信号及び対応する第２の同期回路を通過させない内部コマンド信号のいずれか一方を、対応する前記第２の制御情報に基づいて選択する、ことを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
18. 前記複数の第３のセレクタは、前記第１のセレクタが出力する内部コマンド信号を、前記複数の第１の同期回路のいずれに供給するか、前記複数の第２の制御情報に基づいて選択し、
    前記複数の第４のセレクタは、前記第２のセレクタが出力する内部コマンド信号を、前記複数の第２の同期回路のいずれに供給するか、前記複数の第２の制御情報に基づいて選択する、ことを特徴とする請求項１７に記載の半導体装置。
19. 外部から発行される外部コマンド信号に基づいて前記内部コマンド信号を生成するコマンドデコーダをさらに備える、ことを特徴とする請求項７乃至１８のいずれか一項に記載の半導体装置。
20. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイに対してロウアクセスを行うタイミングを制御するロウ系制御回路と、
    前記メモリセルアレイに対してカラムアクセスを行うタイミングを制御するカラム系制御回路と、をさらに備え、
    前記カラム系制御回路は、前記コマンド出力ラインから出力される内部コマンド信号に応答して動作する、ことを特徴とする請求項１９に記載の半導体装置。
21. 前記複数の第２の制御信号は、それぞれ対応する前記複数の同期回路に供給され、
    前記複数の同期回路のそれぞれは、対応する前記複数の第２の制御信号の論理に従って、前記内部クロック信号の遷移によらずその動作を非活性にする、ことを特徴とする請求項１１に記載の半導体装置。
22. 前記複数の第２の制御信号は、それぞれ対応する前記複数の第１の同期回路及び前記複数の第２の同期回路に供給され、
    前記複数の第１の同期回路のそれぞれ及び前記複数の第２の同期回路のそれぞれは、対応する前記複数の第２の制御信号の論理に従って、対応する前記第１の内部クロック信号及び前記第２の内部クロック信号の遷移によらずその動作を非活性にする、ことを特徴とする請求項１７に記載の半導体装置。

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