JP2009277305A - レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000875 corresponding effect Effects 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 11
- 230000008859 change Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000003786 synthesis reaction Methods 0.000 description 5
- 230000008439 repair process Effects 0.000 description 4
- 101100500679 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cot-3 gene Proteins 0.000 description 2
- 101100439777 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CIT2 gene Proteins 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/425—Out-of-phase gating or clocking signals applied to counter stages using bistables
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2272—Latency related aspects
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
【解決手段】カウンタ回路200のカウント値によって制御されるポイントシフト型FIFO回路300を備える。ポイントシフト型FIFO回路300は、ラッチ回路330−0〜330−3の出力を合成するワイヤードオア回路351と、ラッチ回路330−4〜330−7の出力を合成するワイヤードオア回路352と、ワイヤードオア回路351,352の出力を合成するゲート回路353と、カウンタ回路200のカウント値に基づいて、ワイヤードオア回路351,352をそれぞれリセットするリセット回路354,355とを備える。本発明によれば、全てのラッチ回路の出力をワイヤードオア接続する場合と比べて、出力負荷が低減するため、高い信号品質を得ることが可能となる。
【選択図】図2
Description
11a,11b クロック端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16a,16b 電源端子
21 クロック入力回路
22 タイミング発生回路
23 DLL回路
31 コマンド入力回路
32 コマンドデコーダ
41 アドレス入力回路
42 アドレスラッチ回路
51 ロウ系制御回路
52 カラム系制御回路
53 リード制御回路
54 ライト制御回路
55 レイテンシカウンタ
56 モードレジスタ
61 ロウ系救済回路
62 カラム系救済回路
63 リフレッシュカウンタ
70 メモリセルアレイ
71 ロウデコーダ
72 カラムデコーダ
73 センスアンプ
74 リードアンプ
75 ライトアンプ
81 データ出力回路
82 データ入力回路
83,84 FIFO回路
85 データストローブ信号出力回路
86 データストローブ信号入力回路
90 内部電圧発生回路
100 分周回路
101 ラッチ回路
102 インバータ
103,104 AND回路
200 カウンタ回路
210 第1のカウンタ
211,212,221,222 フリップフロップ
213,223 デコーダ
214,224 遅延回路
220 第2のカウンタ
230 選択回路
230−0〜230−7 AND回路
300 ポイントシフト型FIFO回路
310 入力選択回路
310−0〜310−7 AND回路
311−1〜311−7 信号経路
320 シフト回路
320−0〜320−7 マルチプレクサ
330−0〜330−7 ラッチ回路
331 SR型ラッチ回路
332 リセット回路
340 出力選択回路
340−0〜340−7 出力ゲート
350 合成回路
351,352 ワイヤードオア回路
353 論理ゲート回路
354,355 リセット回路
390 遅延回路
400 モード切替回路
401 遅延回路
402 マルチプレクサ
500 データ処理システム
510 システムバス
520 データプロセッサ
540 ストレージデバイス
550 I/Oデバイス
560 ROM
Claims (9)
- クロック信号に同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、
前記クロック信号に同期してカウント値を更新するカウンタ回路と、
複数のラッチ回路を含み、前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに前記内部コマンドを取り込み、前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに取り込まれた前記内部コマンドを出力するポイントシフト型FIFO回路と、を備え、
前記ポイントシフト型FIFO回路は、
前記複数のラッチ回路のうち、第1のグループに属する複数のラッチ回路の出力を合成する第1のワイヤードオア回路と、
前記複数のラッチ回路のうち、第2のグループに属する複数のラッチ回路の出力を合成する第2のワイヤードオア回路と、
少なくとも前記第1及び第2のワイヤードオア回路の出力を合成するゲート回路と、
前記カウンタ回路のカウント値に基づいて、前記第1及び第2のワイヤードオア回路をそれぞれリセットする第1及び第2のリセット回路と、を備えることを特徴とするレイテンシカウンタ。 - 前記第1のリセット回路は、前記カウンタ回路のカウント値が前記第1のグループに属する複数のラッチ回路とは異なる所定のラッチ回路を示していることに応答して前記第1のワイヤードオア回路をリセットし、
前記第2のリセット回路は、前記カウンタ回路のカウント値が前記第2のグループに属する複数のラッチ回路とは異なる所定のラッチ回路を示していることに応答して前記第2のワイヤードオア回路をリセットすることを特徴とする請求項1に記載のレイテンシカウンタ。 - 前記ポイントシフト型FIFO回路は、
前記カウンタ回路のカウント値に基づいて、複数の入力経路のいずれか一つに前記内部コマンドを供給する入力選択回路と、
あらかじめ定められた前記複数の入力経路と前記複数のラッチ回路との対応関係に基づいて、前記内部コマンドを所定のラッチ回路に供給するシフト回路と、
前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに取り込まれた前記内部コマンドを出力させる出力選択回路と、を備えることを特徴とする請求項1又は2に記載のレイテンシカウンタ。 - 前記複数のラッチ回路は、前記内部コマンドの入力に応答してセットされ、前記内部コマンドの出力に応答してリセットされるSR型ラッチ回路を含んでいることを特徴とする請求項3に記載のレイテンシカウンタ。
- 前記シフト回路は、前記複数の入力経路と前記複数のラッチ回路との対応関係を設定信号に基づいて変更可能であることを特徴とする請求項3又は4に記載のレイテンシカウンタ。
- 第1の動作モードである場合には前記内部コマンドを前記ポイントシフト型FIFO回路に相対的に早く供給し、第2の動作モードである場合には前記内部コマンドを前記ポイントシフト型FIFO回路に相対的に遅く供給するモード切替回路をさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載のレイテンシカウンタ。
- 前記第1の動作モードは前記クロック信号が位相制御された状態であり、前記第2の動作モードは前記クロック信号が位相制御されていない状態であることを特徴とする請求項6に記載のレイテンシカウンタ。
- 請求項1乃至7のいずれか一項に記載のレイテンシカウンタを備える半導体記憶装置。
- 請求項8に記載の半導体記憶装置とデータプロセッサとがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008129088A JP5474315B2 (ja) | 2008-05-16 | 2008-05-16 | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
US12/467,620 US7898900B2 (en) | 2008-05-16 | 2009-05-18 | Latency counter, semiconductor memory device including the same, and data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008129088A JP5474315B2 (ja) | 2008-05-16 | 2008-05-16 | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014019917A Division JP5661208B2 (ja) | 2014-02-05 | 2014-02-05 | レイテンシカウンタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009277305A true JP2009277305A (ja) | 2009-11-26 |
JP5474315B2 JP5474315B2 (ja) | 2014-04-16 |
Family
ID=41316012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008129088A Expired - Fee Related JP5474315B2 (ja) | 2008-05-16 | 2008-05-16 | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7898900B2 (ja) |
JP (1) | JP5474315B2 (ja) |
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KR101839883B1 (ko) | 2012-02-17 | 2018-03-19 | 에스케이하이닉스 주식회사 | 카운팅 회로, 지연값 양자화 회로 및 레이턴시 조절회로 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011060355A (ja) * | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
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US8942056B2 (en) | 2011-02-23 | 2015-01-27 | Rambus Inc. | Protocol for memory power-mode control |
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US11217286B2 (en) | 2016-06-27 | 2022-01-04 | SK Hynix Inc. | Semiconductor memory device with power down operation |
KR102592359B1 (ko) * | 2016-06-27 | 2023-10-20 | 에스케이하이닉스 주식회사 | 반도체장치 |
US11133042B2 (en) | 2016-06-27 | 2021-09-28 | SK Hynix Inc. | Semiconductor memory system and semiconductor memory device, which can be remotely initialized |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4373267B2 (ja) * | 2003-07-09 | 2009-11-25 | 株式会社ルネサステクノロジ | スプレッドスペクトラムクロック発生器及びそれを用いた集積回路装置 |
JP4828203B2 (ja) * | 2005-10-20 | 2011-11-30 | エルピーダメモリ株式会社 | 同期型半導体記憶装置 |
-
2008
- 2008-05-16 JP JP2008129088A patent/JP5474315B2/ja not_active Expired - Fee Related
-
2009
- 2009-05-18 US US12/467,620 patent/US7898900B2/en not_active Expired - Fee Related
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KR101839883B1 (ko) | 2012-02-17 | 2018-03-19 | 에스케이하이닉스 주식회사 | 카운팅 회로, 지연값 양자화 회로 및 레이턴시 조절회로 |
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Also Published As
Publication number | Publication date |
---|---|
JP5474315B2 (ja) | 2014-04-16 |
US7898900B2 (en) | 2011-03-01 |
US20090285034A1 (en) | 2009-11-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110302 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140205 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |