JP2009278478A - カウンタ回路、レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム - Google Patents

カウンタ回路、レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム Download PDF

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Abstract

【課題】ハザードなどが発生しやすい高周波信号を正しくカウントすることが可能なカウンタ回路を提供する。
【解決手段】クロック信号ＬＣＬＫに基づいて、互いに位相の異なる分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１００と、分周クロックＬＣＬＫＥをカウントする第１のカウンタ２１０と、分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込む第２のカウンタ２２０と、第１及び第２のカウンタ２１０，２２０のカウント値を排他的に選択する選択回路２３０とを備える。本発明によれば、第１及び第２のカウンタ２１０，２２０のカウント値の関係が常に一定に保たれることから、ハザードが生じた場合であってもカウント値がジャンプするのみであり、カウント値が不定となることがない。
【選択図】図２

Description

本発明はカウンタ回路に関し、特に、ハザードの生じやすいクロック信号をカウントすることが好適なカウンタ回路に関する。また、本発明はレイテンシカウンタに関し、特に、同期式メモリ内において内部コマンドのレイテンシをカウントするレイテンシカウンタに関する。さらに、本発明はこのようなレイテンシカウンタを備える半導体記憶装置、並びに、このような半導体記憶装置を備えるデータ処理システムに関する。
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロック後に最初のデータが出力されることになる。このようなレイテンシをカウントするカウンタは、「レイテンシカウンタ」と呼ばれる。
レイテンシカウンタとしては、本発明者が提案した特許文献１に記載の回路が知られている。特許文献１に記載されたレイテンシカウンタは、カウント値をバイナリ形式で出力するリップルカウンタと、ポイントシフト型ＦＩＦＯ回路とを有し、リップルカウンタのカウント値によって、ポイントシフト型ＦＩＦＯ回路の入力ゲート及び出力ゲートを制御する。ここで、カウンタ回路としてリップルカウンタを用いているのは、カウントすべきクロック信号にハザードが生じやすい点を考慮したものである。
つまり、一般的なＤＲＡＭにはＤＬＬ（Delay Locked Loop）回路が用いられており、データの入出力はＤＬＬ回路によって生成される出力用クロックに同期して行われる。ＤＬＬ回路は、通常モードにおいては常に動作を行っているが、パワーダウンモードなどにエントリーすると、消費電力低減のため動作を停止する。このため、パワーダウンモードから通常モードに復帰する際、一時的に出力用クロックが不安定な状態となり、ハザードが出力されることがある。
出力用クロックにハザードが生じると、例えばシフトレジスタを循環接続したリングカウンタを用いた場合には、カウント値が不定となることがある。つまり、リングカウンタにおいては、アクティブレベルがラッチされたレジスタが１つである必要があるが、ハザードによって２以上のレジスタにアクティブレベルがラッチされたり、或いは、どのレジスタにもアクティブレベルがラッチされないといった状態が発生することがある。リングカウンタがこのような状態となると、カウント値は不定となり、レイテンシカウンタは動作不能となってしまう。
このような問題は、バイナリ形式でカウント動作を行うリップルカウンタを用いることによって解決することができる。つまり、リップルカウンタでは、カウント値が不定な状態というもの自体が存在しないため、ハザードによってカウント値が不正にジャンプしたとしても、そのカウント値をそのまま使用することができる。このような理由から、特許文献１のレイテンシカウンタでは、カウンタ回路としてリップルカウンタを用いているのである。
その他、レイテンシカウンタに関する文献としては、特許文献２に記載された回路が知られている。
特開２００８−４７２６７号公報 特開２００７−１１５３５１号公報
上述の通り、レイテンシカウンタに用いるカウンタ回路としてリップルカウンタを用いることは、ハザード対策として極めて有効である。しかしながら、リップルカウンタは上位ビットほどカウント値の変化が遅れるため、クロック信号の周波数が非常に高いと、場合によってはカウント値の出力がＦＩＦＯ回路の動作に間に合わないというケースも生じうる。
このような問題は、レイテンシカウンタ用のカウンタ回路のみならず、ハザードなどが発生しやすい高周波信号をカウントする必要のあるカウンタ回路全般に生じる問題である。
したがって、本発明の目的は、ハザードなどが発生しやすい高周波信号を正しくカウントすることが可能なカウンタ回路を提供することである。
また、本発明の他の目的は、レイテンシカウンタに用いることが好適な改良されたカウンタ回路及びこれを備えるレイテンシカウンタを提供することである。
また、本発明のさらに他の目的は、上記のレイテンシカウンタを備える半導体記憶装置、並びに、このような半導体記憶装置を用いたデータ処理システムを提供することである。
本発明によるカウンタ回路は、クロック信号に基づいて、互いに位相の異なる少なくとも第１及び第２の分周クロックからなる複数の分周クロックを生成する分周回路と、第１の分周クロックをカウントする第１のカウンタと、第２の分周クロックに同期して、第１のカウンタのカウント値を取り込む第２のカウンタと、第１及び第２のカウンタのカウント値を排他的に選択する選択回路とを備えることを特徴とする。
第１のカウンタの種類については特に限定されないが、カウント値をバイナリ形式で出力するカウンタ、例えば、リップルカウンタを用いることが好ましい。リップルカウンタを用いた場合、インクリメント又はデクリメントする際、上位ビットほど変化が遅れるという問題があるが、本発明では、クロック信号そのものではなく、これを分周した分周クロックに基づいてカウント動作を行っていることから、上位ビットの遅れを十分に吸収することが可能となる。
しかも、第２のカウンタは、第１のカウンタのカウント値を取り込むことによってカウント値を生成していることから、第１のカウンタのカウント値と第２のカウンタのカウント値との関係は常に一定に保たれる。つまり、ハザードなどによって第１のカウンタのカウント値がジャンプした場合であっても、第２のカウンタのカウント値もこれに連動してジャンプする。このため、選択回路によって第１及び第２のカウンタのカウント値を排他的に選択することによって、常に正しいカウント値を出力することが可能となる。
また、本発明によるレイテンシカウンタは、クロック信号に同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、上記のカウンタ回路と、複数のラッチ回路を含むポイントシフト型ＦＩＦＯ回路とを備え、ポイントシフト型ＦＩＦＯ回路は、カウンタ回路のカウント値に基づいて、複数のラッチ回路のいずれかに内部コマンドを取り込み、カウンタ回路のカウント値に基づいて、複数のラッチ回路のいずれかに取り込まれた前記内部コマンドを出力することを特徴とする。
これによれば、クロック信号の周波数が高く、且つ、ハザードなどが生じやすい場合であっても、内部コマンドのレイテンシを正しくカウントすることが可能となる。
本発明によるレイテンシカウンタに含まれるポイントシフト型ＦＩＦＯ回路は、カウンタ回路のカウント値に基づいて、複数の信号経路のいずれか一つに内部コマンドを供給する入力選択回路と、あらかじめ定められた複数の信号経路と複数のラッチ回路との対応関係に基づいて、内部コマンドを所定のラッチ回路に供給するシフト回路と、カウンタ回路のカウント値に基づいて、複数のラッチ回路のいずれかに取り込まれた内部コマンドを出力させる出力選択回路とを備えることが好ましい。
これによれば、内部コマンドが発行された場合にだけシフト回路が動作すればよいことから、内部コマンドの発行の有無にかかわらずシフト回路を動作させる場合に比べて、消費電力を低減することが可能となる。
本発明によるレイテンシカウンタに含まれるポイントシフト型ＦＩＦＯ回路は、複数のラッチ回路のうち、第１のグループに属する複数のラッチ回路の出力を合成する第１のワイヤードオア回路と、複数のラッチ回路のうち、第２のグループに属する複数のラッチ回路の出力を合成する第２のワイヤードオア回路と、少なくとも第１及び第２のワイヤードオア回路の出力を合成するゲート回路と、カウンタ回路のカウント値に基づいて、第１及び第２のワイヤードオア回路をそれぞれリセットする第１及び第２のリセット回路とを備えることが好ましい。
これによれば、ポイントシフト型ＦＩＦＯ回路に含まれる複数のラッチ回路の出力を全てワイヤードオア接続する場合と比べて、出力負荷が低減する。このため、高い信号品質を確保することが可能となる。
本発明によるレイテンシカウンタは、第１の動作モードである場合には内部コマンドをポイントシフト型ＦＩＦＯ回路に相対的に早く供給し、第２の動作モードである場合には内部コマンドをポイントシフト型ＦＩＦＯ回路に相対的に遅く供給するモード切替回路をさらに備えることが好ましい。
これによれば、例えばＤＬＬ回路が動作していない場合に第２の動作モードとすることによって、内部コマンドの取り込みマージンを十分に確保することが可能となる。
また、本発明による半導体記憶装置は、上述したレイテンシカウンタを備えることを特徴とする。さらに、本発明によるデータ処理システムは、上述した半導体記憶装置とデータプロセッサとがシステムバスにより相互に接続されていることを特徴とする。
このように、本発明によれば、内部クロックそのものではなく、これを分周した分周クロックに基づいてカウント動作を行っていることから、クロックの周波数が高い場合であっても動作マージンを十分に確保することが可能となる。
しかも、第２のカウンタは、第１のカウンタのカウント値を取り込むことによってカウント値を生成していることから、第１のカウンタのカウント値と第２のカウンタのカウント値との関係は常に一定に保たれる。このため、第１のカウンタのカウント値がジャンプした場合であっても、常に正しいカウント値を出力することが可能となる。
したがって、本発明によるカウンタ回路をレイテンシカウンタに用いれば、クロック信号の周波数が高く、且つ、ハザードなどが生じやすい場合であっても、内部コマンドのレイテンシを正しくカウントすることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。
本実施形態による半導体記憶装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ及び電源端子１６ａ，１６ｂを備えている。
クロック端子１１ａ，１１ｂは、それぞれクロック信号ＣＫ，／ＣＫが供給される端子であり、供給されたクロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は、タイミング発生回路２２及びＤＬＬ回路２３に供給される。タイミング発生回路２２は内部クロックＩＣＬＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は出力用クロックＬＣＬＫを生成し、これをデータ出力系の回路に供給する役割を果たす。
ＤＬＬ回路２３が生成する出力用クロックＬＣＬＫは、クロック信号ＣＫ，／ＣＫに対して位相制御された信号であり、リードデータＤＱ（及びデータストローブ信号ＤＱＳ，／ＱＤＳ）の位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、クロック信号ＣＫ，／ＣＫに対してやや位相が進められる。
ＤＬＬ回路２３は、モードレジスタ５６へのセット内容に応じて、使用の可否が選択される。つまり、モードレジスタ５６に「ＤＬＬオンモード」がセットされている場合には、ＤＬＬ回路２３は使用状態とされ、出力用クロックＬＣＬＫはクロック信号ＣＫ，／ＣＫに対して位相制御される。一方、モードレジスタ５６に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路２３は不使用状態とされ、出力用クロックＬＣＬＫはクロック信号ＣＫ，／ＣＫに対して位相制御されなくなる。したがって、ＤＬＬオフモードである場合には、出力用クロックＬＣＬＫはクロック信号ＣＫよりも位相の遅れた信号となる。モードレジスタ５６によるＤＬＬ回路２３の制御は、モード信号Ｍによって行われる。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、ライト制御回路５４、レイテンシカウンタ５５及びモードレジスタ５６に供給される。各種内部コマンドＩＣＭＤのうち、リードコマンドＭＤＲＤＴは少なくともレイテンシカウンタ５５に供給される。
レイテンシカウンタ５５は、リードコマンドＭＤＲＤＴが発行されてから、あらかじめ設定されたＣＡＳレイテンシが経過した後にリードデータが出力されるよう、リードコマンドＭＤＲＤＴを遅延させる回路である。ここで、リードコマンドＭＤＲＤＴは内部クロックＩＣＬＫに同期した信号である一方、レイテンシカウンタ５５の出力である出力制御信号ＤＲＣは、出力用クロックＬＣＬＫに同期している必要がある。したがって、レイテンシカウンタ５５は、同期対象となるクロックを内部クロックＩＣＬＫから出力用クロックＬＣＬＫに乗せ替える役割も果たす。レイテンシカウンタ５５の詳細については後述する。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系救済回路６１に供給され、カラムアドレスについてはカラム系救済回路６２に供給される。また、ロウ系救済回路６１には、リフレッシュカウンタ６３によって生成されるロウアドレスも供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５６に供給される。
ロウ系救済回路６１は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路６１の動作は、ロウ系制御回路５１によって制御され、その出力はロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。図１に示すように、メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。ビット線ＢＬは、それぞれ対応するセンスアンプ７３に接続されている。
カラム系救済回路６２は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路６２の動作は、カラム系制御回路５２によって制御され、その出力はカラムデコーダ７２に供給される。カラムデコーダ７２は、メモリセルアレイ７０に含まれるいずれかのセンスアンプ７３を選択する回路である。
カラムデコーダ７２によって選択されたセンスアンプ７３は、リード動作時にはリードアンプ７４に接続され、ライト動作時にはライトアンプ７５に接続される。リードアンプ７４の動作はリード制御回路５３によって制御され、ライトアンプ７５の動作はライト制御回路５４によって制御される。
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ出力回路８１及びデータ入力回路８２に接続されている。データ出力回路８１は、ＦＩＦＯ回路８３を介してリードアンプ７４に接続されており、これにより、プリフェッチされた複数のリードデータＤＱがデータ入出力端子１４からバースト出力される。また、データ入力回路８２は、ＦＩＦＯ回路８４を介してライトアンプ７５に接続されており、これにより、データ入出力端子１４からバースト入力された複数のライトデータＤＱがメモリセルアレイ７０に同時に書き込まれる。
データストローブ端子１５ａ，１５ｂは、それぞれデータストローブ信号ＤＱＳ，／ＱＤＳの入出力を行うための端子であり、データストローブ信号出力回路８５及びデータストローブ信号入力回路８６に接続されている。
図１に示すように、データ出力回路８１及びデータストローブ信号出力回路８５には、ＤＬＬ回路２３によって生成される出力用クロックＬＣＬＫと、レイテンシカウンタ５５によって生成される出力制御信号ＤＲＣが供給される。また、出力制御信号ＤＲＣは、ＦＩＦＯ回路８３にも供給される。
電源端子１６ａ，１６ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、内部電圧発生回路９０に接続されている。内部電圧発生回路９０は、各種内部電圧を生成する回路である。
以上が本実施形態による半導体記憶装置１０の全体構成である。次に、半導体記憶装置１０に含まれるレイテンシカウンタ５５について説明する。
図２は、本発明の好ましい実施形態によるレイテンシカウンタ５５の回路図である。
図２に示すように、本実施形態によるレイテンシカウンタ５５は、出力用クロックＬＣＬＫに基づいて分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１００と、分周クロックＬＣＬＫＥ，ＬＣＬＫＯに基づいてカウント動作を行うカウンタ回路２００と、カウンタ回路２００のカウント値を用いて、リードコマンドＭＤＲＤＴのレイテンシをカウントするポイントシフト型ＦＩＦＯ回路３００とを備えている。但し、本明細書において単に「カウンタ回路」と呼ぶときは、分周回路１００とカウンタ回路２００の両方を含むことがある。
出力用クロックＬＣＬＫは、図１に示したＤＬＬ回路２３によって生成されるクロックである。セルフリフレッシュ時やパワーダウン時においては、消費電力を低減するため、ＤＬＬ回路２３の動作は停止する。したがって、セルフリフレッシュモードやパワーダウンモードから復帰する場合、ＤＬＬ回路２３の動作が再開し、この際、一時的に出力用クロックＬＣＬＫが不安定な状態となり、ハザードが出力されることがある。
このようなハザードは、一般的にレイテンシカウンタを誤動作させる原因となる。しかしながら、本実施形態によるレイテンシカウンタ５５は、出力用クロックＬＣＬＫにハザードが生じてもカウント値がジャンプするのみであり、カウント値が不定となったり、カウント動作が停止したりすることがない。
以下、レイテンシカウンタ５５を構成する各回路ブロックの構成及び動作について説明する。
まず、分周回路１００について説明する。
図２に示すように、分周回路１００は、出力用クロックＬＣＬＫの立ち下がりエッジに同期してラッチ動作を行うラッチ回路１０１と、ラッチ回路１０１の出力端Ｑより出力される分周信号ＬＱを反転させて入力端Ｄに供給するインバータ１０２と、出力用クロックＬＣＬＫと分周信号ＬＱの論理積をとるＡＮＤ回路１０３と、出力用クロックＬＣＬＫと分周信号ＬＱの反転信号の論理積をとるＡＮＤ回路１０４とを備えている。
このような回路構成により、図３に示すように、ＡＮＤ回路１０３の出力である分周クロックＬＣＬＫＥは、偶数番目の内部クロックＬＣＬＫに連動した波形となり、ＡＮＤ回路１０４の出力である分周クロックＬＣＬＫＯは、奇数番目の内部クロックＬＣＬＫに連動した波形となる。このため、分周クロックＬＣＬＫＥ，ＬＣＬＫＯは、アクティブな期間（ハイレベルである期間）が０．５ｔＣＫとなり、非アクティブな期間（ローレベルである期間）が１．５ｔＣＫとなる。
このように、本実施形態による分周回路は、出力用クロックＬＣＬＫを２分周することによって、互いに位相の異なる２つの分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成している。生成された分周クロックＬＣＬＫＥ，ＬＣＬＫＯは、図２に示すようにカウンタ回路２００に供給される。このため、カウンタ回路２００は、出力用クロックＬＣＬＫの半分の周波数で動作を行うことになる。
次に、カウンタ回路２００について説明する。
図２に示すように、カウンタ回路２００は、分周クロックＬＣＬＫＥをカウントする第１のカウンタ２１０と、分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込む第２のカウンタ２２０と、第１及び第２のカウンタ２１０，２２０のカウント値を排他的に選択する選択回路２３０とを備えている。
図２に示すように、第１のカウンタ２１０は、リップル型のフリップフロップ２１１，２１２が従属接続された２ビットのリップルカウンタと、リップルカウンタの出力をデコードするデコーダ２１３とを含んでいる。フリップフロップ２１１のクロック端には分周クロックＬＣＬＫＥが供給されており、したがって、フリップフロップ２１１の出力ビットＢ１はバイナリ信号の最下位ビットを示す。フリップフロップ２１２の出力ビットＢ２はバイナリ信号の最上位ビットである。
これらフリップフロップ２１１，２１２の出力ビットＢ１，Ｂ２は、デコーダ２１３に供給される。しかしながら、出力ビットＢ１，Ｂ２の変化タイミングは同時ではなく、下位ビットから変化する。つまり、上位ビットの変化が遅れる。本実施形態では、このような変化タイミングの差を無くすために、遅延回路２１４を用いている。遅延回路２１４は、フリップフロップ１段分に相当する遅延量を有している。図２に示すように、遅延回路２１４は、フリップフロップ２１１とデコーダ２１３との間に接続されている。このため、フリップフロップ２１１の出力ビットＢ１は、フリップフロップ１段分の遅延が与えられた後、デコーダ２１３に入力される。
これにより、デコーダ２１３に入力されるビットＢ１，Ｂ２の変化タイミングは実質的に一致することになる。デコーダ２１３は、バイナリ形式であるビットＢ１，Ｂ２に基づいて、４本（＝２２）の出力のいずれか一つをハイレベルに活性化させる。
デコーダ２１３の出力は、フリップフロップ２１１，２１２や遅延回路２１４の存在により分周クロックＬＣＬＫＥよりも遅れて変化するが、本実施形態では、第１のカウンタ２１０が僅か２ビットのリップルカウンタであり、遅延量が非常に小さいことから、デコーダ２１３の出力と分周クロックＬＣＬＫＥとのスキューはほとんど問題とならない。
一方、第２のカウンタ２２０は、データラッチ型のフリップフロップ２２１，２２２と、フリップフロップ２２１，２２２の出力をデコードするデコーダ２２３とを含んでいる。フリップフロップ２２１，２２２のクロック端には、遅延回路２２４にて遅延された分周クロックＬＣＬＫＯが供給されている。また、フリップフロップ２２１のデータ入力端Ｄにはフリップフロップ２１１の出力ビットＢ１が供給され、フリップフロップ２２２のデータ入力端Ｄにはフリップフロップ２１２の出力ビットＢ２が供給される。かかる構成により、第２のカウンタ２２０は、分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込むことができる。つまり、分周クロックＬＣＬＫＯが活性化すると、第２のカウンタ２２０のカウント値は第１のカウンタ２１０のカウント値と一致することになる。
これらフリップフロップ２２１，２２２の出力ビットＢ３，Ｂ４は、デコーダ２２３に供給される。これら出力ビットＢ３，Ｂ４の変化タイミングは同時であることから、出力ビットＢ３，Ｂ４の信号経路に遅延回路などは挿入されていない。しかしながら、上述の通り第１のカウンタ２１０はリップル型のカウンタであることから、生成される出力ビットＢ１，Ｂ２が変化する際、合計でフリップフロップ２段分の遅延が生じる。このような遅延を持った出力ビットＢ１，Ｂ２を正しくラッチすべく、第２のカウンタ２２０には、遅延回路２２４が設けられている。遅延回路２２４は、フリップフロップ２段分に相当する遅延量を有している。図２に示すように、遅延回路２２４は、分周クロックＬＣＬＫＯの信号経路に挿入されている。
これにより、デコーダ２２３に入力される出力ビットＢ３，Ｂ４の変化タイミングは、出力ビットＢ１，Ｂ２の変化タイミングと実質的に一致することになる。デコーダ２２３は、バイナリ形式であるビットＢ３，Ｂ４に基づいて、４本（＝２２）の出力のいずれか一つをハイレベルに活性化させる。
選択回路２３０は、第１のカウンタ２１０の出力に対応する４つのＡＮＤ回路２３０−０，２，４，６と、第２のカウンタ２２０の出力に対応する４つのＡＮＤ回路２３０−１，３，５，７によって構成されている。ＡＮＤ回路２３０−０，２，４，６の一方の入力端には、第１のカウンタ２１０の対応する出力ビットがそれぞれ供給され、他方の入力端には分周クロックＬＣＬＫＥが共通に供給される。また、ＡＮＤ回路２３０−１，３，５，７の一方の入力端には、第２のカウンタ２２０の対応する出力ビットがそれぞれ供給され、他方の入力端には分周クロックＬＣＬＫＯが共通に供給される。
かかる構成により、第１のカウンタ２１０の出力と第２のカウンタ２２０の出力が交互に選択され、選択されたカウント値がポイントシフト型ＦＩＦＯ回路３００に供給される。カウンタ回路２００のカウント値は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７として用いられる。
図４は、カウンタ回路２００の動作を説明するためのタイミング図である。
図４に示すように、第１のカウンタ２１０のカウント値である出力ビットＢ１，Ｂ２は、分周クロックＬＣＬＫＥに同期してインクリメントし、第２のカウンタ２２０のカウント値である出力ビットＢ３，Ｂ４は、分周クロックＬＣＬＫＯに同期してインクリメントする。但し、これらのインクリメント動作は相互に無関係に行われるのではなく、第１のカウンタ２１０のカウント値が第２のカウンタ２２０のカウント値として取り込まれるため、第２のカウンタ２２０のカウント値は第１のカウンタ２１０のカウント値に追従する。したがって、ハザードなどによって第１のカウンタ２１０のカウント値がジャンプした場合には、第２のカウンタ２２０のカウント値も同じ値にジャンプする。このように、第１のカウンタ２１０のカウント値と第２のカウンタ２２０のカウント値は、常に相関した状態でインクリメントされる。
このようにして生成されるカウント値は、選択回路２３０によって選択される。つまり、分周クロックＬＣＬＫＥがハイレベルである期間においては第１のカウンタ２１０のカウント値が選択され、分周クロックＬＣＬＫＯがハイレベルである期間においては第２のカウンタ２２０のカウント値が選択される。その結果、カウンタ回路２００のカウント値は、出力用クロックＬＣＬＫに同期してインクリメントされることになる。つまり、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７がこの順に活性化されることになる。
また、ハザードなどによって第１のカウンタ２１０のカウント値がジャンプした場合、活性化される出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７が不測に変化する。しかしながら、第１及び第２のカウンタ２１０，２２０はバイナリ形式でカウント値を出力することから、複数の出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７が同時に活性化したり、いずれの出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７も活性化しないというような不定状態とはならならず、あくまでカウント値がジャンプするのみである。しかも、ハザードが生じるのは、パワーダウンモードからの復帰時などであることから、後述するポイントシフト型ＦＩＦＯ回路３００には、リードコマンドＭＤＲＤＴが蓄積されていない状態である。
したがって、ハザードなどによってカウント値がジャンプした場合であっても、カウンタ回路２００は自動復旧し、そのまま正常な動作を行うことが可能となる。これは、ポイントシフト型ＦＩＦＯ回路３００が動作を開始する場合、カウンタ回路２００のカウント値自体に意味はなく、カウント値が順次変化すれば正しい動作を行うことができるからである。
次に、ポイントシフト型ＦＩＦＯ回路３００について説明する。
図２に示すように、ポイントシフト型ＦＩＦＯ回路３００は、入力選択回路３１０と、シフト回路３２０と、ラッチ回路３３０−０〜３３０−７と、出力選択回路３４０と、合成回路３５０とを備えている。
入力選択回路３１０は、８つのＡＮＤ回路３１０−０〜３１０−７によって構成されている。ＡＮＤ回路３１０−０〜３１０−７は、一方の入力端にリードコマンドＭＤＲＤＴが共通に入力され、他方の入力端に遅延回路３９０によって遅延された出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７がそれぞれ入力されている。
これにより、リードコマンドＭＤＲＤＴが活性化すると、カウンタ回路２００のカウント値に基づいて、信号経路３１１−０〜３１１−７のいずれか一つにリードコマンドＭＤＲＤＴが供給されることになる。例えば、出力ゲート制御信号ＣＯＴ０が活性化しているタイミングでリードコマンドＭＤＲＤＴが供給された場合には、信号経路３１１−０にのみリードコマンドＭＤＲＤＴが供給され、他の信号経路３１１−１〜〜３１１−７にはリードコマンドＭＤＲＤＴは供給されない。ここで、信号経路３１１−０〜３１１−７とは、それぞれＡＮＤ回路３１０−０〜３１０−７の出力信号が供給される信号経路である。
これら信号経路３１１−０〜３１１−７は、シフト回路３２０の入力端に接続されている。シフト回路３２０は、あらかじめ定められた信号経路３１１−０〜３１１−７とラッチ回路３３０−０〜３３０−７との対応関係に基づいて、リードコマンドＭＤＲＤＴを所定のラッチ回路に供給する回路である。
図５は、シフト回路３２０の回路図である。
図５に示すように、シフト回路３２０は、８つのマルチプレクサ３２０−０〜３２０−７によって構成されている。マルチプレクサ３２０−０〜３２０−７はいずれも信号経路３１１−０〜３１１−７に接続されており、あらかじめ定められた信号経路３１１−０〜３１１−７上にリードコマンドＭＤＲＤＴが供給された場合に、出力である入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７をハイレベルに活性化させる。
どの信号経路３１１−０〜３１１−７上にリードコマンドＭＤＲＤＴが供給された場合に入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７をハイレベルとするかは、マルチプレクサ３２０−０〜３２０−７によって全て異なっている。その指定は、レイテンシ設定信号ＣＬによって行われる。
図６は、シフト回路３２０の機能を説明するための模式図である。
図６に示す外側のリング３１１は信号経路３１１−０〜３１１−７を示し、内側のリングＣＩＴは入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７を示している。外側のリング３１１は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７とリードコマンドＭＤＲＤＴの論理積とみなすことができる。そして、これらリング３１１，ＣＩＴに付された目盛りが一致する信号及び信号経路が対応する信号及び信号経路であることを意味する。
より具体的に説明すると、図６（ａ）は、信号経路３１１−０〜３１１−７と入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７との差分を「０」に設定した例を示している。この場合、信号経路３１１−０にリードコマンドＭＤＲＤＴが供給されると、これに対応する入力ゲート制御信号ＣＩＴ０がハイレベルとなり、信号経路３１１−２にリードコマンドＭＤＲＤＴが供給されると、これに対応する入力ゲート制御信号ＣＩＴ２がハイレベルとなる。つまり、信号経路３１１−ｋ（ｋ＝０〜７）と入力ゲート制御信号ＣＩＴｊ（ｊ＝０〜７）が対応しているとすると、ｊ＝ｋの状態である。
一方、図６（ｂ）は、信号経路３１１−０〜３１１−７と入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７との差分を「７」に設定した例を示している。これは、内側のリングＣＩＴを左回りに７目盛り分回転させたイメージである。この場合、信号経路３１１−０にリードコマンドＭＤＲＤＴが供給されると、これに対応する入力ゲート制御信号ＣＩＴ７がハイレベルとなり、信号経路３１１−３にリードコマンドＭＤＲＤＴが供給されると、これに対応する入力ゲート制御信号ＣＩＴ２がハイレベルとなる。つまり、ｊ−ｋ＝７又は−１の状態である。
差分は０〜７のいずれかに設定可能であり、設定された状態においては、信号経路と入力ゲート制御信号との対応関係は固定される。このように、シフト回路３２０は、信号経路３１１−０〜３１１−７上のリードコマンドＭＤＲＤＴをシフトさせて、入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７を生成する。このような差分は、必要とされるＣＡＳレイテンシに基づいて定められる。
このように、本実施形態では、シフト回路３２０の前段に入力選択回路３１０が配置されていることから、リードコマンドＭＤＲＤＴが活性化した場合、マルチプレクサ３２０−０〜３２０−７のいずれか一つだけが動作する。このため、リードコマンドＭＤＲＤＴの活性化の有無にかかわらず全てのマルチプレクサを動作させる場合に比べて、消費電力を低減することが可能となる。
シフト回路３２０によって生成される入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７は、ラッチ回路３３０−０〜３３０−７にそれぞれ供給される。ラッチ回路３３０−０〜３３０−７の後段には、出力選択回路３４０を構成する出力ゲート３４０−０〜３４０−７がそれぞれ接続されている。
図７は、ラッチ回路３３０−０及び出力ゲート３４０−０の回路図である。他のラッチ回路３３０−１〜３３０−７及び出力ゲート３４０−１〜３４０−７についても、図７に示す回路構成と同じ回路構成を有している。
図７に示すように、ラッチ回路３３０−０は、入力ゲート制御信号ＣＩＴ０がローレベルからハイレベルに変化するとセットされ、出力ゲート制御信号ＣＯＴ０がハイレベルからローレベルに変化するとリセットされるＳＲ型（セット／リセット型）ラッチ回路３３１を含んでいる。ＳＲ型ラッチ回路３３１のセット状態においては、論理レベル「１」がラッチされ、これによりリードコマンドＭＤＲＤＴが保持された状態となる。ＳＲ型ラッチ回路３３１のリセットは、リセット回路３３２によって行われる。リセット回路３３２に対してはリセット信号ＲＳＴの入力が可能であり、リセット信号ＲＳＴが活性化すると、ラッチ回路３３０−０〜３３０−７は強制的に全てリセットされる。
また、出力ゲート３４０−０は、出力ゲート制御信号ＣＯＴ０がハイレベルである期間において、ＳＲ型ラッチ回路３３１にラッチされた論理レベルを出力する。出力ゲート制御信号ＣＯＴ０がローレベルである期間においては、その出力はハイインピーダンス状態となる。出力ゲート３４０−０〜３４０−７の出力は、合成回路３５０に供給される。
図２に示すように、合成回路３５０は、出力ゲート３４０−０〜３４０−３からの出力を合成するワイヤードオア回路３５１と、出力ゲート３４０−４〜３４０−７からの出力を合成するワイヤードオア回路３５２と、ワイヤードオア回路３５１，３５２の出力を合成するＯＲゲート回路３５３とを含んでいる。ＯＲゲート回路３５３の出力は、出力制御信号ＤＲＣとして用いられる。
このように、本実施形態では、８つのラッチ回路３３０−０〜３３０−７からの出力が２つにグループ分けされ、それぞれワイヤードオア接続されるとともに、得られたワイヤードオア出力が論理ゲート回路によってさらに合成される。かかる構成により、全てのラッチ回路３３０−０〜３３０−７からの出力を纏めてワイヤードオア接続する場合と比べて、出力ゲート３４０−０〜３４０−７の出力負荷が低減する。このため、出力制御信号ＤＲＣの信号品質を高めることが可能となる。
また、合成回路３５０は、ワイヤードオア回路３５１，３５２をそれぞれリセットするリセット回路３５４，３５５を備えている。リセット回路３５４は、出力ゲート制御信号ＣＯＴ４に応答してワイヤードオア回路３５１をリセットし、リセット回路３５５は、出力ゲート制御信号ＣＯＴ０に応答してワイヤードオア回路３５２をリセットする。リセット回路３５４，３５５はいずれもＮチャンネル型のＭＯＳトランジスタによって構成されており、そのゲートにはそれぞれ出力ゲート制御信号ＣＯＴ４，０が供給される。ソースは、いずれも接地電位（ＶＳＳ）に接続されている。したがって、出力ゲート制御信号ＣＯＴ４が活性化するとリセット回路３５４がオンし、ワイヤードオア回路３５１がローレベルにリセットされる。同様に、出力ゲート制御信号ＣＯＴ０が活性化するとリセット回路３５５がオンし、ワイヤードオア回路３５２がローレベルにリセットされる。
上述の通り、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７は、カウンタ回路２００によってこの順に順次活性化する。このため、出力ゲート制御信号ＣＯＴ４が活性化するのは、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ３の活性化が終了した直後であり、しばらくはワイヤードオア回路３５１から出力制御信号ＤＲＣが出力されることはない。このようなタイミングでリセット回路３５４をオンさせれば、次に出力ゲート制御信号ＣＯＴ０〜ＣＯＴ３が活性化するまでの十分な期間が確保されることから、ワイヤードオア回路３５１を確実にリセットすることが可能となる。リセット回路３５５についても同様である。また、ワイヤードオア回路３５１，３５２には、それぞれラッチ回路３５１ａ，３５２ａが接続されている。これにより、対応する全ての出力ゲート（３４０−０〜３４０−３又は３４０−４〜３４０−７）がハイインピーダンス状態となる期間の論理レベルが保持される。
図２に示すように、本実施形態によるレイテンシカウンタ５５は、モード切替回路４００をさらに備えている。
モード切替回路４００は、リードコマンドＭＤＲＤＴを遅延させる遅延回路４０１と、モード信号に基づいて、遅延されていないリードコマンドＭＤＲＤＴ及び遅延されたリードコマンドＭＤＲＤＴのいずれか一方を選択するマルチプレクサ４０２とを含んでいる。
マルチプレクサ４０２は、ＤＬＬ回路２３を使用する動作モード（ＤＬＬオンモード）である場合には、遅延されていないリードコマンドＭＤＲＤＴを選択する。これにより、ポイントシフト型ＦＩＦＯ回路３００には、リードコマンドＭＤＲＤＴが高速に供給される。これに対し、ＤＬＬ回路２３を使用しない動作モード（ＤＬＬオフモード）である場合には、マルチプレクサ４０２は遅延回路４０１によって遅延されたリードコマンドＭＤＲＤＴを選択する。これにより、リードコマンドＭＤＲＤＴは、ＤＬＬオンモード時よりも遅れてポイントシフト型ＦＩＦＯ回路３００に供給されることになる。
遅延回路４０１の遅延量としては、ＤＬＬ回路２３が動作していない場合において、外部のクロック信号ＣＫに対して生じる出力用クロックＬＣＬＫの遅れに相当する遅延量に設定することが好ましい。これによれば、ＤＬＬオフモードにより、クロック信号ＣＫに対して出力用クロックＬＣＬＫが遅れている場合であっても、ＤＬＬオンモード時と同様の動作マージンを確保することが可能となる。
以上が本実施形態によるレイテンシカウンタ５５の構成である。次に、本実施形態によるレイテンシカウンタ５５の動作について説明する。
図８は、本実施形態によるレイテンシカウンタ５５の動作を説明するためのタイミング図であり、ＤＬＬオンモード時における動作（レイテンシ＝７）を示している。上述の通り、ＤＬＬオンモードにおいては、リードコマンドＭＤＲＤＴがポイントシフト型ＦＩＦＯ回路３００に高速に供給される。
図８では、外部のクロック信号ＣＫのエッジ０に同期してリードコマンドＲＤが発行された例を示している。図８に示すように、リードコマンドＲＤが発行されてから、内部のリードコマンドＭＤＲＤＴが生成されるまでには所定の時間がかかる。リードコマンドＭＤＲＤＴは、カウンタ回路２００の出力に基づいて、ポイントシフト型ＦＩＦＯ回路３００に含まれる８つのラッチ回路３３０−０〜３３０−７のいずれかに保持される。本例では、リードコマンドＭＤＲＤＴが生成されたタイミングにおいて遅延回路３９０の出力によってＡＮＤゲート３１０−７が選択された状態を示している。したがって、入力ゲート制御信号ＣＩＴ０〜７のうち、入力ゲート制御信号ＣＩＴ７のみが活性化し、リードコマンドＭＤＲＤＴはラッチ回路３３０−７に格納されることになる。
ラッチ回路３３０−７に格納されたリードコマンドＭＤＲＤＴは、カウンタ回路２００のインクリメントによって出力ゲート制御信号ＣＯＴ７が選択されるまで、ラッチ回路３３０−７に保持される。そして、出力ゲート制御信号ＣＯＴ７が選択されると、出力ゲート３４０−７が開き、出力制御信号ＤＲＣが活性化する。出力制御信号ＤＲＣは出力用クロックＬＣＬＫに同期しており、これを用いて実際にリードデータＤＱが出力される。
その後、セルフリフレッシュモードやパワーダウンモードにエントリーすると、図１に示したＤＬＬ回路２３が停止する。そして、通常動作に復帰する際、出力用クロックＬＣＬＫにハザードが生じることがあり、これによってカウンタ回路２００のカウント値がジャンプすることがある。
しかしながら、本実施形態によるレイテンシカウンタ５５では、カウント値自体に意味はなく、通常動作時において正しくインクリメント（又はデクリメント）されれば問題は全く生じない。つまり、カウント値がエラーとなること自体が無く、ハザードによってカウント値が変化しても、そのまま次の動作を実行することができる。このように、本実施形態によるレイテンシカウンタ５５によれば、出力用クロックＬＣＬＫのハザードに起因するエラーを防止することが可能となる。
図９は、本実施形態によるレイテンシカウンタ５５の動作を説明するためのタイミング図であり、ＤＬＬオフモード時における動作（レイテンシ＝６）を示している。上述の通り、ＤＬＬオフモードにおいては、リードコマンドＭＤＲＤＴが遅延されてポイントシフト型ＦＩＦＯ回路３００に供給される。
図９に示すように、ＤＬＬオフモードにおいては、出力用クロックＬＣＬＫが外部のクロック信号ＣＫに対して位相制御されていないことから、クロック信号ＣＫに対して所定の遅れが生じる。このような遅れは、遅延回路４０１によってリードコマンドＭＤＲＤＴの供給を遅らせることによって相殺される。これにより、ＤＬＬオンモード時と同じ動作マージンを確保することが可能となる。
以上説明したように、本実施形態によるレイテンシカウンタ５５によれば、出力用クロックＬＣＬＫを２分周した分周クロックＬＣＬＫＥ，ＬＣＬＫＯに同期してカウント動作を行っていることから、出力用クロックＬＣＬＫの周波数が高い場合であってもカウンタ回路２００の動作マージンを十分に確保することが可能となる。
また、カウンタ回路２００を第１のカウンタ２１０と第２のカウンタ２２０に分けていることから、第１のカウンタ２１０に含まれるリップルカウンタのビット数が少なくなる。これにより、リップルカウンタにて生じる遅延が小さくなり、その結果、選択回路２３０に分周クロックＬＣＬＫＥ，ＬＣＬＫＯを直接供給することが可能となる。つまり、リップルカウンタの遅延が大きい場合、正しく同期を取るためには、分周クロックＬＣＬＫＥ，ＬＣＬＫＯをある程度遅延させてから選択回路２３０に入力する必要がある。この場合、遅延を回復させるための再同期回路を設けることによって、リードコマンドＭＤＲＤＴを出力用クロックＬＣＬＫに再同期させる必要が生じる。このような再同期回路は、クロックの周波数が高い場合、コマンドの転送マージンを低下させる原因となりうる。しかしながら、本実施形態では、このような再同期回路は不要であり、その結果、クロックの周波数が高い場合であっても十分な転送マージンを確保することが可能となる。
しかも、第１のカウンタ２１０については分周クロックＬＣＬＫＥをバイナリ形式でカウントする一方、第２のカウンタ２２０については分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込んでいることから、第１のカウンタ２１０のカウント値と第２のカウンタ２２０のカウント値がずれることがない。このため、第１のカウンタ２１０のカウント値に基づいてラッチしたリードコマンドＭＤＲＤＴを、第２のカウンタ２２０のカウント値に基づいて出力することが可能となる。もちろんその逆も可能である。このことは、分周クロックＬＣＬＫＥ，ＬＣＬＫＯに同期してカウント動作を行っているにもかかわらず、ポイントシフト型ＦＩＦＯ回路３００が分周による影響を受けないことを意味する。
つまり、もし第１のカウンタ２１０のカウント値と第２のカウンタ２２０のカウント値が無関係であれば、第１のカウンタ２１０のカウント値に基づいてラッチしたリードコマンドＭＤＲＤＴについては、第１のカウンタ２１０のカウント値に基づいて出力することが必須となる。同様に、第２のカウンタ２２０のカウント値に基づいてラッチしたリードコマンドＭＤＲＤＴについては、第２のカウンタ２２０のカウント値に基づいて出力することが必須となる。この場合、ポイントシフト型ＦＩＦＯ回路３００に設定可能なレイテンシ数は偶数のみとなり、レイテンシを奇数に設定するためには、レイテンシ追加回路などを付加する必要が生じる。しかしながら、本実施形態では、第１のカウンタ２１０のカウント値と第２のカウンタ２２０のカウント値が連動していることから、このような制約を受けることが無くなり、レイテンシ追加回路などを付加することなく、レイテンシを任意の値に設定することが可能となる。
しかも、本実施形態では、第１のカウンタ２１０がリップルカウンタであることから、上述の通り、出力用クロックＬＣＬＫのハザードに起因するエラーを防止することが可能となる。
また、本実施形態においては、シフト回路３２０の前段に入力選択回路３１０を設けることによって、リードコマンドＭＤＲＤＴが供給された場合にだけシフト回路３２０を動作させていることから、リードコマンドＭＤＲＤＴの有無にかかわらずシフト回路を常時動作させる場合に比べて、消費電力を低減することが可能となる。
さらに、本実施形態においては、出力ゲート３４０−０〜３４０−７の出力が２つにグループ分けされ、それぞれワイヤードオア接続されるとともに、得られたワイヤードオア出力が論理ゲート回路によってさらに合成されることから、全て出力を纏めてワイヤードオア接続する場合と比べて出力負荷が低減する。これにより、出力制御信号ＤＲＣの信号品質を高めることが可能となる。
さらに、本実施形態においては、モード切替回路４００を用いることにより、ＤＬＬオフモードである場合にリードコマンドＭＤＲＤＴの供給をＤＬＬオンモード時よりも遅らせていることから、出力用クロックＬＣＬＫが外部のクロック信号ＣＫに対して遅れている場合であっても、ＤＬＬオンモード時と同様にリードコマンドＭＤＲＤＴの取り込みマージンを十分に確保することが可能となる。
図１０は、本発明の好ましい実施形態による半導体記憶装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
図１０に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図１０には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１０に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１０に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、分周回路１００を用いて出力用クロックＬＣＬＫを２分周しているが、本発明において分周数がこれに限定されるものではない。したがって、出力用クロックＬＣＬＫがより高速である場合には、出力用クロックＬＣＬＫを４分周するとともに、第２のカウンタ２２０と同様、第１のカウンタ２１０と連動する第３及び第４のカウンタを用いればよい。
また、上記実施形態では、第１のカウンタ２１０がリップルカウンタを含んでいるが、本発明がこれに限定されるものではない。
さらに、上記実施形態では、カウンタ回路２００をレイテンシカウンタ５５の一部として利用しているが、本発明によるカウンタ回路の用途がこれに限定されるものではない。
さらに、本発明においてポイントシフト型ＦＩＦＯ回路３００の構成は任意であり、上記実施形態で示した構成に限定されるものではない。また、本発明においてモード切替回路４００を備えることは必須でない。
さらに、上記実施形態では、出力ゲート３４０−０〜３４０−７の出力を２つに分割されたワイヤードオア回路３５１，３５２によって受けているが、ワイヤードオア回路の分割数についてはこれに限定されず、３以上に分割しても構わないし、分割しなくても構わない。
また、上記実施形態では、出力ゲート制御信号ＣＯＴ４に応答してワイヤードオア回路３５１をリセットし、出力ゲート制御信号ＣＯＴ０に応答してワイヤードオア回路３５２をリセットしているが、ワイヤードオア回路３５１，３５２をリセットするタイミングがこれに限定されるものではない。したがって、ワイヤードオア回路３５１については、カウンタ回路２００のカウント値がワイヤードオア回路３５２に対応するラッチ回路を示していることに応答してリセットすれば足り、同様に、ワイヤードオア回路３５２については、カウンタ回路２００のカウント値がワイヤードオア回路３５１に対応するラッチ回路を示していることに応答してリセットすれば足りる。
本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。 本発明の好ましい実施形態によるレイテンシカウンタ５５の回路図である。 分周回路１００の動作を説明するためのタイミング図である。 カウンタ回路２００の動作を説明するためのタイミング図である。 シフト回路３２０の回路図である。 シフト回路３２０の機能を説明するための模式図である。 ラッチ回路３３０−０及び出力ゲート３４０−０の回路図である。 レイテンシカウンタ５５の動作を説明するためのタイミング図であり、ＤＬＬオンモード時における動作を示している。 レイテンシカウンタ５５の動作を説明するためのタイミング図であり、ＤＬＬオフモード時における動作を示している。 本発明の好ましい実施形態によるデータ処理システム５００の構成を示すブロック図である。
符号の説明
１０ 半導体記憶装置（ＤＲＡＭ）
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ａ，１６ｂ 電源端子
２１ クロック入力回路
２２ タイミング発生回路
２３ ＤＬＬ回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リード制御回路
５４ ライト制御回路
５５ レイテンシカウンタ
５６ モードレジスタ
６１ ロウ系救済回路
６２ カラム系救済回路
６３ リフレッシュカウンタ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ センスアンプ
７４ リードアンプ
７５ ライトアンプ
８１ データ出力回路
８２ データ入力回路
８３，８４ ＦＩＦＯ回路
８５ データストローブ信号出力回路
８６ データストローブ信号入力回路
９０ 内部電圧発生回路
１００ 分周回路
１０１ ラッチ回路
１０２ インバータ
１０３，１０４ ＡＮＤ回路
２００ カウンタ回路
２１０ 第１のカウンタ
２１１，２１２，２２１，２２２ フリップフロップ
２１３，２２３ デコーダ
２１４，２２４ 遅延回路
２２０ 第２のカウンタ
２３０ 選択回路
２３０−０〜２３０−７ ＡＮＤ回路
３００ ポイントシフト型ＦＩＦＯ回路
３１０ 入力選択回路
３１０−０〜３１０−７ ＡＮＤ回路
３１１−１〜３１１−７ 信号経路
３２０ シフト回路
３２０−０〜３２０−７ マルチプレクサ
３３０−０〜３３０−７ ラッチ回路
３３１ ＳＲ型ラッチ回路
３３２ リセット回路
３４０ 出力選択回路
３４０−０〜３４０−７ 出力ゲート
３５０ 合成回路
３５１，３５２ ワイヤードオア回路
３５１ａ，３５２ａ ラッチ回路
３５３ 論理ゲート回路
３５４，３５５ リセット回路
３９０ 遅延回路
４００ モード切替回路
４０１ 遅延回路
４０２ マルチプレクサ
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス
５６０ ＲＯＭ

Claims (16)

  1. クロック信号に基づいて、互いに位相の異なる少なくとも第１及び第２の分周クロックからなる複数の分周クロックを生成する分周回路と、
    前記第１の分周クロックをカウントする第１のカウンタと、
    前記第２の分周クロックに同期して、前記第１のカウンタのカウント値を取り込む第２のカウンタと、
    前記第１及び第２のカウンタのカウント値を排他的に選択する選択回路と、を備えることを特徴とするカウンタ回路。
  2. 前記選択回路は、前記第１の分周クロックに基づいて前記第１のカウンタのカウント値を選択し、前記第２の分周クロックに基づいて前記第２のカウンタのカウント値を選択することを特徴とする請求項１に記載のカウンタ回路。
  3. 前記第１のカウンタは、バイナリ形式でカウント値を出力するリップルカウンタを含むことを特徴とする請求項１又は２に記載のカウンタ回路。
  4. 前記第１のカウンタは、カウント値を構成する複数のビットの変化タイミングを一致させる第１の遅延回路を含んでいることを特徴とする請求項３に記載のカウンタ回路。
  5. 前記第２のカウンタは、前記第２の分周クロックを遅延させる第２の遅延回路を含んでおり、前記第２の遅延回路によって遅延された前記第２の分周クロックに応答して、前記第１のカウンタのカウント値を取り込むことを特徴とする請求項１乃至４のいずれか一項に記載のカウンタ回路。
  6. 前記第１の遅延回路の遅延量よりも、前記第２の遅延回路の遅延量の方が大きいことを特徴とする請求項５に記載のカウンタ回路。
  7. 前記クロック信号に同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、請求項１乃至５のいずれか一項に記載のカウンタ回路と、複数のラッチ回路を含むポイントシフト型ＦＩＦＯ回路とを備え、
    前記ポイントシフト型ＦＩＦＯ回路は、前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに前記内部コマンドを取り込み、前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに取り込まれた前記内部コマンドを出力することを特徴とするレイテンシカウンタ。
  8. 前記ポイントシフト型ＦＩＦＯ回路は、
    前記カウンタ回路のカウント値に基づいて、複数の信号経路のいずれか一つに前記内部コマンドを供給する入力選択回路と、
    あらかじめ定められた前記複数の信号経路と前記複数のラッチ回路との対応関係に基づいて、前記内部コマンドを所定のラッチ回路に供給するシフト回路と、
    前記カウンタ回路のカウント値に基づいて、前記複数のラッチ回路のいずれかに取り込まれた前記内部コマンドを出力させる出力選択回路と、を備えることを特徴とする請求項７に記載のレイテンシカウンタ。
  9. 前記複数のラッチ回路は、前記内部コマンドの入力に応答してセットされ、前記内部コマンドの出力に応答してリセットされるＳＲ型ラッチ回路を含んでいることを特徴とする請求項８に記載のレイテンシカウンタ。
  10. 前記シフト回路は、前記複数の信号経路と前記複数のラッチ回路との対応関係を設定信号に基づいて変更可能であることを特徴とする請求項８又は９に記載のレイテンシカウンタ。
  11. 前記ポイントシフト型ＦＩＦＯ回路は、
    前記複数のラッチ回路のうち、第１のグループに属する複数のラッチ回路の出力を合成する第１のワイヤードオア回路と、
    前記複数のラッチ回路のうち、第２のグループに属する複数のラッチ回路の出力を合成する第２のワイヤードオア回路と、
    少なくとも前記第１及び第２のワイヤードオア回路の出力を合成するゲート回路と、
    前記カウンタ回路のカウント値に基づいて、前記第１及び第２のワイヤードオア回路をそれぞれリセットする第１及び第２のリセット回路と、を備えることを特徴とする請求項７乃至１０のいずれか一項に記載のレイテンシカウンタ。
  12. 前記第１のリセット回路は、前記カウンタ回路のカウント値が前記第１のグループに属する複数のラッチ回路とは異なる所定のラッチ回路を示していることに応答して前記第１のワイヤードオア回路をリセットし、
    前記第２のリセット回路は、前記カウンタ回路のカウント値が前記第２のグループに属する複数のラッチ回路とは異なる所定のラッチ回路を示していることに応答して前記第２のワイヤードオア回路をリセットすることを特徴とする請求項１１に記載のレイテンシカウンタ。
  13. 第１の動作モードである場合には前記内部コマンドを前記ポイントシフト型ＦＩＦＯ回路に相対的に早く供給し、第２の動作モードである場合には前記内部コマンドを前記ポイントシフト型ＦＩＦＯ回路に相対的に遅く供給するモード切替回路をさらに備えることを特徴とする請求項７乃至１２のいずれか一項に記載のレイテンシカウンタ。
  14. 前記第１の動作モードは前記クロック信号が位相制御された状態であり、前記第２の動作モードは前記クロック信号が位相制御されていない状態であることを特徴とする請求項１３に記載のレイテンシカウンタ。
  15. 請求項７乃至１４のいずれか一項に記載のレイテンシカウンタを備える半導体記憶装置。
  16. 請求項１５に記載の半導体記憶装置とデータプロセッサとがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。
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