JPH1124785A - 半導体集積回路装置と半導体メモリシステム - Google Patents
半導体集積回路装置と半導体メモリシステムInfo
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- JPH1124785A JPH1124785A JP9194849A JP19484997A JPH1124785A JP H1124785 A JPH1124785 A JP H1124785A JP 9194849 A JP9194849 A JP 9194849A JP 19484997 A JP19484997 A JP 19484997A JP H1124785 A JPH1124785 A JP H1124785A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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- H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 微小で高い精度の時間分解能を持つ遅延回
路、半導体基板上に効率よく配置するとともに微小量で
高い精度の時間分解能を持つ遅延信号を形成することが
できる格子状遅延回路を備えた半導体集積回路装置を提
供する。高速でのデータ入出力を実現した半導体メモリ
システムを提供する。 【解決手段】 第１と第２の入力端子間に入力される２
つの入力信号をカップリングさせるインピーダンス手段
を設け、入力信号に対して反転させた出力信号を形成す
る論理ゲート手段を複数個用いて第１信号伝達方向と第
２信号伝達方向に格子状に配置してなる格子状遅延回路
を構成し、第１信号伝達方向において第１番目から最終
番目までの各論理ゲート手段には入力クロック信号を上
記第１信号伝達方向において順に遅延させて入力し、上
記第２信号伝達方向において少なくとも最終段又１つ前
であって、第１信号伝達方向に配列される複数の論理ゲ
ート手段の出力端子から出力信号を得る。
路、半導体基板上に効率よく配置するとともに微小量で
高い精度の時間分解能を持つ遅延信号を形成することが
できる格子状遅延回路を備えた半導体集積回路装置を提
供する。高速でのデータ入出力を実現した半導体メモリ
システムを提供する。 【解決手段】 第１と第２の入力端子間に入力される２
つの入力信号をカップリングさせるインピーダンス手段
を設け、入力信号に対して反転させた出力信号を形成す
る論理ゲート手段を複数個用いて第１信号伝達方向と第
２信号伝達方向に格子状に配置してなる格子状遅延回路
を構成し、第１信号伝達方向において第１番目から最終
番目までの各論理ゲート手段には入力クロック信号を上
記第１信号伝達方向において順に遅延させて入力し、上
記第２信号伝達方向において少なくとも最終段又１つ前
であって、第１信号伝達方向に配列される複数の論理ゲ
ート手段の出力端子から出力信号を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置と半導体メモリシステムに関し、特に微小で高精度
に制御された遅延信号を必要とするものに利用して有効
な技術に関するものである。
装置と半導体メモリシステムに関し、特に微小で高精度
に制御された遅延信号を必要とするものに利用して有効
な技術に関するものである。
【０００２】
【従来の技術】数１０ｐｓｅｃ（ピコ秒）の時間分解能
を実現する回路の一例として、１９９３年国際固体回路
会議に発表されたアレイオシレータ（Ａrray Ｏscilla
tor)がある。このアレイオシレータは、同じリングオシ
レータを列方向に多数並べて、各段を２入力として１つ
の入力を用いてリング状に接続するともに、各段の出力
を隣りの段の他方の入力に供給し、行方向にもリング状
に接続させるものである。このようなリングオシレータ
に関しては、エイ・エス・エス・シー・シー（ＩＳＳＣ
Ｃ）、１９９３年第１１８頁及びエイ・エス・エス・シ
ー・シー（ＩＳＳＣＣ）１９９５年第３０８頁がある。
を実現する回路の一例として、１９９３年国際固体回路
会議に発表されたアレイオシレータ（Ａrray Ｏscilla
tor)がある。このアレイオシレータは、同じリングオシ
レータを列方向に多数並べて、各段を２入力として１つ
の入力を用いてリング状に接続するともに、各段の出力
を隣りの段の他方の入力に供給し、行方向にもリング状
に接続させるものである。このようなリングオシレータ
に関しては、エイ・エス・エス・シー・シー（ＩＳＳＣ
Ｃ）、１９９３年第１１８頁及びエイ・エス・エス・シ
ー・シー（ＩＳＳＣＣ）１９９５年第３０８頁がある。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）等の半導体メモリの高
速化のために、複数のそれを統括して制御するメモリコ
ントローラとの間での実装基板上での信号伝送遅延を揃
えること、格言すれば上記実装基板上での信号伝播遅延
を見込んで、かかる信号遅延が小さいものは内部で遅延
時間を大きくし、かかる信号遅延の大きいものは内部で
の遅延を小さくしてメモリコントローラから見た場合の
メモリアクセス時間を揃えるようにすることにより、サ
イクル時間に占めるデータ取り込みが可能な時間（ウィ
ンド）を確保することが容易となり、メモリサイクル時
間の高速化を図ることができる。例えば、特性インピー
ダンスが５０Ωの信号配線を持つ実装基板において、１
センチメートル（ｃｍ）間隔で半導体メモリを実装する
と、各半導体メモリ間での信号伝播遅延時間は約５０ｐ
ｓｅｃとなる。このため、上記のようにメモリコントロ
ーラと各半導体メモリ間での信号伝送遅延を揃えるため
には、各半導体メモリの内部において数１０ｐｓｅｃの
ような高精度の時間分解能を持つ遅延回路を設けること
が必要になるものである。
（ランダム・アクセス・メモリ）等の半導体メモリの高
速化のために、複数のそれを統括して制御するメモリコ
ントローラとの間での実装基板上での信号伝送遅延を揃
えること、格言すれば上記実装基板上での信号伝播遅延
を見込んで、かかる信号遅延が小さいものは内部で遅延
時間を大きくし、かかる信号遅延の大きいものは内部で
の遅延を小さくしてメモリコントローラから見た場合の
メモリアクセス時間を揃えるようにすることにより、サ
イクル時間に占めるデータ取り込みが可能な時間（ウィ
ンド）を確保することが容易となり、メモリサイクル時
間の高速化を図ることができる。例えば、特性インピー
ダンスが５０Ωの信号配線を持つ実装基板において、１
センチメートル（ｃｍ）間隔で半導体メモリを実装する
と、各半導体メモリ間での信号伝播遅延時間は約５０ｐ
ｓｅｃとなる。このため、上記のようにメモリコントロ
ーラと各半導体メモリ間での信号伝送遅延を揃えるため
には、各半導体メモリの内部において数１０ｐｓｅｃの
ような高精度の時間分解能を持つ遅延回路を設けること
が必要になるものである。
【０００４】本願発明者等においては、上記のような高
精度の時間分解能を持ち遅延回路を実現するために、前
記アレイオシレータを利用することを検討した。しかし
ながら、上記のアレイオシレータにあっては、行方向の
論理段数において各段数分ずつの等しい遅延を持つ遅延
信号が形成されるはずであるが、実際の半導体基板上に
形成された回路では、上記行方向での信号遅延は良好な
直線性が認められず、ある論理段では速く、ある論理段
では遅くなってしまう。したがって、上記のようなアレ
イオシレータの原理をそのまま利用しても、上記のよう
な１０数ｐｓｅｃのような微小でしかも均等な遅延信号
を得ることができないことが判った。
精度の時間分解能を持ち遅延回路を実現するために、前
記アレイオシレータを利用することを検討した。しかし
ながら、上記のアレイオシレータにあっては、行方向の
論理段数において各段数分ずつの等しい遅延を持つ遅延
信号が形成されるはずであるが、実際の半導体基板上に
形成された回路では、上記行方向での信号遅延は良好な
直線性が認められず、ある論理段では速く、ある論理段
では遅くなってしまう。したがって、上記のようなアレ
イオシレータの原理をそのまま利用しても、上記のよう
な１０数ｐｓｅｃのような微小でしかも均等な遅延信号
を得ることができないことが判った。
【０００５】仮に微小で均等な信号遅延が得られたと
し、半導体基板上において行方向と列方向に格子状に論
理回路を配置したのでは、格子状の内部に配置された論
理回路からの遅延信号を出力させる場合と、格子状の外
側に配置される論理回路からの遅延信号を出力させる場
合とでは、出力信号を取り出すための信号経路が均等に
できないという問題が生じることに気が付いた。
し、半導体基板上において行方向と列方向に格子状に論
理回路を配置したのでは、格子状の内部に配置された論
理回路からの遅延信号を出力させる場合と、格子状の外
側に配置される論理回路からの遅延信号を出力させる場
合とでは、出力信号を取り出すための信号経路が均等に
できないという問題が生じることに気が付いた。
【０００６】この発明の目的は、微小で高い精度の時間
分解能を持つ遅延回路を備えた半導体集積回路装置を提
供することにある。この発明の他の目的は、半導体基板
上に効率よく配置するとともに、微小で高い精度の時間
分解能を持つ遅延信号を形成することができる格子状遅
延回路を備えた半導体集積回路装置を提供することにあ
る。この発明の更に他の目的は、高速でのデータ入出力
を実現した半導体メモリシステムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
分解能を持つ遅延回路を備えた半導体集積回路装置を提
供することにある。この発明の他の目的は、半導体基板
上に効率よく配置するとともに、微小で高い精度の時間
分解能を持つ遅延信号を形成することができる格子状遅
延回路を備えた半導体集積回路装置を提供することにあ
る。この発明の更に他の目的は、高速でのデータ入出力
を実現した半導体メモリシステムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１と第２の入力端子間に
入力される２つの入力信号をカップリングさせるインピ
ーダンス手段を設け、入力信号に対して反転させた出力
信号を形成する論理ゲート手段を複数個用いて第１信号
伝達方向と第２信号伝達方向に格子状に配置し、第１信
号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２
信号伝達方向において第Ｌ段目に配置された論理ゲート
手段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた論理ゲート手段の出力信号又は第１段
目の論理ゲート手段では入力クロック信号を供給し、上
記論理ゲート手段ＫＬの第２の入力端子には第１信号伝
達方向において１つ前であるＫ−１番目とされ、第２信
号伝達方向において同じＬ段目とされた論理ゲート手段
の第１の入力端子に供給される入力信号を供給し、か
つ、第１信号伝達方向において第１番目とされ、第２信
号伝達方向においてＬ番目とされる論理ゲート手段の第
２の入力端子には、第１信号伝達方向において最終段と
され、上記第２の信号伝達方向においてそれよりも前段
とされた論理ゲート手段であって、それにおける第１の
入力端子に供給される入力信号と同相の関係となる第１
の入力端子に供給される入力信号を供給し、上記第２信
号伝達方向において第１段目とされ、第１信号伝達方向
において第１番目とされた論理ゲート手段の第１と第２
の入力端子には、バッファ回路を構成する入力回路を通
したクロック信号を供給し、これらの第１信号伝達方向
において第２番目から最終番目までの各論理ゲート手段
の第１の入力端子に供給される上記入力クロック信号を
上記バッファ回路により上記第１信号伝達方向において
順に遅延させ、上記第２信号伝達方向において少なくと
も最終段又１つ前であって、第１信号伝達方向に配列さ
れる複数の論理ゲート手段の出力端子から出力信号を得
る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１と第２の入力端子間に
入力される２つの入力信号をカップリングさせるインピ
ーダンス手段を設け、入力信号に対して反転させた出力
信号を形成する論理ゲート手段を複数個用いて第１信号
伝達方向と第２信号伝達方向に格子状に配置し、第１信
号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２
信号伝達方向において第Ｌ段目に配置された論理ゲート
手段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた論理ゲート手段の出力信号又は第１段
目の論理ゲート手段では入力クロック信号を供給し、上
記論理ゲート手段ＫＬの第２の入力端子には第１信号伝
達方向において１つ前であるＫ−１番目とされ、第２信
号伝達方向において同じＬ段目とされた論理ゲート手段
の第１の入力端子に供給される入力信号を供給し、か
つ、第１信号伝達方向において第１番目とされ、第２信
号伝達方向においてＬ番目とされる論理ゲート手段の第
２の入力端子には、第１信号伝達方向において最終段と
され、上記第２の信号伝達方向においてそれよりも前段
とされた論理ゲート手段であって、それにおける第１の
入力端子に供給される入力信号と同相の関係となる第１
の入力端子に供給される入力信号を供給し、上記第２信
号伝達方向において第１段目とされ、第１信号伝達方向
において第１番目とされた論理ゲート手段の第１と第２
の入力端子には、バッファ回路を構成する入力回路を通
したクロック信号を供給し、これらの第１信号伝達方向
において第２番目から最終番目までの各論理ゲート手段
の第１の入力端子に供給される上記入力クロック信号を
上記バッファ回路により上記第１信号伝達方向において
順に遅延させ、上記第２信号伝達方向において少なくと
も最終段又１つ前であって、第１信号伝達方向に配列さ
れる複数の論理ゲート手段の出力端子から出力信号を得
る。
【０００８】
【発明の実施の形態】図１には、この発明に係る格子状
遅延回路の一実施例の回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術よってそ
れを必要とするダイナミック型ＲＡＭ等を構成する回路
素子とともに、単結晶シリコンのような１個の半導体基
板上において形成される。
遅延回路の一実施例の回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術よってそ
れを必要とするダイナミック型ＲＡＭ等を構成する回路
素子とともに、単結晶シリコンのような１個の半導体基
板上において形成される。
【０００９】格子状に配列される遅延要素としての論理
ゲート手段は、その１つが代表として例示的に示されて
いるように、特に制限されないが、ナンドゲート回路Ｎ
Ｄと、かかるナンドゲート回路ＮＤの２つの入力Ｉｎ１
とｉｎ２との間に設けられたカップリング容量ＣＰから
構成される。このカップリング容量ＣＰの容量値は、特
に制限されないが、１ｐＦ程度の半導体集積回路として
は比較的大きな容量値を持つ容量素子である。
ゲート手段は、その１つが代表として例示的に示されて
いるように、特に制限されないが、ナンドゲート回路Ｎ
Ｄと、かかるナンドゲート回路ＮＤの２つの入力Ｉｎ１
とｉｎ２との間に設けられたカップリング容量ＣＰから
構成される。このカップリング容量ＣＰの容量値は、特
に制限されないが、１ｐＦ程度の半導体集積回路として
は比較的大きな容量値を持つ容量素子である。
【００１０】上記遅延要素としての論理ゲート手段は、
第１信号伝達方向であるロウ(Row）方向にｍ段、第２信
号伝達方向であるカラム（Column) 方向にｎ段のように
格子状に配置される。第１信号伝達方向のうち、第１番
目のロウについて説明すると、第２信号伝達方向である
カラム方向に並べられたｎ段からなる論理ゲート手段の
うち、第１段目の論理ゲート手段の２つの入力端子ｉｎ
１とｉｎ２は共通化されて、バッファ回路のインバータ
回路ＩＮＶ１の出力信号が供給され、その出力信号が第
２段目の同様に共通化された第１と第２の入力端子ｉｎ
１，ｉｎ２に供給される。第２段目の出力信号は、第３
段目の第１の入力端子ｉｎ１に供給される。以下同様
に、第４段目から第ｎ段目までの第１の入力端子ｉｎ１
には、前段回路の出力信号が供給される。
第１信号伝達方向であるロウ(Row）方向にｍ段、第２信
号伝達方向であるカラム（Column) 方向にｎ段のように
格子状に配置される。第１信号伝達方向のうち、第１番
目のロウについて説明すると、第２信号伝達方向である
カラム方向に並べられたｎ段からなる論理ゲート手段の
うち、第１段目の論理ゲート手段の２つの入力端子ｉｎ
１とｉｎ２は共通化されて、バッファ回路のインバータ
回路ＩＮＶ１の出力信号が供給され、その出力信号が第
２段目の同様に共通化された第１と第２の入力端子ｉｎ
１，ｉｎ２に供給される。第２段目の出力信号は、第３
段目の第１の入力端子ｉｎ１に供給される。以下同様
に、第４段目から第ｎ段目までの第１の入力端子ｉｎ１
には、前段回路の出力信号が供給される。
【００１１】第１信号伝達方向のうち、第２番目のロウ
について説明すると、第２信号伝達方向であるカラム方
向に並べられたｎ段からなる論理ゲート手段のうち、第
１段目の論理ゲート手段の第１の入力端子ｉｎ１には、
バッファ回路のインバータ回路ＩＮＶ２の出力信号が供
給され、その出力信号が第２段目の第１の入力端子ｉｎ
１に供給される。第２段目の出力信号は、第３段目の第
１の入力端子ｉｎ１に供給される。以下同様に、第４段
目から第ｎ段目までは前段の出力信号が第１の入力端子
ｉｎ１に供給される。上記第１段目から第ｎ段目の各論
理ゲート手段の第２の入力端子ｉｎ２には、第１信号伝
達方向において１つ前である上記第１番目の第１段目か
ら第ｎ段目の各論理ゲート手段の第１の入力端子ｉｎ１
の入力信号がそれぞれ供給される。
について説明すると、第２信号伝達方向であるカラム方
向に並べられたｎ段からなる論理ゲート手段のうち、第
１段目の論理ゲート手段の第１の入力端子ｉｎ１には、
バッファ回路のインバータ回路ＩＮＶ２の出力信号が供
給され、その出力信号が第２段目の第１の入力端子ｉｎ
１に供給される。第２段目の出力信号は、第３段目の第
１の入力端子ｉｎ１に供給される。以下同様に、第４段
目から第ｎ段目までは前段の出力信号が第１の入力端子
ｉｎ１に供給される。上記第１段目から第ｎ段目の各論
理ゲート手段の第２の入力端子ｉｎ２には、第１信号伝
達方向において１つ前である上記第１番目の第１段目か
ら第ｎ段目の各論理ゲート手段の第１の入力端子ｉｎ１
の入力信号がそれぞれ供給される。
【００１２】第１信号伝達方向のうち、第３番目から最
終段である第ｍ番目の各ロウにおいても、上記第２番目
と同様に、第２信号伝達方向であるカラム方向に並べら
れたｎ段からなる論理ゲート手段のうち、第１段目の論
理ゲート手段の第１の入力端子ｉｎ１には、バッファ回
路のインバータ回路ＩＮＶ３ないしＩＮＶｍの各出力信
号がそれぞれ供給される。第３番目から最終段である第
ｍ番目の各ロウにおいて、第１段目の出力信号が第２段
目の第１の入力端子ｉｎ１に供給され、第２段目の出力
信号が、第３段目の第１の入力端子ｉｎ１に供給され
る。以下同様に、第４段目から第ｎ段目までは前段の出
力信号が第１の入力端子ｉｎ１に供給される。上記第１
段目から第ｎ段目の各論理ゲート手段の第２の入力端子
ｉｎ２には、第１信号伝達方向において１つ前である上
記第２番目〜第ｍ−１番目の第１段目から第ｎ段目の各
論理ゲート手段の第１の入力端子ｉｎ１の入力信号がそ
れぞれ供給される。
終段である第ｍ番目の各ロウにおいても、上記第２番目
と同様に、第２信号伝達方向であるカラム方向に並べら
れたｎ段からなる論理ゲート手段のうち、第１段目の論
理ゲート手段の第１の入力端子ｉｎ１には、バッファ回
路のインバータ回路ＩＮＶ３ないしＩＮＶｍの各出力信
号がそれぞれ供給される。第３番目から最終段である第
ｍ番目の各ロウにおいて、第１段目の出力信号が第２段
目の第１の入力端子ｉｎ１に供給され、第２段目の出力
信号が、第３段目の第１の入力端子ｉｎ１に供給され
る。以下同様に、第４段目から第ｎ段目までは前段の出
力信号が第１の入力端子ｉｎ１に供給される。上記第１
段目から第ｎ段目の各論理ゲート手段の第２の入力端子
ｉｎ２には、第１信号伝達方向において１つ前である上
記第２番目〜第ｍ−１番目の第１段目から第ｎ段目の各
論理ゲート手段の第１の入力端子ｉｎ１の入力信号がそ
れぞれ供給される。
【００１３】第１信号伝達方向において第１番目とさ
れ、第２信号伝達方向に並べられたｎ個の論理ゲート手
段のうち、第３段目から第ｎ段目の論理ゲート手段の第
２の入力端子ｉｎ２には、上記第１信号伝達方向におい
て最終段である第ｍ番目の第１段目から第ｎ段目の論理
ゲート手段の第１の入力端子に供給されるもののうち、
同相にされるもの入力信号が供給される。例えば、上記
第１信号伝達方向においてｍ番目で第２信号伝達方向に
おいて第１段目とされる論理ゲート手段の第１の入力端
子に供給される入力信号Ｂ１は、第１信号伝達方向にお
いて第１番目とされ、第２信号伝達方向において第３段
目とされる論理ゲート手段の第２の入力端子ｉｎ２に供
給される入力信号Ｔ３とされる。以下、同様に入力信号
Ｂ２は入力信号Ｔ４に、入力信号Ｂ３は入力信号Ｔ５に
供給される。
れ、第２信号伝達方向に並べられたｎ個の論理ゲート手
段のうち、第３段目から第ｎ段目の論理ゲート手段の第
２の入力端子ｉｎ２には、上記第１信号伝達方向におい
て最終段である第ｍ番目の第１段目から第ｎ段目の論理
ゲート手段の第１の入力端子に供給されるもののうち、
同相にされるもの入力信号が供給される。例えば、上記
第１信号伝達方向においてｍ番目で第２信号伝達方向に
おいて第１段目とされる論理ゲート手段の第１の入力端
子に供給される入力信号Ｂ１は、第１信号伝達方向にお
いて第１番目とされ、第２信号伝達方向において第３段
目とされる論理ゲート手段の第２の入力端子ｉｎ２に供
給される入力信号Ｔ３とされる。以下、同様に入力信号
Ｂ２は入力信号Ｔ４に、入力信号Ｂ３は入力信号Ｔ５に
供給される。
【００１４】上記第２信号伝達方向において第ｎ段目が
最終段であるとすると、第１信号伝達方向において最終
段ｍであって第２信号伝達方向において第ｎ−２番目の
入力信号Ｂｎ−２が、上記第１信号伝達方向において第
１番目であって第２信号伝達方向において最終段である
第ｎ段目の論理ゲート手段の入力端子ｉｎ２に供給され
る入力信号Ｔｎとされる。
最終段であるとすると、第１信号伝達方向において最終
段ｍであって第２信号伝達方向において第ｎ−２番目の
入力信号Ｂｎ−２が、上記第１信号伝達方向において第
１番目であって第２信号伝達方向において最終段である
第ｎ段目の論理ゲート手段の入力端子ｉｎ２に供給され
る入力信号Ｔｎとされる。
【００１５】このことを一般的にいうと、第１信号伝達
方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝
達方向において第Ｌ段目に配置された論理ゲート手段
（Ｋ，Ｌ）の上記第１の入力端子には第１信号伝達方向
において同じＫ番目とされ、第２信号伝達方向において
Ｌ−１段目とされた論理ゲート手段の出力信号又は第１
段目の論理ゲート手段では入力クロック信号が供給さ
れ、上記論理ゲート手段（Ｋ，Ｌ）の第２の入力端子に
は第１信号伝達方向において１つ前であるＫ−１番目と
され、第２信号伝達方向において同じＬ段目とされた論
理ゲート手段の第１の入力端子に供給される入力信号が
供給される。
方向おいて第１番目以外の第Ｋ番目とされ、第２信号伝
達方向において第Ｌ段目に配置された論理ゲート手段
（Ｋ，Ｌ）の上記第１の入力端子には第１信号伝達方向
において同じＫ番目とされ、第２信号伝達方向において
Ｌ−１段目とされた論理ゲート手段の出力信号又は第１
段目の論理ゲート手段では入力クロック信号が供給さ
れ、上記論理ゲート手段（Ｋ，Ｌ）の第２の入力端子に
は第１信号伝達方向において１つ前であるＫ−１番目と
され、第２信号伝達方向において同じＬ段目とされた論
理ゲート手段の第１の入力端子に供給される入力信号が
供給される。
【００１６】上記第１信号伝達方向において第１番目と
され、第２信号伝達方向にいてＬ番目とされる論理ゲー
ト手段の第２の入力端子には、第１信号伝達方向におい
て最終段とされ、上記第２の信号伝達方向においてそれ
よりも前段とされた論理ゲート手段であって、それにお
ける第１の入力端子に供給される入力信号と同相の関係
となる第１の入力端子に供給される入力信号が供給され
る。
され、第２信号伝達方向にいてＬ番目とされる論理ゲー
ト手段の第２の入力端子には、第１信号伝達方向におい
て最終段とされ、上記第２の信号伝達方向においてそれ
よりも前段とされた論理ゲート手段であって、それにお
ける第１の入力端子に供給される入力信号と同相の関係
となる第１の入力端子に供給される入力信号が供給され
る。
【００１７】そして、上記第２信号伝達方向において第
１段目とされ、第１信号伝達方向において第１番目とさ
れた論理ゲート手段の第１と第２の入力端子には、バッ
ファ回路を構成する入力回路を通したクロック信号が供
給され、第１信号伝達方向において第２番目から最終番
目までの各論理ゲート手段の第１の入力端子に供給され
る上記入力クロック信号は、上記バッファ回路を構成す
る入力回路により上記第１信号伝達方向において順に遅
延される。
１段目とされ、第１信号伝達方向において第１番目とさ
れた論理ゲート手段の第１と第２の入力端子には、バッ
ファ回路を構成する入力回路を通したクロック信号が供
給され、第１信号伝達方向において第２番目から最終番
目までの各論理ゲート手段の第１の入力端子に供給され
る上記入力クロック信号は、上記バッファ回路を構成す
る入力回路により上記第１信号伝達方向において順に遅
延される。
【００１８】上記バッファ回路は、入力クロック信号の
遅延補正部を構成するものであり、インバータ回路ＩＮ
Ｖ１〜ＩＮＶｍは、それぞれの出力信号が順次に遅延さ
せらるようにされる。例えば、１つのクロック入力から
互いに位相がクロック周期に比べて微小量ずれているｍ
個のクロック遅延信号を形成するため、ゲート幅が等差
数列となるインバータ回路ＩＮＶ１〜ＩＮＶｍが用いら
れる。つまり、上記バッファ回路のインバータ回路ＩＮ
Ｖ１〜ＩＮＶｍの入力端子には、特に制限されないが、
外部端子から供給されるクロック信号を受ける入力回路
ＩＢの出力信号が共通に供給されるが、上記各インバー
タ回路ＩＮＶ１から出力される信号信号に対して、イン
バータ回路ＩＮＶ２の出力信号はそれより遅く、インバ
ータ回路ＩＮＶ３は更に遅くなるといったように、上記
第１信号伝達方向に対応して順次に遅延された信号が形
成され、かかる信号が上記格子状遅延回路に入力される
入力クロック信号とされる。
遅延補正部を構成するものであり、インバータ回路ＩＮ
Ｖ１〜ＩＮＶｍは、それぞれの出力信号が順次に遅延さ
せらるようにされる。例えば、１つのクロック入力から
互いに位相がクロック周期に比べて微小量ずれているｍ
個のクロック遅延信号を形成するため、ゲート幅が等差
数列となるインバータ回路ＩＮＶ１〜ＩＮＶｍが用いら
れる。つまり、上記バッファ回路のインバータ回路ＩＮ
Ｖ１〜ＩＮＶｍの入力端子には、特に制限されないが、
外部端子から供給されるクロック信号を受ける入力回路
ＩＢの出力信号が共通に供給されるが、上記各インバー
タ回路ＩＮＶ１から出力される信号信号に対して、イン
バータ回路ＩＮＶ２の出力信号はそれより遅く、インバ
ータ回路ＩＮＶ３は更に遅くなるといったように、上記
第１信号伝達方向に対応して順次に遅延された信号が形
成され、かかる信号が上記格子状遅延回路に入力される
入力クロック信号とされる。
【００１９】上記格子状遅延回路により形成される出力
信号は、例えば、上記第２信号伝達方向において最終段
であるｎ段目とされ、第１信号伝達方向において第１番
目から第ｍ番目とされる論理ゲート手段の出力信号とす
る。入力クロック信号に対して同相と逆相にされた出力
信号を得るなら、上記第２信号伝達方向において第ｎ−
１段目であって、第１信号伝達方向において第１番目か
ら第ｍ番目に設けられる論理ゲート手段の出力信号を加
えるようにする。複数種類の遅延信号を選択的に出力さ
せるようにするならば、後述するように微小遅延間隔が
揃ったもの、つまり、第２信号伝達方向において最終段
を基準にして複数段を選ぶようにすればよい。
信号は、例えば、上記第２信号伝達方向において最終段
であるｎ段目とされ、第１信号伝達方向において第１番
目から第ｍ番目とされる論理ゲート手段の出力信号とす
る。入力クロック信号に対して同相と逆相にされた出力
信号を得るなら、上記第２信号伝達方向において第ｎ−
１段目であって、第１信号伝達方向において第１番目か
ら第ｍ番目に設けられる論理ゲート手段の出力信号を加
えるようにする。複数種類の遅延信号を選択的に出力さ
せるようにするならば、後述するように微小遅延間隔が
揃ったもの、つまり、第２信号伝達方向において最終段
を基準にして複数段を選ぶようにすればよい。
【００２０】図２には、この発明に係る格子状遅延回路
の他の一実施例の回路図が示されている。この実施例で
は、論理ゲート手段において、出力信号を取り出すため
の出力バッファＩＮＶＬが設けられる。他の構成は、前
記図１の実施例と同様である。格子状遅延回路におい
て、上記第２信号伝達方向における特定段のみに出力用
のバッファ回路を付加すると、その特定段においては出
力負荷条件が異なり、次段からみると入力条件が異なる
こととなってしまう。
の他の一実施例の回路図が示されている。この実施例で
は、論理ゲート手段において、出力信号を取り出すため
の出力バッファＩＮＶＬが設けられる。他の構成は、前
記図１の実施例と同様である。格子状遅延回路におい
て、上記第２信号伝達方向における特定段のみに出力用
のバッファ回路を付加すると、その特定段においては出
力負荷条件が異なり、次段からみると入力条件が異なる
こととなってしまう。
【００２１】このため、上記格子状論理ゲート手段にお
いて、特定段のみが異なる入出力条件となると、精度の
よい微小遅延信号を得ることができなくなってしまう。
そこで、図２の実施例では、格子状態に配置される論理
ゲート手段において、出力信号を取り出すか否かに無関
係に、全て同じ出力バッファ回路ＩＮＶＬを付加するも
のである。これにより、第２信号伝達方向において、任
意の段において第１伝達方向に並べられた論理ゲート手
段から出力信号を得るようにしても、それにより形成さ
れる微小信号遅延時間が何ら影響を受けなくできるもの
である。
いて、特定段のみが異なる入出力条件となると、精度の
よい微小遅延信号を得ることができなくなってしまう。
そこで、図２の実施例では、格子状態に配置される論理
ゲート手段において、出力信号を取り出すか否かに無関
係に、全て同じ出力バッファ回路ＩＮＶＬを付加するも
のである。これにより、第２信号伝達方向において、任
意の段において第１伝達方向に並べられた論理ゲート手
段から出力信号を得るようにしても、それにより形成さ
れる微小信号遅延時間が何ら影響を受けなくできるもの
である。
【００２２】上記図１又は図２の格子状遅延回路は、前
記のアレイオシレータをいわば一部きり出して利用する
ものである理解してよいが、アレイオシレータにあって
は行方向と列方向の境界条件で自己の最も都合のいい発
振周波数で発振するものである。これに対して、本願発
明に係る格子状遅延回路では、上記第２信号伝達方向で
あるカラム方向にフィードバックループを持たないため
に発振動作は生じることはなく、出力されるクロック信
号の周期は、外部から入力されるクロック信号の周期に
等しい。また、各遅延段に入力される第１信号伝達方向
において順次遅延されるクロック信号は、上記遅延補正
部を構成するバッファ回路より互いに位相がクロック周
期に比べて微小量ずれてはいるものの、所望の数１０ｐ
ｓｅｃのオーダーでリニアに並んでいるわけではない。
記のアレイオシレータをいわば一部きり出して利用する
ものである理解してよいが、アレイオシレータにあって
は行方向と列方向の境界条件で自己の最も都合のいい発
振周波数で発振するものである。これに対して、本願発
明に係る格子状遅延回路では、上記第２信号伝達方向で
あるカラム方向にフィードバックループを持たないため
に発振動作は生じることはなく、出力されるクロック信
号の周期は、外部から入力されるクロック信号の周期に
等しい。また、各遅延段に入力される第１信号伝達方向
において順次遅延されるクロック信号は、上記遅延補正
部を構成するバッファ回路より互いに位相がクロック周
期に比べて微小量ずれてはいるものの、所望の数１０ｐ
ｓｅｃのオーダーでリニアに並んでいるわけではない。
【００２３】しかしながら、遅延補正部と第１信号伝達
方向の境界条件、つまりＢｎとＴｎ＋２との接続によ
り、クロック遅延信号は遅延要素を何段か通過するに従
って、各遅延段の位相関係が補正されて、前記アレイオ
シレータと同様なリニアな位相関係が得られる。図２の
実施例では、各遅延要素である論理ゲート手段には、ア
レイ内の他の遅延要素である論理ゲート手段の入力のみ
を接続し、上記遅延段方向である第２信号伝達方向での
境界条件で実現される位相関係を付加の違いで崩さない
ようにするための出力回路ＩＮＶＬが設けられており、
かかる出力回路ＩＮＶＬを通して上記リニアな位相関係
（微小遅延量）の出力信号を得るものである。
方向の境界条件、つまりＢｎとＴｎ＋２との接続によ
り、クロック遅延信号は遅延要素を何段か通過するに従
って、各遅延段の位相関係が補正されて、前記アレイオ
シレータと同様なリニアな位相関係が得られる。図２の
実施例では、各遅延要素である論理ゲート手段には、ア
レイ内の他の遅延要素である論理ゲート手段の入力のみ
を接続し、上記遅延段方向である第２信号伝達方向での
境界条件で実現される位相関係を付加の違いで崩さない
ようにするための出力回路ＩＮＶＬが設けられており、
かかる出力回路ＩＮＶＬを通して上記リニアな位相関係
（微小遅延量）の出力信号を得るものである。
【００２４】図３には、この発明に係る格子状遅延回路
の動作を説明するためのコンピュータシュミレーション
により求めた特性図が示されている。同図（ａ）と
（ｂ）は、それぞれが横方向に時間軸をとり、ロウ方向
に並ぶ各論理ゲート回路段の立ち上がりエッジ（又は立
ち下がりエッジ）の伝播を白丸（○）で、立ち下がりエ
ッジ（又は立ち上がりエッジ）の伝播を黒丸（●）で表
している。時間軸の原点は外部クロック入力の立ち上が
りエッジ、又は立ち下がりエッジである。入力クロック
は、パルス幅デューティが５０％で、２００ＭＨｚとさ
れるものである。
の動作を説明するためのコンピュータシュミレーション
により求めた特性図が示されている。同図（ａ）と
（ｂ）は、それぞれが横方向に時間軸をとり、ロウ方向
に並ぶ各論理ゲート回路段の立ち上がりエッジ（又は立
ち下がりエッジ）の伝播を白丸（○）で、立ち下がりエ
ッジ（又は立ち上がりエッジ）の伝播を黒丸（●）で表
している。時間軸の原点は外部クロック入力の立ち上が
りエッジ、又は立ち下がりエッジである。入力クロック
は、パルス幅デューティが５０％で、２００ＭＨｚとさ
れるものである。
【００２５】同図（ａ）と（ｂ）において、第２伝達方
向における第１段目、第２段目では上記遅延補正部の遅
延信号が支配的となって位相差が等間隔（リニア）には
並んでいない。しかし、第４段目より後段側では微小遅
延量が一定となり、上記○や●が一直線上に並ぶことが
判る。同図（ａ）と（ｂ）において、各奇数段のエッジ
の位置が異なるのは、遅延要素がナンドゲート回路であ
るためである。立ち上がりは並列接続した２つのＰチャ
ンネル型ＭＯＳＦＥＴで、立ち下がりは直列接続された
２つのＮチャンネル型ＭＯＳＦＥＴでドライブするため
に、入力に対する出力タイミングが異なる。これに対し
て、偶数段の出力は、その２つの異なる出力タイミング
の和で決まるために、同図（ａ）と（ｂ）ともほぼ同じ
位置になる。
向における第１段目、第２段目では上記遅延補正部の遅
延信号が支配的となって位相差が等間隔（リニア）には
並んでいない。しかし、第４段目より後段側では微小遅
延量が一定となり、上記○や●が一直線上に並ぶことが
判る。同図（ａ）と（ｂ）において、各奇数段のエッジ
の位置が異なるのは、遅延要素がナンドゲート回路であ
るためである。立ち上がりは並列接続した２つのＰチャ
ンネル型ＭＯＳＦＥＴで、立ち下がりは直列接続された
２つのＮチャンネル型ＭＯＳＦＥＴでドライブするため
に、入力に対する出力タイミングが異なる。これに対し
て、偶数段の出力は、その２つの異なる出力タイミング
の和で決まるために、同図（ａ）と（ｂ）ともほぼ同じ
位置になる。
【００２６】図４には、上記格子状遅延回路に用いられ
る遅延要素の他の一実施例の回路図が示されている。図
４（ａ）では、遅延要素としてノアゲート回路ＮＲを用
いている。つまり、ノアゲート回路ＮＲの２つの入力ｉ
ｎ１とｉｎ２の間にカップリング手段としてキャパシタ
ＣＰが設けられる。このノアゲート回路ＮＲの出力信号
Ａｏｕｔは、一方においてアレイ内の他の遅延要素であ
るノアゲート回路の入力端子に接続され、他方において
出力信号を得るための出力バッファ回路としてのインバ
ータ回路ＩＶＬの入力端子に接続される。
る遅延要素の他の一実施例の回路図が示されている。図
４（ａ）では、遅延要素としてノアゲート回路ＮＲを用
いている。つまり、ノアゲート回路ＮＲの２つの入力ｉ
ｎ１とｉｎ２の間にカップリング手段としてキャパシタ
ＣＰが設けられる。このノアゲート回路ＮＲの出力信号
Ａｏｕｔは、一方においてアレイ内の他の遅延要素であ
るノアゲート回路の入力端子に接続され、他方において
出力信号を得るための出力バッファ回路としてのインバ
ータ回路ＩＶＬの入力端子に接続される。
【００２７】図４（ｂ）では、遅延要素として２つのイ
ンバータ回路ＩＶ１とＩＶ２の出力端子を共通接続した
ものを用いている。つまり、インバータ回路ＩＶ１とＩ
Ｖ２入力端子ｉｎ１とｉｎ２の間にカップリング手段と
してキャパシタＣＰを接続し、その出力端子を共通接続
して出力信号Ａｏｕｔを得るとともに、それを一方にお
いてアレイ内の他の遅延要素であるノアゲート回路の入
力端子に供給し、他方において出力信号を得るための出
力バッファ回路としてのインバータ回路ＩＶＬの入力端
子に供給する。
ンバータ回路ＩＶ１とＩＶ２の出力端子を共通接続した
ものを用いている。つまり、インバータ回路ＩＶ１とＩ
Ｖ２入力端子ｉｎ１とｉｎ２の間にカップリング手段と
してキャパシタＣＰを接続し、その出力端子を共通接続
して出力信号Ａｏｕｔを得るとともに、それを一方にお
いてアレイ内の他の遅延要素であるノアゲート回路の入
力端子に供給し、他方において出力信号を得るための出
力バッファ回路としてのインバータ回路ＩＶＬの入力端
子に供給する。
【００２８】図４（ｃ）では、遅延要素として前記同様
にナンドゲート回路ＮＤを用いつつ、カップリング手段
としてキャパシタに代えて抵抗素子ＲＧを用いるもので
ある。他の構成は前記図２の実施例と同様である。この
ようにカップリング手段として抵抗ＲＧは、上記（ａ）
と（ｂ）の回路にも適用できる。
にナンドゲート回路ＮＤを用いつつ、カップリング手段
としてキャパシタに代えて抵抗素子ＲＧを用いるもので
ある。他の構成は前記図２の実施例と同様である。この
ようにカップリング手段として抵抗ＲＧは、上記（ａ）
と（ｂ）の回路にも適用できる。
【００２９】図４（ｃ）では、遅延要素として前記同様
にナンドゲート回路ＮＤを用いつつ、カップリング手段
としてキャパシタに代えてダイオード接続のＭＯＳＦＥ
ＴＭ１とＭ２を用いるものである。つまり、ダイオード
接続のＭＯＳＦＥＴＭ１は、入力端子ｉｎ２からｉｎ１
に向かう信号電流を伝え、Ｍ２は逆に入力端子ｉｎ１か
らｉｎ２に向かう信号電流を流すものである。他の構成
は前記図２の実施例と同様である。このようにカップリ
ング手段としてダイオード接続のＭＯＳＦＥＴＭ１とＭ
２は、上記（ａ）と（ｂ）の回路にも適用できる。
にナンドゲート回路ＮＤを用いつつ、カップリング手段
としてキャパシタに代えてダイオード接続のＭＯＳＦＥ
ＴＭ１とＭ２を用いるものである。つまり、ダイオード
接続のＭＯＳＦＥＴＭ１は、入力端子ｉｎ２からｉｎ１
に向かう信号電流を伝え、Ｍ２は逆に入力端子ｉｎ１か
らｉｎ２に向かう信号電流を流すものである。他の構成
は前記図２の実施例と同様である。このようにカップリ
ング手段としてダイオード接続のＭＯＳＦＥＴＭ１とＭ
２は、上記（ａ）と（ｂ）の回路にも適用できる。
【００３０】図４（ｄ）では、遅延要素として差動回路
を利用するものである。つまり、並列形態に接続された
Ｎチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４のゲートを正相
の第１入力端子ｉｎ１＋とｉｎ２＋としてカップリング
容量Ｃ１を設け、共通化されたドレインに負荷としての
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２を設けるともに
反転出力ｏｕｔ−を得る。並列形態に接続されたＮチャ
ンネル型ＭＯＳＦＥＴＱ７、Ｑ８のゲートを逆相の第１
入力端子ｉｎ１−とｉｎ２−としてカップリング容量Ｃ
２を設け、共通化されたドレインに負荷としてのＰチャ
ンネル型ＭＯＳＦＥＴＱ５とＱ６を設けるともに正相出
力ｏｕｔ＋を得る。差動動作するＭＯＳＦＥＴＱ３，Ｑ
４及びＱ７とＱ８のソースには、動作電流を流すように
されたＮチャンネル型ＭＯＳＦＥＴＱ９が設けられる。
Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ６は、上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ９と同様に制御電圧Ｖctrlによ
って流れる電流が調整されて１段当たりの遅延時間の制
御を行う。
を利用するものである。つまり、並列形態に接続された
Ｎチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４のゲートを正相
の第１入力端子ｉｎ１＋とｉｎ２＋としてカップリング
容量Ｃ１を設け、共通化されたドレインに負荷としての
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２を設けるともに
反転出力ｏｕｔ−を得る。並列形態に接続されたＮチャ
ンネル型ＭＯＳＦＥＴＱ７、Ｑ８のゲートを逆相の第１
入力端子ｉｎ１−とｉｎ２−としてカップリング容量Ｃ
２を設け、共通化されたドレインに負荷としてのＰチャ
ンネル型ＭＯＳＦＥＴＱ５とＱ６を設けるともに正相出
力ｏｕｔ＋を得る。差動動作するＭＯＳＦＥＴＱ３，Ｑ
４及びＱ７とＱ８のソースには、動作電流を流すように
されたＮチャンネル型ＭＯＳＦＥＴＱ９が設けられる。
Ｐチャンネル型ＭＯＳＦＥＴＱ２とＱ６は、上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ９と同様に制御電圧Ｖctrlによ
って流れる電流が調整されて１段当たりの遅延時間の制
御を行う。
【００３１】上記ＭＯＳＦＥＴＱ３とＱ４及びＱ７とＱ
８のゲート間に設けられるカップリング容量Ｃ１とＣ２
は、前記（ｃ）や（ｄ）のように抵抗やＭＯＳダイオー
ドに置き換えることができるものである。
８のゲート間に設けられるカップリング容量Ｃ１とＣ２
は、前記（ｃ）や（ｄ）のように抵抗やＭＯＳダイオー
ドに置き換えることができるものである。
【００３２】図５には、本願発明に係る格子状遅延回路
におけるカップリング手段の役割を説明するための特性
図が示されている。この実施例では、遅延要素として図
４（ｂ）に示したように、２つのインバータ回路の出力
を共通にしたものを用い、コンピュータシュミレーショ
ンにより求めた特性図が示されている。同図（ａ）は、
前記図２の実施例のようにカップリング手段として約１
ｐＦのような比較的大きな容量値のキャパシタを持ちた
いた例が示されている。このように２つの入力信号の結
合度を大きくすると、第２伝達方向における第１段目、
第２段目のような前段では遅延補正部での遅延信号が支
配的となって位相差が等間隔（リニア）には並んでいな
いが、第４段目より後段側では微小遅延量が一定とな
り、上記○や●が一直線上に並ぶことが判る。
におけるカップリング手段の役割を説明するための特性
図が示されている。この実施例では、遅延要素として図
４（ｂ）に示したように、２つのインバータ回路の出力
を共通にしたものを用い、コンピュータシュミレーショ
ンにより求めた特性図が示されている。同図（ａ）は、
前記図２の実施例のようにカップリング手段として約１
ｐＦのような比較的大きな容量値のキャパシタを持ちた
いた例が示されている。このように２つの入力信号の結
合度を大きくすると、第２伝達方向における第１段目、
第２段目のような前段では遅延補正部での遅延信号が支
配的となって位相差が等間隔（リニア）には並んでいな
いが、第４段目より後段側では微小遅延量が一定とな
り、上記○や●が一直線上に並ぶことが判る。
【００３３】これに対して同図（ｂ）では、上記２つの
入力信号を結合度を小さくするよう上記キャパシタの容
量値を小さくした場合の例が示されている。このように
入力カップリング容量の容量値を小さくすると、上記第
２信号伝達方向の後段側でも上記○や●が一直線性が悪
くなる。しかしながら、やはり前段側に比べれば後段側
での改善は認められる。
入力信号を結合度を小さくするよう上記キャパシタの容
量値を小さくした場合の例が示されている。このように
入力カップリング容量の容量値を小さくすると、上記第
２信号伝達方向の後段側でも上記○や●が一直線性が悪
くなる。しかしながら、やはり前段側に比べれば後段側
での改善は認められる。
【００３４】図６には、上記図５の場合と同じ条件で、
２つのインバータ回路の出力を共通にしたものを用い、
上記カップリング容量を削除した場合のコンピュータシ
ュミレーションにより求めた特性図が示されている。こ
のようにカップリング手段を無くすと、第２信号伝達方
向は同然のように後段側では一定の時間差を持つように
されるが、所望の微小量の遅延を設定することができる
可変遅延回路として利用する第１信号伝達方向でみる
と、第１ないし第３番目までぐらいは微小量の遅延差を
もって並ぶが、それ以降では時間差がなく、全体としみ
ても上記微小量遅延回路として使いものにならないこと
が判る。
２つのインバータ回路の出力を共通にしたものを用い、
上記カップリング容量を削除した場合のコンピュータシ
ュミレーションにより求めた特性図が示されている。こ
のようにカップリング手段を無くすと、第２信号伝達方
向は同然のように後段側では一定の時間差を持つように
されるが、所望の微小量の遅延を設定することができる
可変遅延回路として利用する第１信号伝達方向でみる
と、第１ないし第３番目までぐらいは微小量の遅延差を
もって並ぶが、それ以降では時間差がなく、全体としみ
ても上記微小量遅延回路として使いものにならないこと
が判る。
【００３５】上記のように第１信号伝達方向に順次遅延
される信号と、第２信号伝達方向に順次遅延させる信号
との結合度を密にすることが、上記第２信号伝達方向に
おける同相関係にある２段分の遅延時間を第１伝達方向
に配置される遅延要素の数で均等に分割することにより
得られる微小量遅延の直線性を良くすることに重要な役
割を果たすことが判る。この理由について定量的な回路
解析は行われていないが、２つの入力信号が互いに干渉
し合って、格子状の各遅延要素における信号変化が平均
化されて上記のような良好な直線性を持つ微小量遅延を
実現するものと考えられる。別の見方をすると、上記遅
延要素は、一種の反転増幅器としてみることができる
が、２つの入力信号をカップリングさせてかかる反転増
幅器の入力に供給した場合、その入出力伝達特性でみる
ときに直線性の良好な部分での信号増幅を行う結果、格
子状の各遅延要素における信号伝達が均等化されて上記
のような良好な直線性が得られるものと考えられる。
される信号と、第２信号伝達方向に順次遅延させる信号
との結合度を密にすることが、上記第２信号伝達方向に
おける同相関係にある２段分の遅延時間を第１伝達方向
に配置される遅延要素の数で均等に分割することにより
得られる微小量遅延の直線性を良くすることに重要な役
割を果たすことが判る。この理由について定量的な回路
解析は行われていないが、２つの入力信号が互いに干渉
し合って、格子状の各遅延要素における信号変化が平均
化されて上記のような良好な直線性を持つ微小量遅延を
実現するものと考えられる。別の見方をすると、上記遅
延要素は、一種の反転増幅器としてみることができる
が、２つの入力信号をカップリングさせてかかる反転増
幅器の入力に供給した場合、その入出力伝達特性でみる
ときに直線性の良好な部分での信号増幅を行う結果、格
子状の各遅延要素における信号伝達が均等化されて上記
のような良好な直線性が得られるものと考えられる。
【００３６】なお、上記第２信号伝達方向における同相
関係にある２段分の遅延時間を第１伝達方向に配置され
る遅延要素の数で均等に分割することにより微小量遅延
を得るものであるので、上記２つの完全に結合させてし
まうという結論には結びつかない。つまり、２つの信号
伝達方向の信号経路での信号遅延が互いに他の信号遅延
要素を損なってしまうほど結合させたのでは、そもそも
遅延要素としてのゲート回路等を格子状にしたことの意
味が無くなるからである。
関係にある２段分の遅延時間を第１伝達方向に配置され
る遅延要素の数で均等に分割することにより微小量遅延
を得るものであるので、上記２つの完全に結合させてし
まうという結論には結びつかない。つまり、２つの信号
伝達方向の信号経路での信号遅延が互いに他の信号遅延
要素を損なってしまうほど結合させたのでは、そもそも
遅延要素としてのゲート回路等を格子状にしたことの意
味が無くなるからである。
【００３７】図７には、この発明に係る格子状遅延回路
の動作を説明するための波形図が示されている。例え
ば、時間軸の中央部に示された出力信号の立ち上がりエ
ッジを例に見れば、最初の数本を除いてクロック信号の
立ち上がりがおおよそ５０ｐｓｅｃの等間隔で立ち上が
っていることが判る。出力信号の立ち下がりエッジにつ
いは、上記時間軸の前側には後段側のクロック信号の立
ち下がりがおおよそ５０ｐｓｅｃの等間隔でいることが
判り、時間軸の後側では最初のクロック信号の立ち下が
りがバラバラであることが判る。
の動作を説明するための波形図が示されている。例え
ば、時間軸の中央部に示された出力信号の立ち上がりエ
ッジを例に見れば、最初の数本を除いてクロック信号の
立ち上がりがおおよそ５０ｐｓｅｃの等間隔で立ち上が
っていることが判る。出力信号の立ち下がりエッジにつ
いは、上記時間軸の前側には後段側のクロック信号の立
ち下がりがおおよそ５０ｐｓｅｃの等間隔でいることが
判り、時間軸の後側では最初のクロック信号の立ち下が
りがバラバラであることが判る。
【００３８】図８には、この発明に係る上記格子状遅延
回路を用いたクロック発生回路の一実施例のブロック図
が示されている。この実施例のクロック発生回路は、例
えばダイナミック型ＲＡＭのような半導体記憶装置に搭
載され、かかる複数のＲＡＭとそれを統括して制御する
メモリコントローラとの間での実装基板上での信号伝送
遅延を揃えること、格言すれば上記実装基板上での信号
伝播遅延を見込んで、かかる信号遅延が小さいものは内
部で遅延時間を大きくし、かかる信号遅延の大きいもの
は内部での遅延を小さくしてメモリコントローラから見
た場合のメモリアクセス時間を揃えるようにするために
用いられる。
回路を用いたクロック発生回路の一実施例のブロック図
が示されている。この実施例のクロック発生回路は、例
えばダイナミック型ＲＡＭのような半導体記憶装置に搭
載され、かかる複数のＲＡＭとそれを統括して制御する
メモリコントローラとの間での実装基板上での信号伝送
遅延を揃えること、格言すれば上記実装基板上での信号
伝播遅延を見込んで、かかる信号遅延が小さいものは内
部で遅延時間を大きくし、かかる信号遅延の大きいもの
は内部での遅延を小さくしてメモリコントローラから見
た場合のメモリアクセス時間を揃えるようにするために
用いられる。
【００３９】格子状遅延回路ＳＱＵＡＤには、クロック
信号ＣＣＬＫが供給される。この格子状遅延回路ＳＱＵ
ＡＤは、上記入力されたクロック信号ＣＣＬＫに対し
て、特に制限されないが、６４通りの微小遅延信号を発
生させる。上記格子状遅延回路（ＳＱＵＡＤ）で形成さ
れた６４通りの遅延信号は、マルチプレクサ（ＭＰＸ）
により１つが選択され、出力回路を通して出力クロック
信号ＤＣＬＫとして出力される。コントロールカウンタ
回路（ＣＯＮＴＲＯＬ ＣＯＵＮＴＥＲ）は、＋１のイ
ンクリメント信号ＩＮＣと−１のデクリメント信号を受
けるアップ／ダウンのカウンタ回路であり、９ビットの
計数出力を形成してデコーダ回路（ＤＥＣＯＤＥＲ）に
供給する。
信号ＣＣＬＫが供給される。この格子状遅延回路ＳＱＵ
ＡＤは、上記入力されたクロック信号ＣＣＬＫに対し
て、特に制限されないが、６４通りの微小遅延信号を発
生させる。上記格子状遅延回路（ＳＱＵＡＤ）で形成さ
れた６４通りの遅延信号は、マルチプレクサ（ＭＰＸ）
により１つが選択され、出力回路を通して出力クロック
信号ＤＣＬＫとして出力される。コントロールカウンタ
回路（ＣＯＮＴＲＯＬ ＣＯＵＮＴＥＲ）は、＋１のイ
ンクリメント信号ＩＮＣと−１のデクリメント信号を受
けるアップ／ダウンのカウンタ回路であり、９ビットの
計数出力を形成してデコーダ回路（ＤＥＣＯＤＥＲ）に
供給する。
【００４０】デコーダ回路（ＤＥＣＯＤＥＲ）では、１
２ビットからなる選択信号を形成して上記マルチプレク
サ（ＭＰＸ）を制御し、５ビットのプリセット信号を形
成してクロックカウンタ回路（ＣＬＫ ＣＯＵＮＴＥ
Ｒ）に入力する。このクロックカウンタ回路（ＣＬＫ
ＣＯＵＮＴＥＲ）は、信号ＲＥＡＤにより活性化され、
クロック信号ＣＣＬＫの計数動作を行い、指定されたク
ロックが到来したときにイネーブル信号（Ｅｎａｂｌ
ｅ）を発生させ、上記出力回路を活性化して、そのとき
の微小量遅延制御されたデータストローブとしてのクロ
ック信号ＤＣＬＫを出力させる。
２ビットからなる選択信号を形成して上記マルチプレク
サ（ＭＰＸ）を制御し、５ビットのプリセット信号を形
成してクロックカウンタ回路（ＣＬＫ ＣＯＵＮＴＥ
Ｒ）に入力する。このクロックカウンタ回路（ＣＬＫ
ＣＯＵＮＴＥＲ）は、信号ＲＥＡＤにより活性化され、
クロック信号ＣＣＬＫの計数動作を行い、指定されたク
ロックが到来したときにイネーブル信号（Ｅｎａｂｌ
ｅ）を発生させ、上記出力回路を活性化して、そのとき
の微小量遅延制御されたデータストローブとしてのクロ
ック信号ＤＣＬＫを出力させる。
【００４１】図示しないメモリコントローラは、上記ク
ロック発生回路に対してデータストローブ信号ＤＣＬＫ
の調整を行うための制御信号を出力する。上記コントロ
ールカウンタ回路（ＣＯＮＴＲＯＬ ＣＯＵＮＴＥＲ）
は、メモリコントローラから指示により、カウントアッ
プ又はダウンの計数動作を行い、そのカウンタ値が上記
ＤＣＬＫの出力タイミングに対応され、上記データスト
ローブとしてのクロック信号ＤＣＬＫの発生タイミング
を約５０ｐｓｅｃの単位で早めたり遅らせたりする。つ
まり、電源投入直後において、トレーニング期間を設け
てメモリコントローラからＲＡＭの読み出しを指示し
て、その読み出し信号が所望のタイミングに合致するよ
うに上記カウントアップ又はダウンを行わせるように
し、クロックタイミング調整が行われる。
ロック発生回路に対してデータストローブ信号ＤＣＬＫ
の調整を行うための制御信号を出力する。上記コントロ
ールカウンタ回路（ＣＯＮＴＲＯＬ ＣＯＵＮＴＥＲ）
は、メモリコントローラから指示により、カウントアッ
プ又はダウンの計数動作を行い、そのカウンタ値が上記
ＤＣＬＫの出力タイミングに対応され、上記データスト
ローブとしてのクロック信号ＤＣＬＫの発生タイミング
を約５０ｐｓｅｃの単位で早めたり遅らせたりする。つ
まり、電源投入直後において、トレーニング期間を設け
てメモリコントローラからＲＡＭの読み出しを指示し
て、その読み出し信号が所望のタイミングに合致するよ
うに上記カウントアップ又はダウンを行わせるように
し、クロックタイミング調整が行われる。
【００４２】図９には、上記コントロールカウンタ回路
の一実施例の回路図が示されている。Ｔ型フリップフロ
ップを縦列形態に接続し、その非反転出力Ｑ又は反転出
力／Ｑをカウントダウン動作を指示するデクリメント信
号ＤＥＣと、カウントアップ動作を指示するインクリメ
ント信号ＩＮＣで制御されるノアゲート回路を組み合わ
せて構成された選択回路を通して次段回路の入力端子Ｔ
に供給することにより、カウントアップ又はダウン動作
を行わせるようにするものである。
の一実施例の回路図が示されている。Ｔ型フリップフロ
ップを縦列形態に接続し、その非反転出力Ｑ又は反転出
力／Ｑをカウントダウン動作を指示するデクリメント信
号ＤＥＣと、カウントアップ動作を指示するインクリメ
ント信号ＩＮＣで制御されるノアゲート回路を組み合わ
せて構成された選択回路を通して次段回路の入力端子Ｔ
に供給することにより、カウントアップ又はダウン動作
を行わせるようにするものである。
【００４３】図１０には、上記デコーダ回路の一実施例
の回路図が示されている。デコーダ回路は、上記コント
ロールカウンタ回路で形成された計数出力ＣＮＴ０〜Ｃ
ＮＴ９のうち、下位６ビットの計数出力ＣＮＴ０〜ＣＮ
Ｔ５がマルチプレクサＭＰＸ用の選択信号を形成するた
めに用いられる。すなわち、上記６ビットの計数出力Ｃ
ＮＴ０〜ＣＮＴ５のうち、下位ビットＣＮＴ０とＣＮＴ
１をデコードしてＤＥＣ００〜０３、中位２ビットＣＮ
Ｔ２，ＣＮＴ３をデコードしてＤＥＣ２０〜２３、上位
２ビットＣＮＴ４，ＣＮＴ５をデコードしてＤＥＣ４０
〜４３を形成する。これらの４×３＝１２通りのデコー
ド信号ＤＥＣ００〜ＤＥＣ４３は、マルチプレクサＭＰ
Ｘの選択信号として用いられる。
の回路図が示されている。デコーダ回路は、上記コント
ロールカウンタ回路で形成された計数出力ＣＮＴ０〜Ｃ
ＮＴ９のうち、下位６ビットの計数出力ＣＮＴ０〜ＣＮ
Ｔ５がマルチプレクサＭＰＸ用の選択信号を形成するた
めに用いられる。すなわち、上記６ビットの計数出力Ｃ
ＮＴ０〜ＣＮＴ５のうち、下位ビットＣＮＴ０とＣＮＴ
１をデコードしてＤＥＣ００〜０３、中位２ビットＣＮ
Ｔ２，ＣＮＴ３をデコードしてＤＥＣ２０〜２３、上位
２ビットＣＮＴ４，ＣＮＴ５をデコードしてＤＥＣ４０
〜４３を形成する。これらの４×３＝１２通りのデコー
ド信号ＤＥＣ００〜ＤＥＣ４３は、マルチプレクサＭＰ
Ｘの選択信号として用いられる。
【００４４】上記コントロールカウンタ回路で形成され
た計数出力ＣＮＴ０〜ＣＮＴ９のうちの上位３ビットの
計数出力ＣＮＴ６〜ＣＮＴ８は、ＣＮＴ６がそのまま出
力され、上位２ビットの計数出力ＣＮＴ７とＣＮＴ８が
デコードされてＤＥＣ７０〜７３を形成する。これらの
デコード信号ＤＥＣ６及びＤＥＣ７０〜７３は、クロッ
クカウンタ回路（ＣＬＫ ＣＯＵＮＴＥＲ）に供給され
る。
た計数出力ＣＮＴ０〜ＣＮＴ９のうちの上位３ビットの
計数出力ＣＮＴ６〜ＣＮＴ８は、ＣＮＴ６がそのまま出
力され、上位２ビットの計数出力ＣＮＴ７とＣＮＴ８が
デコードされてＤＥＣ７０〜７３を形成する。これらの
デコード信号ＤＥＣ６及びＤＥＣ７０〜７３は、クロッ
クカウンタ回路（ＣＬＫ ＣＯＵＮＴＥＲ）に供給され
る。
【００４５】図１１には、上記マルチプレクサＭＰＸの
一実施例の回路図が示されている。前記のような格子状
遅延回路ＳＱＵＡＤで形成された６４通りの遅延クロッ
ク信号ＣＬＫ０〜ＣＬＫ６３は、ＣＬＫ０〜ＣＬＫ３の
ように４つが１組とされ、１６組に分けられて４入力の
マルチプレクサに入力される。この４入力のマルチプレ
クサは、同図に例示的に示されているように、ＣＭＯＳ
スイッチ回路と出力ＣＭＯＳインバータ回路から構成さ
れる。合計１６個からなる４入力のマルチプレクサに
は、上記下位ビットのデコード出力ＤＥＣ００〜ＤＥＣ
０３が共通に供給されて、各マルチプレクサから１つの
クロック信号が選択される。
一実施例の回路図が示されている。前記のような格子状
遅延回路ＳＱＵＡＤで形成された６４通りの遅延クロッ
ク信号ＣＬＫ０〜ＣＬＫ６３は、ＣＬＫ０〜ＣＬＫ３の
ように４つが１組とされ、１６組に分けられて４入力の
マルチプレクサに入力される。この４入力のマルチプレ
クサは、同図に例示的に示されているように、ＣＭＯＳ
スイッチ回路と出力ＣＭＯＳインバータ回路から構成さ
れる。合計１６個からなる４入力のマルチプレクサに
は、上記下位ビットのデコード出力ＤＥＣ００〜ＤＥＣ
０３が共通に供給されて、各マルチプレクサから１つの
クロック信号が選択される。
【００４６】上記１６個のマルチプレクサから選択され
た１６個のクロック信号は、上記と同様に４つが１組と
されて４組に分けられて４入力のマルチプレクサに入力
される。これらの４組のマルチプレクサには、中位ビッ
トのデコード出力ＤＥＣ２０〜ＤＥＣ２３が共通に供給
されて各マルチプレクサから１つのクロック信号が選択
される。そして、上記のマルチプレクサにより選択され
た４つのクロック信号は、同様な４入力のマルチプレク
サに入力されて、上位ビットのデコード出力ＤＥＣ４０
〜ＤＥＣ４３によりそのうちの１つが選択されて出力ク
ロック信号ＣＬＫＯＵＴとされる。
た１６個のクロック信号は、上記と同様に４つが１組と
されて４組に分けられて４入力のマルチプレクサに入力
される。これらの４組のマルチプレクサには、中位ビッ
トのデコード出力ＤＥＣ２０〜ＤＥＣ２３が共通に供給
されて各マルチプレクサから１つのクロック信号が選択
される。そして、上記のマルチプレクサにより選択され
た４つのクロック信号は、同様な４入力のマルチプレク
サに入力されて、上位ビットのデコード出力ＤＥＣ４０
〜ＤＥＣ４３によりそのうちの１つが選択されて出力ク
ロック信号ＣＬＫＯＵＴとされる。
【００４７】図１２には、上記クロックカウンタ回路
（ＣＬＫ ＣＯＵＮＴＥＲ）の一実施例の回路図が示さ
れている。このクロックカウンタ回路には、カウンタス
タート値、言い換えるならば初期値として上記デコード
回路の出力信号ＤＥＣ６及びＤＥＣ７０〜７３が供給さ
れる。上記３ビットのうちの最下位ビットに対応したデ
コード出力ＤＥＣ６は、計数出力の最終段に設けられた
マルチプレクサの制御に用いられる。
（ＣＬＫ ＣＯＵＮＴＥＲ）の一実施例の回路図が示さ
れている。このクロックカウンタ回路には、カウンタス
タート値、言い換えるならば初期値として上記デコード
回路の出力信号ＤＥＣ６及びＤＥＣ７０〜７３が供給さ
れる。上記３ビットのうちの最下位ビットに対応したデ
コード出力ＤＥＣ６は、計数出力の最終段に設けられた
マルチプレクサの制御に用いられる。
【００４８】このクロックカウンタ回路は、所定のクロ
ックサイクルだけ遅らせて前記出力回路を活性化させて
クロック信号ＤＣＬＫを出力させるものである。つま
り、上記コントロールカウンタ回路で形成された計数値
に対応してスタート値を初期値としてシフト動作をを行
い、そのシフト動作に要したクロック分だけ遅らせてイ
ネーブル信号ＥＮＡＢＬＥを形成する。これによりＲＡ
Ｍは、基準となるクロックから指定されたクロック数だ
け遅れて発生されたクロック信号ＤＣＬＫに同期してデ
ータ出力動作を行うものとなる。
ックサイクルだけ遅らせて前記出力回路を活性化させて
クロック信号ＤＣＬＫを出力させるものである。つま
り、上記コントロールカウンタ回路で形成された計数値
に対応してスタート値を初期値としてシフト動作をを行
い、そのシフト動作に要したクロック分だけ遅らせてイ
ネーブル信号ＥＮＡＢＬＥを形成する。これによりＲＡ
Ｍは、基準となるクロックから指定されたクロック数だ
け遅れて発生されたクロック信号ＤＣＬＫに同期してデ
ータ出力動作を行うものとなる。
【００４９】この実施例では、上記クロックＣＣＬＫの
０．５サイクル（半サイクル）だけ遅らせて活性化信号
（ＥＮＡＢＬＥ）を形成することができるようにマルチ
プレクサが設けられる。デコーダ回路の出力信号（ＤＥ
Ｃ７０〜７３）のうち１つだけがハイレベルＨになっ
て、ＤＣＬＫ発生信号（ＲＥＡＤ）がマスタースレーブ
フリップフロップ回路を利用したシフトレジスタに入力
され、所定のクロックサイクル後に上記活性化信号ＤＣ
ＬＫを発生させる。このマルチプレクサを出力信号（Ｄ
ＥＣ７０〜７３）に対応した４段の上記フリップフロッ
プによる遅延段の最終段での遅延信号を上記計数出力Ｃ
ＮＴ６で制御することにより、半サイクル前のマスター
側出力ＯＵＴＨを出力させるか、１サイクル遅延動作の
スレーブ側からの出力ＯＵＴを出力させるからで実現す
るものである。
０．５サイクル（半サイクル）だけ遅らせて活性化信号
（ＥＮＡＢＬＥ）を形成することができるようにマルチ
プレクサが設けられる。デコーダ回路の出力信号（ＤＥ
Ｃ７０〜７３）のうち１つだけがハイレベルＨになっ
て、ＤＣＬＫ発生信号（ＲＥＡＤ）がマスタースレーブ
フリップフロップ回路を利用したシフトレジスタに入力
され、所定のクロックサイクル後に上記活性化信号ＤＣ
ＬＫを発生させる。このマルチプレクサを出力信号（Ｄ
ＥＣ７０〜７３）に対応した４段の上記フリップフロッ
プによる遅延段の最終段での遅延信号を上記計数出力Ｃ
ＮＴ６で制御することにより、半サイクル前のマスター
側出力ＯＵＴＨを出力させるか、１サイクル遅延動作の
スレーブ側からの出力ＯＵＴを出力させるからで実現す
るものである。
【００５０】例えば、前記のよう２００ＭＨｚの外部ク
ロックを用いる場合、クロックカウンタ回路で２．５ｎ
ｓｅｃ単位の遅延調整を行い、その間を上記格子状遅延
回路ＳＱＵＡＤによりおおよそ４０ｐｓｅｃ単位の調整
を行う。このために上記格子状遅延回路ＡＱＵＡＤで
は、４０ｐｓｅｃ刻みで６４種類の遅延信号を発生す
る。なぜなら、４０ｐｓｅｃ×６４＝２．５ｎｓｅｃに
なるからである。この実施例のデコーダやマルチプレク
サは、このような値に基づいて設計されたものである。
遅延調整の変域は２２．５ｎｓｅｃである。
ロックを用いる場合、クロックカウンタ回路で２．５ｎ
ｓｅｃ単位の遅延調整を行い、その間を上記格子状遅延
回路ＳＱＵＡＤによりおおよそ４０ｐｓｅｃ単位の調整
を行う。このために上記格子状遅延回路ＡＱＵＡＤで
は、４０ｐｓｅｃ刻みで６４種類の遅延信号を発生す
る。なぜなら、４０ｐｓｅｃ×６４＝２．５ｎｓｅｃに
なるからである。この実施例のデコーダやマルチプレク
サは、このような値に基づいて設計されたものである。
遅延調整の変域は２２．５ｎｓｅｃである。
【００５１】図１３には、この発明に係る上記格子状遅
延回路を用いたクロック発生回路の他の一実施例のブロ
ック図が示されている。この実施例のクロック発生回路
では、前記図８で説明したクロック発生回路における格
子状遅延回路ＳＱＵＡＤの前段に別の遅延要素（ＣＯＡ
ＲＳＥ ＤＥＬＡＹ）が設けられる。このような遅延要
素の挿入によって遅延調整範囲の拡大を図るようにする
ものである。
延回路を用いたクロック発生回路の他の一実施例のブロ
ック図が示されている。この実施例のクロック発生回路
では、前記図８で説明したクロック発生回路における格
子状遅延回路ＳＱＵＡＤの前段に別の遅延要素（ＣＯＡ
ＲＳＥ ＤＥＬＡＹ）が設けられる。このような遅延要
素の挿入によって遅延調整範囲の拡大を図るようにする
ものである。
【００５２】図１４には、上記遅延要素（ＣＯＡＲＳＥ
ＤＥＬＡＹ）の一実施例の回路図が示されている。こ
の遅延要素は、直列接続された２入力のナンドゲート回
路とインバータ回路の遅延時間が出力（ＯＵＴ）の遅延
時間の調整単位となるものである。デコーダ回路により
出力された８本のコントロール信号のうち、１つだけが
ハイレベルとなり、そのコントロール信号に対応された
１つのナンドゲート回路がゲートを開いて、入力信号Ｉ
Ｎを上記直列接続されたナンドゲート回路列の１つの入
力に供給する。つまり、上記直列接続のナンドゲート回
路とインバータ回路との段数が上記コントロール信号に
より入力信号ＩＮが伝達する上記調整単位の数が決めら
れる。
ＤＥＬＡＹ）の一実施例の回路図が示されている。こ
の遅延要素は、直列接続された２入力のナンドゲート回
路とインバータ回路の遅延時間が出力（ＯＵＴ）の遅延
時間の調整単位となるものである。デコーダ回路により
出力された８本のコントロール信号のうち、１つだけが
ハイレベルとなり、そのコントロール信号に対応された
１つのナンドゲート回路がゲートを開いて、入力信号Ｉ
Ｎを上記直列接続されたナンドゲート回路列の１つの入
力に供給する。つまり、上記直列接続のナンドゲート回
路とインバータ回路との段数が上記コントロール信号に
より入力信号ＩＮが伝達する上記調整単位の数が決めら
れる。
【００５３】図１３の実施例のおいて、上記格子状遅延
回路ＳＱＵＡＤの前段に上記の遅延要素（ＣＯＡＲＳＥ
ＤＥＬＡＹ）を設けることにより、例えば２００ＭＨ
ｚの外部クロック信号を用いる場合、上記格子状遅延回
路ＳＱＵＡＤは、おおよそ４０ｐｓｅｃ刻みで８種類の
遅延信号を発生すればよく、格子状遅延回路ＳＱＵＡＤ
及びマルチプレクサＭＰＸの回路規模を大幅に削減する
ことが可能となる。
回路ＳＱＵＡＤの前段に上記の遅延要素（ＣＯＡＲＳＥ
ＤＥＬＡＹ）を設けることにより、例えば２００ＭＨ
ｚの外部クロック信号を用いる場合、上記格子状遅延回
路ＳＱＵＡＤは、おおよそ４０ｐｓｅｃ刻みで８種類の
遅延信号を発生すればよく、格子状遅延回路ＳＱＵＡＤ
及びマルチプレクサＭＰＸの回路規模を大幅に削減する
ことが可能となる。
【００５４】図１５には、この発明が適用される半導体
メモリシステムの一実施例のブロック図が示されてい
る。この実施例の半導体メモリシステムは、メモリコン
トローラＭＣと複数のダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）又はメモリモジュール（Ｍoduie)から構成され、そ
れぞれ自己を特定するためのＩＤを有している。信号Ｓ
Ｏは、上記ＩＤ設定用の信号である。
メモリシステムの一実施例のブロック図が示されてい
る。この実施例の半導体メモリシステムは、メモリコン
トローラＭＣと複数のダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）又はメモリモジュール（Ｍoduie)から構成され、そ
れぞれ自己を特定するためのＩＤを有している。信号Ｓ
Ｏは、上記ＩＤ設定用の信号である。
【００５５】メモリコントローラＭＣは、電源投入直後
にトレーニング動作を行う。つまり、クロック信号ＣＣ
ＬＫに同期してコマンド（ＣＡ０−９）を受けて、まず
第１番目のＤＲＡＭを選択し、データ（ＤＯ０−１５）
とともにＤＣＬＫを出力させる。この動作を第２番目〜
第８番目のＤＲＡＭに対しても行う。これらのＤＣＬＫ
を受けて、それらが一定の遅延量となるように各ＤＲＡ
Ｍに搭載された上記クロック発生回路を制御する。これ
により、メモリコントローラＭＣからみた場合、ＤＲＡ
Ｍとの間の実装基板上での信号遅延が上記タイミング調
整によって吸収され、どのＤＲＡＭにおいても等しいタ
イミングでのデータ取り込みが可能になり、サイクル時
間に占めるデータ取り込みが可能な時間を確保すること
が容易となり、サイクル時間の高速化が可能になり、例
えばクロック信号ＣＣＬＫの周波数を約２００ＭＨｚの
ような高周波数に設定することができる。
にトレーニング動作を行う。つまり、クロック信号ＣＣ
ＬＫに同期してコマンド（ＣＡ０−９）を受けて、まず
第１番目のＤＲＡＭを選択し、データ（ＤＯ０−１５）
とともにＤＣＬＫを出力させる。この動作を第２番目〜
第８番目のＤＲＡＭに対しても行う。これらのＤＣＬＫ
を受けて、それらが一定の遅延量となるように各ＤＲＡ
Ｍに搭載された上記クロック発生回路を制御する。これ
により、メモリコントローラＭＣからみた場合、ＤＲＡ
Ｍとの間の実装基板上での信号遅延が上記タイミング調
整によって吸収され、どのＤＲＡＭにおいても等しいタ
イミングでのデータ取り込みが可能になり、サイクル時
間に占めるデータ取り込みが可能な時間を確保すること
が容易となり、サイクル時間の高速化が可能になり、例
えばクロック信号ＣＣＬＫの周波数を約２００ＭＨｚの
ような高周波数に設定することができる。
【００５６】図１６には、上記半導体メモリシステムに
おけるＤＲＡＭ側に設けられたクロック発生回路の動作
を説明するためのタイミング図が示されている。外部ク
ロック信号ＣＣＬＫに同期し、格子状遅延回路ＳＱＵＡ
Ｄからは、それを微小量遅延させた複数のクロック信号
を発生している。マルチプレクサＭＰＸは、上記カウン
タコントローラ回路で指定された１つの遅延信号を形成
して出力している。
おけるＤＲＡＭ側に設けられたクロック発生回路の動作
を説明するためのタイミング図が示されている。外部ク
ロック信号ＣＣＬＫに同期し、格子状遅延回路ＳＱＵＡ
Ｄからは、それを微小量遅延させた複数のクロック信号
を発生している。マルチプレクサＭＰＸは、上記カウン
タコントローラ回路で指定された１つの遅延信号を形成
して出力している。
【００５７】カウンタコントローラ回路によりリード信
号ＲＥＡＤを受けて、指定されたクロック信号ＣＣＬＫ
の数だけ遅れてイネーブル信号Ｅnable が発生され、上
記マルチプレクサＭＰＸの出力信号が内部クロック信号
ＤＣＬＫとして出力される。上記リード信号ＲＥＡＤが
ハイレベルの有効期間において、上記クロック信号ＤＣ
ＬＫが複数個出力されるものである。この実施例では、
上記メモリコントローラとの間での信号伝達遅延時間を
補償すべく上記内部クロック信号ＤＣＬＫが発生される
ものであるので、例えば２００ＭＨｚのような高い周波
数のクロック信号ＣＣＬＫを用いたメモリアクセスが可
能になるものである。
号ＲＥＡＤを受けて、指定されたクロック信号ＣＣＬＫ
の数だけ遅れてイネーブル信号Ｅnable が発生され、上
記マルチプレクサＭＰＸの出力信号が内部クロック信号
ＤＣＬＫとして出力される。上記リード信号ＲＥＡＤが
ハイレベルの有効期間において、上記クロック信号ＤＣ
ＬＫが複数個出力されるものである。この実施例では、
上記メモリコントローラとの間での信号伝達遅延時間を
補償すべく上記内部クロック信号ＤＣＬＫが発生される
ものであるので、例えば２００ＭＨｚのような高い周波
数のクロック信号ＣＣＬＫを用いたメモリアクセスが可
能になるものである。
【００５８】図１７には、この発明に係る格子状遅延回
路を用いたＤＬＬ回路の一実施例のブロック図が示され
ている。外部クロック信号を上記格子状遅延回路ＳＱＵ
ＡＤに供給し、前記のように複数通りの遅延信号を形成
する。マルチプレクサＭＰＸは、上記複数個の遅延信号
の１つを選択して内部クロック信号を形成する。この内
部クロック信号と上記外部端子から供給されたクロック
信号とを位相比較器（ＰＨＡＳＥ ＣＯＭＰＡＲＡＴＯ
Ｒ）で比較し、その比較結果をコントローラ（ＣＯＮＲ
ＯＬＥＲ）に供給して、制御信号を形成する。デコーダ
回路（ＤＥＣＯＤＥＲ）で上記制御信号をデコードして
マルチプレクサＭＰＸの選択信号を形成することによ
り、外部クロック信号と内部クロック信号との同期化を
図ることができる。
路を用いたＤＬＬ回路の一実施例のブロック図が示され
ている。外部クロック信号を上記格子状遅延回路ＳＱＵ
ＡＤに供給し、前記のように複数通りの遅延信号を形成
する。マルチプレクサＭＰＸは、上記複数個の遅延信号
の１つを選択して内部クロック信号を形成する。この内
部クロック信号と上記外部端子から供給されたクロック
信号とを位相比較器（ＰＨＡＳＥ ＣＯＭＰＡＲＡＴＯ
Ｒ）で比較し、その比較結果をコントローラ（ＣＯＮＲ
ＯＬＥＲ）に供給して、制御信号を形成する。デコーダ
回路（ＤＥＣＯＤＥＲ）で上記制御信号をデコードして
マルチプレクサＭＰＸの選択信号を形成することによ
り、外部クロック信号と内部クロック信号との同期化を
図ることができる。
【００５９】コントローラは、特に制限されないが、カ
ウンタ回路により構成され、図１８のタイミング図に示
すように、上記位相比較器の出力より計数アップＵＰ又
は計数ダウンＤＯＷＮを行うようにされる。外部クロッ
ク信号との内部クロック信号との同期化に要する時間を
短くするために、上記コントローラを構成するカウンタ
は、初期値として最上位ビットを１にセットし、マルチ
プレクサＭＰＸにより上記格子状遅延回路ＳＱＵＡＤで
の調整範囲の中点からの遅延信号を出力させ、内部クロ
ック信号の位相が進んでいるならカウントアップして遅
延量を増加させ、内部クロック信号の位相が遅れている
ならカウントダウンして遅延量を少なくさせる。このよ
うな制御によって、外部クロック信号と位相同期した内
部クロック信号を形成することがきる。この実施例のＤ
ＬＬ回路では、上記のように格子状遅延回路の遅延量が
数１０ｐｓｅｃであるために、高精度での位相ロック動
作を実現することができるものとなる。
ウンタ回路により構成され、図１８のタイミング図に示
すように、上記位相比較器の出力より計数アップＵＰ又
は計数ダウンＤＯＷＮを行うようにされる。外部クロッ
ク信号との内部クロック信号との同期化に要する時間を
短くするために、上記コントローラを構成するカウンタ
は、初期値として最上位ビットを１にセットし、マルチ
プレクサＭＰＸにより上記格子状遅延回路ＳＱＵＡＤで
の調整範囲の中点からの遅延信号を出力させ、内部クロ
ック信号の位相が進んでいるならカウントアップして遅
延量を増加させ、内部クロック信号の位相が遅れている
ならカウントダウンして遅延量を少なくさせる。このよ
うな制御によって、外部クロック信号と位相同期した内
部クロック信号を形成することがきる。この実施例のＤ
ＬＬ回路では、上記のように格子状遅延回路の遅延量が
数１０ｐｓｅｃであるために、高精度での位相ロック動
作を実現することができるものとなる。
【００６０】上記格子状遅延回路ＳＱＵＡＤの入力側に
は、前記図１４に示したような遅延要素を挿入して、外
部クロック信号の周波数が低い場合でも上記格子状遅延
回路による高精度の位相同期化を図るようにすることが
できる。あるいは、格子状遅延回路とマルチプレクサの
回路規模を小さくするようにすることもできる。
は、前記図１４に示したような遅延要素を挿入して、外
部クロック信号の周波数が低い場合でも上記格子状遅延
回路による高精度の位相同期化を図るようにすることが
できる。あるいは、格子状遅延回路とマルチプレクサの
回路規模を小さくするようにすることもできる。
【００６１】図１９には、この発明に係る格子状遅延回
路の一実施例のレイアウト図が示されている。この実施
例では、回路図の形態で示されているが、遅延回路とし
ての論理ゲート手段は、半導体幾何学的な配置に合わせ
て描かれている。この実施例では、前記第１信号伝達方
向に並べられたｍ個からなる第ｎ段目の論理ゲート手段
列と、それより２段後ｎ＋２の論理ゲート手段列とが一
直線上に並ぶように配置される。これら２つの論理ゲー
ト手段列の後半分と前半分とに跨がって隣接して１段後
ｎ＋１の論理ゲート手段列が配置される。このように論
理ゲート列の半分ずつと互いにずらして交互に配置する
ことにより、上記格子状遅延回路を２列の論理ゲート手
段に構成できる。
路の一実施例のレイアウト図が示されている。この実施
例では、回路図の形態で示されているが、遅延回路とし
ての論理ゲート手段は、半導体幾何学的な配置に合わせ
て描かれている。この実施例では、前記第１信号伝達方
向に並べられたｍ個からなる第ｎ段目の論理ゲート手段
列と、それより２段後ｎ＋２の論理ゲート手段列とが一
直線上に並ぶように配置される。これら２つの論理ゲー
ト手段列の後半分と前半分とに跨がって隣接して１段後
ｎ＋１の論理ゲート手段列が配置される。このように論
理ゲート列の半分ずつと互いにずらして交互に配置する
ことにより、上記格子状遅延回路を２列の論理ゲート手
段に構成できる。
【００６２】このようなレイアウト配置においては、各
論理ゲート手段を第１信号伝達方向と第２信号伝達方向
とに格子状に信号伝達を行いつつ、それらの信号伝達の
ための配線長を各論理ゲート手段において等しい長さに
でき、高い精度での上記微小量遅延を実現することがで
きる。しかも、多数の出力信号を得る場合においても、
上側に配置された論理ゲート手段列では上側から出力信
号を得るようにし、下側に配置された論理ゲート手段列
では下側から出力信号を得るようにできるために、出力
信号経路での信号遅延も互いに等しくできるため、いっ
そう精度の高い微小量信号遅延を実現することができ
る。
論理ゲート手段を第１信号伝達方向と第２信号伝達方向
とに格子状に信号伝達を行いつつ、それらの信号伝達の
ための配線長を各論理ゲート手段において等しい長さに
でき、高い精度での上記微小量遅延を実現することがで
きる。しかも、多数の出力信号を得る場合においても、
上側に配置された論理ゲート手段列では上側から出力信
号を得るようにし、下側に配置された論理ゲート手段列
では下側から出力信号を得るようにできるために、出力
信号経路での信号遅延も互いに等しくできるため、いっ
そう精度の高い微小量信号遅延を実現することができ
る。
【００６３】図２０には、この発明が適用されるシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。
【００６４】この実施例のＳＤＲＡＭは、メモリバンク
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
【００６５】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
【００６６】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。
【００６７】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ９はカラムアドレスバッファ２０５とロウ
アドレスバッファ２０６にアドレスマルチプレクス形式
で取り込まれる。供給されたアドレス信号はそれぞれの
バッファが保持する。ロウアドレスバッファ２０６はリ
フレッシュ動作モードにおいてはリフレッシュカウンタ
２０８から出力されるリフレッシュアドレス信号をロウ
アドレス信号として取り込む。カラムアドレスバッファ
２０５の出力はカラムアドレスカウンタ２０７のプリセ
ットデータとして供給され、列（カラム）アドレスカウ
ンタ２０７は後述のコマンドなどで指定される動作モー
ドに応じて、上記プリセットデータとしてのカラムアド
レス信号、又はそのカラムアドレス信号を順次インクリ
メントした値を、カラムデコーダ２０３Ａ，２０３Ｂに
向けて出力する。
信号Ａ０〜Ａ９はカラムアドレスバッファ２０５とロウ
アドレスバッファ２０６にアドレスマルチプレクス形式
で取り込まれる。供給されたアドレス信号はそれぞれの
バッファが保持する。ロウアドレスバッファ２０６はリ
フレッシュ動作モードにおいてはリフレッシュカウンタ
２０８から出力されるリフレッシュアドレス信号をロウ
アドレス信号として取り込む。カラムアドレスバッファ
２０５の出力はカラムアドレスカウンタ２０７のプリセ
ットデータとして供給され、列（カラム）アドレスカウ
ンタ２０７は後述のコマンドなどで指定される動作モー
ドに応じて、上記プリセットデータとしてのカラムアド
レス信号、又はそのカラムアドレス信号を順次インクリ
メントした値を、カラムデコーダ２０３Ａ，２０３Ｂに
向けて出力する。
【００６８】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ９からの制御データとが
供給され、それらの信号のレベルの変化やタイミングな
どに基づいてＳＤＲＡＭの動作モード及び上記回路ブロ
ックの動作を制御するための内部タイミング信号を形成
するもので、モードレジスタ１０、コマンドデコーダ２
０、タイミング発生回路３０、クロックバッファ４０及
び同期クロック発生回路５０を備える。
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ９からの制御データとが
供給され、それらの信号のレベルの変化やタイミングな
どに基づいてＳＤＲＡＭの動作モード及び上記回路ブロ
ックの動作を制御するための内部タイミング信号を形成
するもので、モードレジスタ１０、コマンドデコーダ２
０、タイミング発生回路３０、クロックバッファ４０及
び同期クロック発生回路５０を備える。
【００６９】クロック信号ＣＬＫは、クロックバッファ
４０を介して同期クロック発生回路に入力され、ここで
内部クロックが発生される。。この同期クロック発生回
路に前記格子状遅延回路を用いたクロック発生回路が利
用される。この内部クロックは、特に制限されないが、
出力バッファ２１１を活性化させるタイミング信号int.
ＣＬＫとして用いられる。他の回路には、特に制限され
ないが、上記クロックバッファを通したクロック信号が
そのまま伝えられる。上記外部クロックとの遅延が問題
になるなら上記同期化されたクロック信号を形成して、
タイミング発生回路３０にも供給すればよい。
４０を介して同期クロック発生回路に入力され、ここで
内部クロックが発生される。。この同期クロック発生回
路に前記格子状遅延回路を用いたクロック発生回路が利
用される。この内部クロックは、特に制限されないが、
出力バッファ２１１を活性化させるタイミング信号int.
ＣＬＫとして用いられる。他の回路には、特に制限され
ないが、上記クロックバッファを通したクロック信号が
そのまま伝えられる。上記外部クロックとの遅延が問題
になるなら上記同期化されたクロック信号を形成して、
タイミング発生回路３０にも供給すればよい。
【００７０】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００７１】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、図示しないがリードモードにおいて、
出力バッファ２１１に対するアウトプットイネーブルの
制御を行う外部制御信号／ＯＥを設けた場合には、かか
る信号／ＯＥもコントローラ２０９に供給され、その信
号が例えばハイレベルのときには出力バッファ２１１は
高出力インピーダンス状態にされる。
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、図示しないがリードモードにおいて、
出力バッファ２１１に対するアウトプットイネーブルの
制御を行う外部制御信号／ＯＥを設けた場合には、かか
る信号／ＯＥもコントローラ２０９に供給され、その信
号が例えばハイレベルのときには出力バッファ２１１は
高出力インピーダンス状態にされる。
【００７２】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。
【００７３】アドレス信号Ａ９は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ９の入力がロウ
レベルの時はメモリバンク０が選択され、ハイレベルの
時はメモリバンク１が選択される。メモリバンクの選択
制御は、特に制限されないが、選択メモリバンク側のロ
ウデコーダのみの活性化、非選択メモリバンク側のカラ
ムスイッチ回路の全非選択、選択メモリバンク側のみの
入力バッファ２１０及び出力バッファ２１１への接続な
どの処理によって行うことができる。
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ９の入力がロウ
レベルの時はメモリバンク０が選択され、ハイレベルの
時はメモリバンク１が選択される。メモリバンクの選択
制御は、特に制限されないが、選択メモリバンク側のロ
ウデコーダのみの活性化、非選択メモリバンク側のカラ
ムスイッチ回路の全非選択、選択メモリバンク側のみの
入力バッファ２１０及び出力バッファ２１１への接続な
どの処理によって行うことができる。
【００７４】後述のプリチャージコマンドサイクルにお
けるアドレス信号Ａ８は、相補データ線などに対するプ
リチャージ動作の態様を指示し、そのハイレベルはプリ
チャージの対象が双方のメモリバンクであることを指示
し、そのロウレベルは、アドレス信号Ａ９で指示されて
いる一方のメモリバンクがプリチャージの対象であるこ
とを指示する。
けるアドレス信号Ａ８は、相補データ線などに対するプ
リチャージ動作の態様を指示し、そのハイレベルはプリ
チャージの対象が双方のメモリバンクであることを指示
し、そのロウレベルは、アドレス信号Ａ９で指示されて
いる一方のメモリバンクがプリチャージの対象であるこ
とを指示する。
【００７５】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【００７６】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページとされ、設
定可能なＣＡＳレイテンシイは１，２，３とされ、設定
可能なライトモードは、バーストライトとシングルライ
トとされる。
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページとされ、設
定可能なＣＡＳレイテンシイは１，２，３とされ、設定
可能なライトモードは、バーストライトとシングルライ
トとされる。
【００７７】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。このようなＣＡＳレイテンシイ機能
が設けられる場合、前記図８又は図１３のクロック発生
回路におけるクロックカウンタの機能が省略されるもの
である。
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。このようなＣＡＳレイテンシイ機能
が設けられる場合、前記図８又は図１３のクロック発生
回路におけるクロックカウンタの機能が省略されるもの
である。
【００７８】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。
【００７９】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。
【００８０】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
【００８１】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【００８２】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【００８３】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
【００８４】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【００８５】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
【００８６】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。
【００８７】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。
【００８８】この実施例のようにクロック発生回路を搭
載した場合には、メモリコントローラがリード命令を出
してからデータが戻ってくるまでの時間が全てのＳＤＲ
ＡＭにおいて同じくなるようにすることができ、これに
より上記クロック信号ＣＬＫの周波数を２００ＭＨｚの
ように高くすることも可能となる。ＳＤＲＡＭは、クロ
ック信号ｉｎｔＣＬＫの立ち上がりと立ち下がりとに同
期してデータを出力させるという方式にしてもよい。
載した場合には、メモリコントローラがリード命令を出
してからデータが戻ってくるまでの時間が全てのＳＤＲ
ＡＭにおいて同じくなるようにすることができ、これに
より上記クロック信号ＣＬＫの周波数を２００ＭＨｚの
ように高くすることも可能となる。ＳＤＲＡＭは、クロ
ック信号ｉｎｔＣＬＫの立ち上がりと立ち下がりとに同
期してデータを出力させるという方式にしてもよい。
【００８９】図２１は、この発明に係る格子状発振回路
に適用した場合の一実施例の回路図が示されている。格
子状に並べられた遅延回路を除いて、回路構成そのもの
は前記文献により発表されたものと同一である。ただ
し、互いに等しい微小量遅延をもって位相が異なるよう
にされた発振信号を得るようにするために、上記格子状
に並べられた遅延回路としての論理ゲート手段は、前記
図１と図２及び図４に示したように２つの入力間にカッ
プリング手段が設けられたものである。
に適用した場合の一実施例の回路図が示されている。格
子状に並べられた遅延回路を除いて、回路構成そのもの
は前記文献により発表されたものと同一である。ただ
し、互いに等しい微小量遅延をもって位相が異なるよう
にされた発振信号を得るようにするために、上記格子状
に並べられた遅延回路としての論理ゲート手段は、前記
図１と図２及び図４に示したように２つの入力間にカッ
プリング手段が設けられたものである。
【００９０】上記のような各遅延回路としての２つのＣ
ＭＯＳインバータ回路の出力を共通化し、２つの入力に
前記同様なカップリング容量を付加した場合の動作波形
図が図２２に示されている。この動作波形図は、前記同
様にコンピュータシュミレーションにより描かれたもの
であり、等しい微小量遅延量をもって発振動作を行う様
子が判るものである。この実施例の格子状発振回路にお
いても、その回路の少なくとも一部を前記図１９の実施
例のようなレイアウト配置を採ることにより、発振信号
相互の微小量遅延を等しくでき、しかも、その出力の取
り出しが容易になる。
ＭＯＳインバータ回路の出力を共通化し、２つの入力に
前記同様なカップリング容量を付加した場合の動作波形
図が図２２に示されている。この動作波形図は、前記同
様にコンピュータシュミレーションにより描かれたもの
であり、等しい微小量遅延量をもって発振動作を行う様
子が判るものである。この実施例の格子状発振回路にお
いても、その回路の少なくとも一部を前記図１９の実施
例のようなレイアウト配置を採ることにより、発振信号
相互の微小量遅延を等しくでき、しかも、その出力の取
り出しが容易になる。
【００９１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１と第２の入力端子間に入力される２つの入
力信号をカップリングさせるインピーダンス手段を設
け、入力信号に対して反転させた出力信号を形成する論
理ゲート手段を複数個用いて第１信号伝達方向と第２信
号伝達方向に格子状に配置し、第１信号伝達方向おいて
第１番目以外の第Ｋ番目とされ、第２信号伝達方向にお
いて第Ｌ段目に配置された論理ゲート手段ＫＬの上記第
１の入力端子には第１信号伝達方向において同じＫ番目
とされ、第２信号伝達方向においてＬ−１段目とされた
論理ゲート手段の出力信号又は第１段目の論理ゲート手
段では入力クロック信号を供給し、上記論理ゲート手段
ＫＬの第２の入力端子には第１信号伝達方向において１
つ前であるＫ−１番目とされ、第２信号伝達方向におい
て同じＬ段目とされた論理ゲート手段の第１の入力端子
に供給される入力信号を供給し、かつ、第１信号伝達方
向において第１番目とされ、第２信号伝達方向において
Ｌ番目とされる論理ゲート手段の第２の入力端子には、
第１信号伝達方向において最終段とされ、上記第２の信
号伝達方向においてそれよりも前段とされた論理ゲート
手段であって、それにおける第１の入力端子に供給され
る入力信号と同相の関係となる第１の入力端子に供給さ
れる入力信号を供給し、上記第２信号伝達方向において
第１段目とされ、第１信号伝達方向において第１番目と
された論理ゲート手段の第１と第２の入力端子には、バ
ッファ回路を構成する入力回路を通したクロック信号を
供給し、これらの第１信号伝達方向において第２番目か
ら最終番目までの各論理ゲート手段の第１の入力端子に
供給される上記入力クロック信号を上記バッファ回路に
より上記第１信号伝達方向において順に遅延させること
によって、上記第２信号伝達方向において少なくとも最
終段又１つ前であって、第１信号伝達方向に配列される
複数の論理ゲート手段の出力端子から微小量遅延を持っ
た出力信号を得ることができるという効果が得られる。
記の通りである。すなわち、 （１） 第１と第２の入力端子間に入力される２つの入
力信号をカップリングさせるインピーダンス手段を設
け、入力信号に対して反転させた出力信号を形成する論
理ゲート手段を複数個用いて第１信号伝達方向と第２信
号伝達方向に格子状に配置し、第１信号伝達方向おいて
第１番目以外の第Ｋ番目とされ、第２信号伝達方向にお
いて第Ｌ段目に配置された論理ゲート手段ＫＬの上記第
１の入力端子には第１信号伝達方向において同じＫ番目
とされ、第２信号伝達方向においてＬ−１段目とされた
論理ゲート手段の出力信号又は第１段目の論理ゲート手
段では入力クロック信号を供給し、上記論理ゲート手段
ＫＬの第２の入力端子には第１信号伝達方向において１
つ前であるＫ−１番目とされ、第２信号伝達方向におい
て同じＬ段目とされた論理ゲート手段の第１の入力端子
に供給される入力信号を供給し、かつ、第１信号伝達方
向において第１番目とされ、第２信号伝達方向において
Ｌ番目とされる論理ゲート手段の第２の入力端子には、
第１信号伝達方向において最終段とされ、上記第２の信
号伝達方向においてそれよりも前段とされた論理ゲート
手段であって、それにおける第１の入力端子に供給され
る入力信号と同相の関係となる第１の入力端子に供給さ
れる入力信号を供給し、上記第２信号伝達方向において
第１段目とされ、第１信号伝達方向において第１番目と
された論理ゲート手段の第１と第２の入力端子には、バ
ッファ回路を構成する入力回路を通したクロック信号を
供給し、これらの第１信号伝達方向において第２番目か
ら最終番目までの各論理ゲート手段の第１の入力端子に
供給される上記入力クロック信号を上記バッファ回路に
より上記第１信号伝達方向において順に遅延させること
によって、上記第２信号伝達方向において少なくとも最
終段又１つ前であって、第１信号伝達方向に配列される
複数の論理ゲート手段の出力端子から微小量遅延を持っ
た出力信号を得ることができるという効果が得られる。
【００９２】（２） 上記インピーダンス手段として容
量素子とすることにより、比較的簡単に良好な信号結合
を行わせることができるという効果が得られる。
量素子とすることにより、比較的簡単に良好な信号結合
を行わせることができるという効果が得られる。
【００９３】（３） 上記上記インピーダンス手段とし
て抵抗素子を用いることにより、比較的簡単に良好な信
号結合を行わせることができるという効果が得られる。
て抵抗素子を用いることにより、比較的簡単に良好な信
号結合を行わせることができるという効果が得られる。
【００９４】（４） 上記論理ゲート手段としてナンド
ゲート回路を用いることにより、比較的簡単に格子状遅
延回路を構成することができるという効果が得られる。
ゲート回路を用いることにより、比較的簡単に格子状遅
延回路を構成することができるという効果が得られる。
【００９５】（５） 上記論理ゲート手段としてノアゲ
ート回路を用いることにより、比較的簡単に格子状遅延
回路を構成することができるという効果が得られる。
ート回路を用いることにより、比較的簡単に格子状遅延
回路を構成することができるという効果が得られる。
【００９６】（６） 上記論理ゲート手段として２つの
インバータ回路の出力端子を共通接続したものを用いる
ことにより、簡単に格子状遅延回路を構成することがで
きるという効果が得られる。
インバータ回路の出力端子を共通接続したものを用いる
ことにより、簡単に格子状遅延回路を構成することがで
きるという効果が得られる。
【００９７】（７） 上記第１信号伝達方向において最
終段とされ、第２信号伝達方向において第１段目の論理
ゲート手段の第１の入力端子の入力信号を、第１信号伝
達方向において第１番目であって、第２信号伝達方向に
おいて第３段目の論理ゲート手段の第２の入力端子に供
給し、第１信号伝達方向において第１番目であって第２
信号伝達方向において第２段目の論理ゲート手段の第１
と第２の入力端子には、第１及び第２信号伝達方向にお
いて第１番目の論理ゲート手段の出力信号を共通に供給
することにより、第２信号伝達方向において最も短い時
間を上記第１伝達方向の段数分だけ等分に遅延できるの
で効率よく微小量遅延を実現できるという効果が得られ
る。
終段とされ、第２信号伝達方向において第１段目の論理
ゲート手段の第１の入力端子の入力信号を、第１信号伝
達方向において第１番目であって、第２信号伝達方向に
おいて第３段目の論理ゲート手段の第２の入力端子に供
給し、第１信号伝達方向において第１番目であって第２
信号伝達方向において第２段目の論理ゲート手段の第１
と第２の入力端子には、第１及び第２信号伝達方向にお
いて第１番目の論理ゲート手段の出力信号を共通に供給
することにより、第２信号伝達方向において最も短い時
間を上記第１伝達方向の段数分だけ等分に遅延できるの
で効率よく微小量遅延を実現できるという効果が得られ
る。
【００９８】（８） 上記格子状遅延回路を半導体基板
上において、上記第１信号伝達方向に配置される第Ｎ番
目の論理ゲート手段と第Ｎ＋２番目の論理ゲート手段と
が同一方向に向かうように並んでレアウイト配置し、第
Ｎ＋１番目の論理ゲート手段は、上記第Ｎ番目と後半分
と第Ｎ＋２番目の前半分とに跨がってそれに隣接するよ
うにレイアウト配置することにより、論理ゲート手段を
相互に接続する配線長を等しい長さにでき、高い精度で
の微小量信号遅延を実現できるとともに、その出力信号
の取り出しが容易になるという効果が得られる。
上において、上記第１信号伝達方向に配置される第Ｎ番
目の論理ゲート手段と第Ｎ＋２番目の論理ゲート手段と
が同一方向に向かうように並んでレアウイト配置し、第
Ｎ＋１番目の論理ゲート手段は、上記第Ｎ番目と後半分
と第Ｎ＋２番目の前半分とに跨がってそれに隣接するよ
うにレイアウト配置することにより、論理ゲート手段を
相互に接続する配線長を等しい長さにでき、高い精度で
の微小量信号遅延を実現できるとともに、その出力信号
の取り出しが容易になるという効果が得られる。
【００９９】（９） 第１と第２の入力端子間に入力さ
れる２つの入力信号をカップリングさせるインピーダン
ス手段が設けられ、上記入力端子に供給される入力信号
に対して反転させた出力信号を形成する論理ゲート手段
を複数個備えて格子状発振回路を構成することにより、
互いに等しい微小量遅延ずれた発振信号を得ることがで
きるという効果が得られる。
れる２つの入力信号をカップリングさせるインピーダン
ス手段が設けられ、上記入力端子に供給される入力信号
に対して反転させた出力信号を形成する論理ゲート手段
を複数個備えて格子状発振回路を構成することにより、
互いに等しい微小量遅延ずれた発振信号を得ることがで
きるという効果が得られる。
【０１００】（１０） 上記格子状発振回路を半導体基
板上において、上記第１信号伝達方向に配置される第Ｎ
番目の論理ゲート手段と第Ｎ＋２番目の論理ゲート手段
とが同一方向に向かうようにレアウイト配置し、第Ｎ＋
１番目の論理ゲート手段は、上記第Ｎ番目と後半分と第
Ｎ＋２番目の前半分とに跨がってそれに隣接するように
レイアウト配置することにより、論理ゲート手段を相互
に接続する配線長を等しい長さにでき、高い精度での微
小量信号遅延の発振動作を実現できるとともに、その出
力信号の取り出しが容易になるという効果が得られる。
板上において、上記第１信号伝達方向に配置される第Ｎ
番目の論理ゲート手段と第Ｎ＋２番目の論理ゲート手段
とが同一方向に向かうようにレアウイト配置し、第Ｎ＋
１番目の論理ゲート手段は、上記第Ｎ番目と後半分と第
Ｎ＋２番目の前半分とに跨がってそれに隣接するように
レイアウト配置することにより、論理ゲート手段を相互
に接続する配線長を等しい長さにでき、高い精度での微
小量信号遅延の発振動作を実現できるとともに、その出
力信号の取り出しが容易になるという効果が得られる。
【０１０１】（１１） 上記格子状遅延回路の出力信号
の１つマルチプレクサで選択し、上記格子状遅延回路に
入力されるクロック信号と、上記マルチプレクサを通し
て出力されたクロック信号との位相比較器で比較し、そ
の位相比較出力信号を受ける制御回路により上記マルチ
プレクサの制御信号を形成して上記マルチプレクサを通
して出力されるクロック信号を上記入力クロック信号と
高い精度で同期化させることができるという効果が得ら
れる。
の１つマルチプレクサで選択し、上記格子状遅延回路に
入力されるクロック信号と、上記マルチプレクサを通し
て出力されたクロック信号との位相比較器で比較し、そ
の位相比較出力信号を受ける制御回路により上記マルチ
プレクサの制御信号を形成して上記マルチプレクサを通
して出力されるクロック信号を上記入力クロック信号と
高い精度で同期化させることができるという効果が得ら
れる。
【０１０２】（１２） 上記制御回路としてアップダウ
ンカウンタ回路を用い、上記位相比較器の出力に対応し
て＋１又は−１の計数動作を行なわせ、その計数結果を
デコードして制御信号を形成してマルチプレクサを制御
することにより、上記高い精度のＤＬＬ回路を簡単に実
現できるという効果が得られる。
ンカウンタ回路を用い、上記位相比較器の出力に対応し
て＋１又は−１の計数動作を行なわせ、その計数結果を
デコードして制御信号を形成してマルチプレクサを制御
することにより、上記高い精度のＤＬＬ回路を簡単に実
現できるという効果が得られる。
【０１０３】（１３） 複数のワード線と複数のビット
線の交点にメモリセルがマトリックス配置されてなるメ
モリアレイと、かかるメモリアレイのメモリセルを選択
するアドレス選択回路及び外部端子から供給される制御
信号とクロック信号とを受け、上記制御信号に従ってク
ロック信号に対応した内部クロック信号を発生させる同
期クロック発生回路と、上記同期クロック発生回路で発
生された内部クロック信号に同期して上記メモリセルの
読み出し信号を出力させる入出力回路とを備えてなる半
導体メモリにおいて、上記同期クロック発生回路とし
て、上記格子状遅延回路を用いるようにすることによ
り、高い精度でのデータ出力動作を行わせることができ
るという効果が得られる。
線の交点にメモリセルがマトリックス配置されてなるメ
モリアレイと、かかるメモリアレイのメモリセルを選択
するアドレス選択回路及び外部端子から供給される制御
信号とクロック信号とを受け、上記制御信号に従ってク
ロック信号に対応した内部クロック信号を発生させる同
期クロック発生回路と、上記同期クロック発生回路で発
生された内部クロック信号に同期して上記メモリセルの
読み出し信号を出力させる入出力回路とを備えてなる半
導体メモリにおいて、上記同期クロック発生回路とし
て、上記格子状遅延回路を用いるようにすることによ
り、高い精度でのデータ出力動作を行わせることができ
るという効果が得られる。
【０１０４】（１４） 上記制御回路にカウンタ回路を
利用することにより、入力されたクロック信号に対して
指定されたクロック数の計数後に上記格子状遅延回路の
複数の出力信号のうちの１つの選択することができると
いう効果が得られる。
利用することにより、入力されたクロック信号に対して
指定されたクロック数の計数後に上記格子状遅延回路の
複数の出力信号のうちの１つの選択することができると
いう効果が得られる。
【０１０５】（１５） 上記格子状遅延回路を用いて内
部クロック信号を形成し、上記メモリセルの読み出し信
号を出力させる半導体記憶装置を複数個を備え、かかる
複数の半導体記憶装置に対して１つのメモリ制御回路を
設け、上記メモリ制御回路から上記各半導体記憶装置に
対してリード／ライトの制御信号と上記クロック信号を
供給するとともに、各半導体記憶装置との信号伝達遅延
時間が相互に等しくする制御信号を発生して、上記各半
導体記憶装置に設けられた格子状遅延回路の制御信号を
形成することにより、高速なデータの読み出しが可能な
半導体メモリシステムを得ることができるという効果が
得られる。
部クロック信号を形成し、上記メモリセルの読み出し信
号を出力させる半導体記憶装置を複数個を備え、かかる
複数の半導体記憶装置に対して１つのメモリ制御回路を
設け、上記メモリ制御回路から上記各半導体記憶装置に
対してリード／ライトの制御信号と上記クロック信号を
供給するとともに、各半導体記憶装置との信号伝達遅延
時間が相互に等しくする制御信号を発生して、上記各半
導体記憶装置に設けられた格子状遅延回路の制御信号を
形成することにより、高速なデータの読み出しが可能な
半導体メモリシステムを得ることができるという効果が
得られる。
【０１０６】（１６） 上記格子状遅延回路を用いて内
部クロック信号を形成し、上記メモリセルの読み出し信
号を出力させるメモリモジュールを複数個を備え、かか
る複数のメモリモジュールに対して１つのメモリ制御回
路を設け、上記メモリ制御回路から上記各半導体記憶装
置に対してリード／ライトの制御信号と上記クロック信
号を供給するとともに、各半導体記憶装置との信号伝達
遅延時間が相互に等しくする制御信号を発生して、上記
各半導体記憶装置に設けられた格子状遅延回路の制御信
号を形成することにより、高速なデータの読み出しが可
能な半導体メモリシステムを得ることができるという効
果が得られる。
部クロック信号を形成し、上記メモリセルの読み出し信
号を出力させるメモリモジュールを複数個を備え、かか
る複数のメモリモジュールに対して１つのメモリ制御回
路を設け、上記メモリ制御回路から上記各半導体記憶装
置に対してリード／ライトの制御信号と上記クロック信
号を供給するとともに、各半導体記憶装置との信号伝達
遅延時間が相互に等しくする制御信号を発生して、上記
各半導体記憶装置に設けられた格子状遅延回路の制御信
号を形成することにより、高速なデータの読み出しが可
能な半導体メモリシステムを得ることができるという効
果が得られる。
【０１０７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍの具体的構成は、前記のようなシンクロナスＤＡＲＭ
の他、汎用ＤＲＡＭ、あるいはランバス仕様に準拠した
入出力機能を持つダイナミック型ＲＡＭ、スタティック
型ＲＡＭ等であって、上記のような外部端子から供給さ
れるクロック信号に従ってデータの入出力動作が行われ
るような半導体メモリとそれを用いたメモリシステムに
広く適用できる。また、外部から供給されたクロック信
号に同期した内部クロック信号を形成し、その位相を上
記外部クロック信号に対して微小量だけ遅延させる必要
のある各種半導体集積回路装置に広く適用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍの具体的構成は、前記のようなシンクロナスＤＡＲＭ
の他、汎用ＤＲＡＭ、あるいはランバス仕様に準拠した
入出力機能を持つダイナミック型ＲＡＭ、スタティック
型ＲＡＭ等であって、上記のような外部端子から供給さ
れるクロック信号に従ってデータの入出力動作が行われ
るような半導体メモリとそれを用いたメモリシステムに
広く適用できる。また、外部から供給されたクロック信
号に同期した内部クロック信号を形成し、その位相を上
記外部クロック信号に対して微小量だけ遅延させる必要
のある各種半導体集積回路装置に広く適用できる。
【０１０８】格子状遅延回路又は格子状発振回路のレイ
アウトは、半導体基板上において格子状態に回路を構成
するものであってもよい。格子状遅延回路は、内部で発
生したタイミング信号を微小量ずつ遅延させて出力する
場合にも同様に利用できるものである。格子状発振回路
は、複数通りの位相の異なる発振信号を形成する半導体
集積回路装置に広く利用できるものである。
アウトは、半導体基板上において格子状態に回路を構成
するものであってもよい。格子状遅延回路は、内部で発
生したタイミング信号を微小量ずつ遅延させて出力する
場合にも同様に利用できるものである。格子状発振回路
は、複数通りの位相の異なる発振信号を形成する半導体
集積回路装置に広く利用できるものである。
【０１０９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１と第２の入力端子間に
入力される２つの入力信号をカップリングさせるインピ
ーダンス手段を設け、入力信号に対して反転させた出力
信号を形成する論理ゲート手段を複数個用いて第１信号
伝達方向と第２信号伝達方向に格子状に配置し、第１信
号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２
信号伝達方向において第Ｌ段目に配置された論理ゲート
手段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた論理ゲート手段の出力信号又は第１段
目の論理ゲート手段では入力クロック信号を供給し、上
記論理ゲート手段ＫＬの第２の入力端子には第１信号伝
達方向において１つ前であるＫ−１番目とされ、第２信
号伝達方向において同じＬ段目とされた論理ゲート手段
の第１の入力端子に供給される入力信号を供給し、か
つ、第１信号伝達方向において第１番目とされ、第２信
号伝達方向においてＬ番目とされる論理ゲート手段の第
２の入力端子には、第１信号伝達方向において最終段と
され、上記第２の信号伝達方向においてそれよりも前段
とされた論理ゲート手段であって、それにおける第１の
入力端子に供給される入力信号と同相の関係となる第１
の入力端子に供給される入力信号を供給し、上記第２信
号伝達方向において第１段目とされ、第１信号伝達方向
において第１番目とされた論理ゲート手段の第１と第２
の入力端子には、バッファ回路を構成する入力回路を通
したクロック信号を供給し、これらの第１信号伝達方向
において第２番目から最終番目までの各論理ゲート手段
の第１の入力端子に供給される上記入力クロック信号を
上記バッファ回路により上記第１信号伝達方向において
順に遅延させることによって、上記第２信号伝達方向に
おいて少なくとも最終段又１つ前であって、第１信号伝
達方向に配列される複数の論理ゲート手段の出力端子か
ら微小量遅延を持った出力信号を得ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１と第２の入力端子間に
入力される２つの入力信号をカップリングさせるインピ
ーダンス手段を設け、入力信号に対して反転させた出力
信号を形成する論理ゲート手段を複数個用いて第１信号
伝達方向と第２信号伝達方向に格子状に配置し、第１信
号伝達方向おいて第１番目以外の第Ｋ番目とされ、第２
信号伝達方向において第Ｌ段目に配置された論理ゲート
手段ＫＬの上記第１の入力端子には第１信号伝達方向に
おいて同じＫ番目とされ、第２信号伝達方向においてＬ
−１段目とされた論理ゲート手段の出力信号又は第１段
目の論理ゲート手段では入力クロック信号を供給し、上
記論理ゲート手段ＫＬの第２の入力端子には第１信号伝
達方向において１つ前であるＫ−１番目とされ、第２信
号伝達方向において同じＬ段目とされた論理ゲート手段
の第１の入力端子に供給される入力信号を供給し、か
つ、第１信号伝達方向において第１番目とされ、第２信
号伝達方向においてＬ番目とされる論理ゲート手段の第
２の入力端子には、第１信号伝達方向において最終段と
され、上記第２の信号伝達方向においてそれよりも前段
とされた論理ゲート手段であって、それにおける第１の
入力端子に供給される入力信号と同相の関係となる第１
の入力端子に供給される入力信号を供給し、上記第２信
号伝達方向において第１段目とされ、第１信号伝達方向
において第１番目とされた論理ゲート手段の第１と第２
の入力端子には、バッファ回路を構成する入力回路を通
したクロック信号を供給し、これらの第１信号伝達方向
において第２番目から最終番目までの各論理ゲート手段
の第１の入力端子に供給される上記入力クロック信号を
上記バッファ回路により上記第１信号伝達方向において
順に遅延させることによって、上記第２信号伝達方向に
おいて少なくとも最終段又１つ前であって、第１信号伝
達方向に配列される複数の論理ゲート手段の出力端子か
ら微小量遅延を持った出力信号を得ることができる。
【図１】この発明に係る格子状遅延回路の一実施例を示
す回路図である。
す回路図である。
【図２】この発明に係る格子状遅延回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図３】この発明に係る格子状遅延回路の動作を説明す
るためのコンピュータシュミレーションにより求めた特
性図である。
るためのコンピュータシュミレーションにより求めた特
性図である。
【図４】この発明に係る格子状遅延回路に用いられる遅
延要素の他の一実施例を示す回路図である。
延要素の他の一実施例を示す回路図である。
【図５】本願発明に係る格子状遅延回路におけるカップ
リング手段の役割を説明するための特性図である。
リング手段の役割を説明するための特性図である。
【図６】本願発明に係る格子状遅延回路におけるカップ
リング手段の役割を説明するための特性図である。
リング手段の役割を説明するための特性図である。
【図７】この発明に係る格子状遅延回路の動作を説明す
るための波形図である。
るための波形図である。
【図８】図８には、この発明に係る上記格子状遅延回路
を用いたクロック発生回路の一実施例を示すブロック図
である。
を用いたクロック発生回路の一実施例を示すブロック図
である。
【図９】図８のコントロールカウンタ回路の一実施例を
示す回路図である。
示す回路図である。
【図１０】図８のデコーダ回路の一実施例を示す回路図
である。
である。
【図１１】図８のマルチプレクサの一実施例を示す回路
図である。
図である。
【図１２】図８のクロックカウンタ回路の一実施例を示
す回路図である。
す回路図である。
【図１３】この発明に係る上記格子状遅延回路を用いた
クロック発生回路の他の一実施例を示すブロック図であ
る。
クロック発生回路の他の一実施例を示すブロック図であ
る。
【図１４】図１３の遅延要素の一実施例を示す回路図で
ある。
ある。
【図１５】この発明が適用される半導体メモリシステム
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図１６】図１５の半導体メモリシステムにおけるＤＲ
ＡＭ側に設けられたクロック発生回路の動作を説明する
ためのタイミング図である。
ＡＭ側に設けられたクロック発生回路の動作を説明する
ためのタイミング図である。
【図１７】この発明に係る格子状遅延回路を用いたＤＬ
Ｌ回路の一実施例を示すブロック図である。
Ｌ回路の一実施例を示すブロック図である。
【図１８】図１７のＤＬＬ回路の動作を説明するための
タイミング図である。
タイミング図である。
【図１９】この発明に係る格子状遅延回路の一実施例を
示すレイアウト図である。
示すレイアウト図である。
【図２０】この発明が適用されるシンクロナスＤＲＡＭ
の一実施例を示す全体ブロック図である。
の一実施例を示す全体ブロック図である。
【図２１】この発明に係る格子状発振回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２２】この発明に係る格子状発振回路の動作を説明
するための波形図である。
するための波形図である。
ＩＢ…入力バッファ回路、ＩＮＶ１〜ＩＮＶｍ…インバ
ータ回路（バッファ回路）、ＮＤ…ナンドゲート回路、
ＣＰ…カップリング容量、ＮＲ…ノアゲート回路、ＲＧ
…抵抗手段、Ｍ１，Ｍ２…ダイオード接続ＭＯＳＦＥ
Ｔ、ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路、Ｑ１〜
Ｑ９…ＭＯＳＦＥＴ、ＳＱＵＡＤ…格子状遅延回路、Ｍ
ＰＸ…マルチプレクサ、ＣＯＮＲＯＬ ＣＯＵＮＴＥＲ
…コントールカンウタ回路、ＤＥＣＯＤＥＲ…デコーダ
回路、ＣＬＫＣＯＵＮＴＥＲ…クロックカウンタ回路、
ＣＯＡＲＳＥ ＤＥＬＡＹ…遅延要素、ＤＲＡＭ…ダイ
ナミック型ＲＡＭ、Ｍｏｄｕｌｅ…メモリモジュール、
ＭＣ…メモリコントローラ、ＰＨＡＳＥ ＣＯＭＰＡＲ
ＡＴＯＲ…位相比較器、ＣＯＮＴＲＯＬＥＲ…コントロ
ーラ、１０…モードレジスタ、２０…コマンドデコー
ダ、３０…タイミング発生回路、３０…クロックバッフ
ァ、５０…同期クロック発生回路、２００Ａ，２００Ｂ
…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコーダ、
２０２Ａ，２０２Ｂ…センスアンプ及びカラム選択回
路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５…カ
ラムアドレスバッファ、２０６…ロウアドレスバッフ
ァ、２０７…カラムアドレスカウンタ、２０８…リフレ
ッシュカウンタ、２０９…コントローラ、２１０…入力
バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…メイ
ンアンプ、２１３…ラッチ／レジスタ、２１４Ａ，Ｂ…
ライトバッファ。
ータ回路（バッファ回路）、ＮＤ…ナンドゲート回路、
ＣＰ…カップリング容量、ＮＲ…ノアゲート回路、ＲＧ
…抵抗手段、Ｍ１，Ｍ２…ダイオード接続ＭＯＳＦＥ
Ｔ、ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路、Ｑ１〜
Ｑ９…ＭＯＳＦＥＴ、ＳＱＵＡＤ…格子状遅延回路、Ｍ
ＰＸ…マルチプレクサ、ＣＯＮＲＯＬ ＣＯＵＮＴＥＲ
…コントールカンウタ回路、ＤＥＣＯＤＥＲ…デコーダ
回路、ＣＬＫＣＯＵＮＴＥＲ…クロックカウンタ回路、
ＣＯＡＲＳＥ ＤＥＬＡＹ…遅延要素、ＤＲＡＭ…ダイ
ナミック型ＲＡＭ、Ｍｏｄｕｌｅ…メモリモジュール、
ＭＣ…メモリコントローラ、ＰＨＡＳＥ ＣＯＭＰＡＲ
ＡＴＯＲ…位相比較器、ＣＯＮＴＲＯＬＥＲ…コントロ
ーラ、１０…モードレジスタ、２０…コマンドデコー
ダ、３０…タイミング発生回路、３０…クロックバッフ
ァ、５０…同期クロック発生回路、２００Ａ，２００Ｂ
…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコーダ、
２０２Ａ，２０２Ｂ…センスアンプ及びカラム選択回
路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５…カ
ラムアドレスバッファ、２０６…ロウアドレスバッフ
ァ、２０７…カラムアドレスカウンタ、２０８…リフレ
ッシュカウンタ、２０９…コントローラ、２１０…入力
バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…メイ
ンアンプ、２１３…ラッチ／レジスタ、２１４Ａ，Ｂ…
ライトバッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青木 英之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (16)
- 【請求項１】 第１と第２の入力端子間に、入力される
２つの入力信号をカップリングさせるインピーダンス手
段が設けられ、上記入力端子に供給される入力信号に対
して反転させた出力信号を形成する論理ゲート手段を複
数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された論
理ゲート手段ＫＬの上記第１の入力端子には第１信号伝
達方向において同じＫ番目とされ、第２信号伝達方向に
おいてＬ−１段目とされた論理ゲート手段の出力信号又
は第１段目の論理ゲート手段では入力クロック信号が供
給され、上記論理ゲート手段ＫＬの第２の入力端子には
第１信号伝達方向において１つ前であるＫ−１番目とさ
れ、第２信号伝達方向において同じＬ段目とされた論理
ゲート手段の第１の入力端子に供給される入力信号が供
給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ番目とされる論理ゲート手段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた論理ゲート手段であって、それにおける第１
の入力端子に供給される入力信号と同相の関係となる第
１の入力端子に供給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目とされた論理ゲート手段の
第１と第２の入力端子には、バッファ回路を構成する入
力回路を通したクロック信号が供給され、第１信号伝達
方向において第２番目から最終番目までの各論理ゲート
手段の第１の入力端子に供給される上記入力クロック信
号は、上記バッファ回路を構成する入力回路により上記
第１信号伝達方向において順に遅延されたものであり、 上記第２信号伝達方向において少なくとも最終段又１つ
前であって、第１信号伝達方向に配列される複数の論理
ゲート手段の出力端子から出力信号を得る格子状遅延回
路を備えてなることを特徴とする半導体集積回路装置。 - 【請求項２】 上記インピーダンス手段は、容量素子か
らなることを特徴とする請求項１の半導体集積回路装
置。 - 【請求項３】 上記上記インピーダンス手段は、抵抗素
子からなることを特徴とする請求項１の半導体集積回路
装置。 - 【請求項４】 上記論理ゲート手段は、ナンドゲート回
路であることを特徴とする請求項１の半導体集積回路装
置。 - 【請求項５】 上記論理ゲート手段は、ノアゲート回路
であることを特徴とする請求項１の半導体集積回路装
置。 - 【請求項６】 上記論理ゲート手段は、２つのインバー
タ回路の出力端子を共通接続したものであることを特徴
とする請求項１の半導体集積回路装置。 - 【請求項７】 上記第１信号伝達方向において最終段と
され、第２信号伝達方向において第１段目の論理ゲート
手段の第１の入力端子の入力信号は、第１信号伝達方向
において第１番目であって、第２信号伝達方向において
第３段目の論理ゲート手段の第２の入力端子に供給され
るものであり、第１信号伝達方向において第１番目であ
って第２信号伝達方向において第２段目の論理ゲート手
段の第１と第２の入力端子には、第１及び第２信号伝達
方向において第１番目の論理ゲート手段の出力信号が共
通に供給されるものであることを特徴とする請求項１の
半導体集積回路装置。 - 【請求項８】 上記格子状遅延回路は半導体基板上にお
いて、 上記第１信号伝達方向に配置される第Ｎ番目の論理ゲー
ト手段と第Ｎ＋２番目の論理ゲート手段とが同一方向に
向かうように並んでレアウイト配置され、 第Ｎ＋１番目の論理ゲート手段は、上記第Ｎ番目と後半
分と第Ｎ＋２番目の前半分とに跨がってそれに隣接する
ようにレイアウト配置されるものであることを特徴とす
る請求項１の半導体集積回路装置。 - 【請求項９】 第１と第２の入力端子間に、入力される
２つの入力信号をカップリングさせるインピーダンス手
段が設けられ、上記入力端子に供給される入力信号に対
して反転させた出力信号を形成する論理ゲート手段を複
数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 上記第２信号伝達方向において、第１の入力端子と出力
端子とがリング状に接続されるものであり、 第１信号伝達方向において第１番目とされ、第２信号伝
達方向においてＬ番目とされる論理ゲート手段の第２の
入力端子には、第１信号伝達方向において最終段とされ
た論理ゲート手段であって、第１の入力端子に供給され
る入力信号と同相の関係にあるものの入力信号が供給さ
れ、 上記第１信号伝達方向に配列される複数の論理ゲート手
段の出力端子から出力信号を得る格子状発振回路を備え
てなることを特徴とする半導体集積回路装置。 - 【請求項１０】 上記格子状発振回路を構成する回路は
半導体基板上において、 上記第１信号伝達方向に配置される第Ｎ番目の論理ゲー
ト手段と第Ｎ＋２番目の論理ゲート手段とが同一方向に
向かうようにレアウイト配置され、 第Ｎ＋１番目の論理ゲート手段は、上記第Ｎ番目と後半
分と第Ｎ＋２番目の前半分とに跨がってそれに隣接する
ようにレイアウト配置されるものであることを特徴とす
る請求項９の半導体集積回路装置。 - 【請求項１１】 第１と第２の入力端子間に、入力され
る２つの入力信号をカップリングさせるインピーダンス
手段が設けられ、上記入力端子に供給される入力信号に
対して反転させた出力信号を形成する論理ゲート手段を
複数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された論
理ゲート手段ＫＬの上記第１の入力端子には第１信号伝
達方向において同じＫ番目とされ、第２信号伝達方向に
おいてＬ−１段目とされた論理ゲート手段の出力信号又
は第１段目の論理ゲート手段では入力クロック信号が供
給され、上記論理ゲート手段ＫＬの第２の入力端子には
第１信号伝達方向において１つ前であるＫ−１番目とさ
れ、第２信号伝達方向において同じＬ段目とされた論理
ゲート手段の第１の入力端子に供給される入力信号が供
給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ番目とされる論理ゲート手段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた論理ゲート手段であって、それにおける第１
の入力端子に供給される入力信号と同相の関係となる第
１の入力端子に供給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目とされた論理ゲート手段の
第１と第２の入力端子には、バッファ回路を構成する入
力回路を通したクロック信号が供給され、第１信号伝達
方向において第２番目から最終番目までの各論理ゲート
手段の第１の入力端子に供給される上記入力クロック信
号は、上記バッファ回路を構成する入力回路により上記
第１信号伝達方向において順に遅延されたものであり、 上記第２信号伝達方向において少なくとも最終段又１つ
前であって、第１信号伝達方向に配列される複数の論理
ゲート手段の出力端子から出力信号を得る格子状遅延回
路と、 上記複数の出力信号のうちの１つを選択するマルチプレ
クサと、 上記格子状遅延回路に入力されるクロック信号と、上記
マルチプレクサを通して出力されたクロック信号との位
相比較を行う位相比較器と、 上記位相比較器の出力信号を受けて、上記マルチプレク
サの制御信号を形成して上記マルチプレクサを通して出
力されるクロック信号を上記入力クロック信号と同期化
させる制御回路とを備えなることを特徴とする半導体集
積回路装置。 - 【請求項１２】 上記制御回路は、アップダウンカウン
タ回路を含み、位相比較器の出力に対応して＋１又は−
１の計数動作を行い、その計数結果をデコードして上記
マルチプレクサの制御信号を形成するものであることを
特徴とする請求項１１の半導体集積回路装置。 - 【請求項１３】 複数のワード線と複数のビット線の交
点にメモリセルがマトリックス配置されてなるメモリア
レイと、かかるメモリアレイのメモリセルを選択するア
ドレス選択回路及び外部端子から供給される制御信号と
クロック信号とを受け、上記制御信号に従ってクロック
信号に対応した内部クロック信号を発生させる同期クロ
ック発生回路と、上記同期クロック発生回路で発生され
た内部クロック信号に同期して上記メモリセルの読み出
し信号を出力させる入出力回路とを備えてなり、 上記同期クロック発生回路は、 第１と第２の入力端子間に、入力される２つの入力信号
をカップリングさせるインピーダンス手段が設けられ、
上記入力端子に供給される入力信号に対して反転させた
出力信号を形成する論理ゲート手段を複数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された論
理ゲート手段ＫＬの上記第１の入力端子には第１信号伝
達方向において同じＫ番目とされ、第２信号伝達方向に
おいてＬ−１段目とされた論理ゲート手段の出力信号又
は第１段目の論理ゲート手段では入力クロック信号が供
給され、上記論理ゲート手段ＫＬの第２の入力端子には
第１信号伝達方向において１つ前であるＫ−１番目とさ
れ、第２信号伝達方向において同じＬ段目とされた論理
ゲート手段の第１の入力端子に供給される入力信号が供
給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ番目とされる論理ゲート手段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた論理ゲート手段であって、それにおける第１
の入力端子に供給される入力信号と同相の関係となる第
１の入力端子に供給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目とされた論理ゲート手段の
第１と第２の入力端子には、バッファ回路を構成する入
力回路を通したクロック信号が供給され、第１信号伝達
方向において第２番目から最終番目までの各論理ゲート
手段の第１の入力端子に供給される上記入力クロック信
号は、上記バッファ回路を構成する入力回路により上記
第１信号伝達方向において順に遅延されたものであり、 上記第２信号伝達方向において少なくとも最終段又１つ
前であって、第１信号伝達方向に配列される複数の論理
ゲート手段の出力端子から出力信号を得る格子状遅延回
路と、 上記格子状遅延回路の複数の出力信号のうちの１つの選
択するマルチプレクサと、 上記制御信号を受けて、上記マルチプレクサを制御して
上記内部クロック信号を出力させる制御回路からなるも
のであることを特徴とする半導体集積回路装置。 - 【請求項１４】 上記制御回路は、カウンタ回路を含
み、上記入力されたクロック信号に対して指定されたク
ロック数の計数後に上記格子状遅延回路の複数の出力信
号のうちの１つの選択する制御信号を発生させるもので
あることを特徴とする請求項１３の半導体集積回路装
置。 - 【請求項１５】 複数のワード線と複数のビット線の交
点にメモリセルがマトリックス配置されてなるメモリア
レイと、かかるメモリアレイのメモリセルを選択するア
ドレス選択回路及び外部端子から供給される制御信号と
クロック信号とを受け、上記制御信号に従ってクロック
信号に対応した内部クロック信号を発生させる同期クロ
ック発生回路と、上記同期クロック発生回路で発生され
た内部クロック信号に同期して上記メモリセルの読み出
し信号を出力させる入出力回路とを備えてなる半導体記
憶装置の複数個を備え、 上記各半導体記憶装置に搭載される同期クロック発生回
路は、 第１と第２の入力端子間に、入力される２つの入力信号
をカップリングさせるインピーダンス手段が設けられ、
上記入力端子に供給される入力信号に対して反転させた
出力信号を形成する論理ゲート手段を複数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された論
理ゲート手段ＫＬの上記第１の入力端子には第１信号伝
達方向において同じＫ番目とされ、第２信号伝達方向に
おいてＬ−１段目とされた論理ゲート手段の出力信号又
は第１段目の論理ゲート手段では入力クロック信号が供
給され、上記論理ゲート手段ＫＬの第２の入力端子には
第１信号伝達方向において１つ前であるＫ−１番目とさ
れ、第２信号伝達方向において同じＬ段目とされた論理
ゲート手段の第１の入力端子に供給される入力信号が供
給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ番目とされる論理ゲート手段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた論理ゲート手段であって、それにおける第１
の入力端子に供給される入力信号と同相の関係となる第
１の入力端子に供給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目とされた論理ゲート手段の
第１と第２の入力端子には、バッファ回路を構成する入
力回路を通したクロック信号が供給され、第１信号伝達
方向において第２番目から最終番目までの各論理ゲート
手段の第１の入力端子に供給される上記入力クロック信
号は、上記バッファ回路を構成する入力回路により上記
第１信号伝達方向において順に遅延されたものであり、 上記第２信号伝達方向において少なくとも最終段又１つ
前であって、第１信号伝達方向に配列される複数の論理
ゲート手段の出力端子から出力信号を得る格子状遅延回
路と、 上記格子状遅延回路の複数の出力信号のうちの１つの選
択するマルチプレクサと、 上記制御信号を受けて、上記マルチプレクサを制御して
上記内部クロック信号を出力させる制御回路からなるも
のであり、 上記複数の半導体記憶装置に対して共通に設けられ、上
記各半導体記憶装置に対してリード／ライトの制御信号
と上記クロック信号を供給するとともに、各半導体記憶
装置との間での信号伝達遅延時間が相互に等しくする制
御信号を発生して、上記同期クロック発生回路に供給す
るメモリ制御回路とを備えてなることを特徴とする半導
体メモリシステム。 - 【請求項１６】 複数のワード線と複数のビット線の交
点にメモリセルがマトリックス配置されてなるメモリア
レイと、かかるメモリアレイのメモリセルを選択するア
ドレス選択回路及び制御信号とクロック信号とを受けて
クロック信号に従ってデータの入出力を行う複数の半導
体記憶装置及び上記複数個の半導体記憶装置に共通に設
けられ、外部端子から供給される制御信号とクロック信
号とを受け、上記制御信号に従った内部クロック信号を
発生させて上記各半導体記憶装置に供給する同期クロッ
ク発生回路とを備えてなる半導体メモリモジュールを複
数個備え、 上記各メモリモジュールに搭載される同期クロック発生
回路は、 第１と第２の入力端子間に、入力される２つの入力信号
をカップリングさせるインピーダンス手段が設けられ、
上記入力端子に供給される入力信号に対して反転させた
出力信号を形成する論理ゲート手段を複数個備え、 上記複数個の論理ゲート手段は、第１信号伝達方向と第
２信号伝達方向に格子状に配置され、 第１信号伝達方向おいて第１番目以外の第Ｋ番目とさ
れ、第２信号伝達方向において第Ｌ段目に配置された論
理ゲート手段ＫＬの上記第１の入力端子には第１信号伝
達方向において同じＫ番目とされ、第２信号伝達方向に
おいてＬ−１段目とされた論理ゲート手段の出力信号又
は第１段目の論理ゲート手段では入力クロック信号が供
給され、上記論理ゲート手段ＫＬの第２の入力端子には
第１信号伝達方向において１つ前であるＫ−１番目とさ
れ、第２信号伝達方向において同じＬ段目とされた論理
ゲート手段の第１の入力端子に供給される入力信号が供
給され、 かつ、第１信号伝達方向において第１番目とされ、第２
信号伝達方向においてＬ番目とされる論理ゲート手段の
第２の入力端子には、第１信号伝達方向において最終段
とされ、上記第２の信号伝達方向においてそれよりも前
段とされた論理ゲート手段であって、それにおける第１
の入力端子に供給される入力信号と同相の関係となる第
１の入力端子に供給される入力信号が供給され、 上記第２信号伝達方向において第１段目とされ、第１信
号伝達方向において第１番目とされた論理ゲート手段の
第１と第２の入力端子には、バッファ回路を構成する入
力回路を通したクロック信号が供給され、第１信号伝達
方向において第２番目から最終番目までの各論理ゲート
手段の第１の入力端子に供給される上記入力クロック信
号は、上記バッファ回路を構成する入力回路により上記
第１信号伝達方向において順に遅延されたものであり、 上記第２信号伝達方向において少なくとも最終段又１つ
前であって、第１信号伝達方向に配列される複数の論理
ゲート手段の出力端子から出力信号を得る格子状遅延回
路と、 上記格子状遅延回路の複数の出力信号のうちの１つの選
択するマルチプレクサと、 上記制御信号を受けて、上記マルチプレクサを制御して
上記内部クロック信号を出力させる制御回路からなるも
のであり、 上記複数の半導体メモリモジュールに対して共通に設け
られ、上記各半導体メモリモジュールに対してリード／
ライトの制御信号と上記クロック信号を供給するととも
に、各半導体メモリモジュールとの間での信号伝達遅延
時間が相互に等しくする制御信号を発生して、上記同期
クロック発生回路に供給するメモリ制御回路とを備えて
なることを特徴とする半導体メモリシステム。
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |