JP3727889B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期式の半導体装置に関する。さらに、同期をとるためにクロック信号を入力するタイミングのコントロールに関する。
【０００２】
【従来の技術】
高速動作させる同期式の半導体装置では、顧客要求の仕様により製造工程がターゲットプロセスとして決定される。そして、ターゲットプロセスがばらついても、その仕様の評価条件のエリア内では動作保証される。この動作保証の為には、半導体装置の内部回路間の動作のタイミングを設定する。しかし、ばらつきの動作保証の為に、このタイミングは発生しうる最も遅いタイミングに設定する。このことにより、半導体装置が本来出せる高速動作の性能が犠牲になる場合がある。
【０００３】
これは、半導体装置の製造プロセスの製造条件のばらつきによって、設定された最適なタイミングが、個々の半導体装置においては最適なタイミングではないからである。
【０００４】
【発明が解決しようとする課題】
本発明は上記の問題に鑑みて為されたものであり、 その目的とするところは、同期をとるために内部回路にクロック信号を入力する最適なタイミングを設定できる半導体装置 を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、
クロック信号に同期して動作し、このクロック信号から遅延時間を遅延させた出力信号を出力する第１回路と、
この遅延時間と設定値との大小関係を計測する遅延時間計測回路と、
クロック信号に同期して、クロック信号からその設定値に計測された大小関係を加味した遅延時間を遅延させたクロック遅延信号を出力する遅延時間設定回路と、
このクロック遅延信号に同期して、出力信号に応じて動作する第２回路 とを有する半導体装置にある。
【０００６】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【０００７】
（半導体装置）
実施の形態に係る半導体装置１を、図１に示すような、スタティックランダムアクセスメモリ（SRAM）を例にとり説明する。ただし、同期式のメモリであれば、このＳＲＡＭに限らず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や、フラッシュメモリ等の不揮発性メモリでもよい。すなわち、メモリのセル構造・機構としては、任意の構造・機構が半導体装置１に適用可能である。セルアレー９に記録されたセルデータ信号ＣｅｌｌＤａｔａを読み出す場合について説明する。
【０００８】
アドレス信号Ａｄｄは、パッド１８に入力され、さらに、入力バッファ１４に入力される。アドレス信号Ａｄｄは、入力バッファ１４からレジスタ回路７に入力される。
【０００９】
クロック信号ＣＫ０は、パッド１７に入力され、さらに、入力バッファ１３に入力される。クロック信号ＣＫ０は、バッファ１５からレジスタ回路７に入力される。
【００１０】
レジスタ回路７は、クロック信号ＣＫ０に同期して、アドレス信号Ａｄｄをデコーダ８に出力する。デコーダ８は、入力したアドレス信号Ａｄｄを、セルアレー９が処理可能なセル選択信号Ｓｅｌｅｃｔに変換し、セル選択信号Ｓｅｌｅｃｔをセルアレー９に出力する。デコーダ８において、アドレス信号Ａｄｄの入力から、セル選択信号Ｓｅｌｅｃｔの出力までに要する時間をデコーダ遅延時間Ｔ２とする。
【００１１】
セルアレー９は、入力したセル選択信号Ｓｅｌｅｃｔに基づいてメモリセルを選択し、選択したメモリセルのセルデータ信号Ｃｅｌｌ Ｄａｔａをセンスアンプ１０に出力する。セルアレー９において、セル選択信号Ｓｅｌｅｃｔの入力から、セルデータ信号Ｃｅｌｌ Ｄａｔａの出力までに要する時間をセルデータ伝搬時間Ｔ３とする。
【００１２】
一方、クロック信号ＣＫ０は、遅延時間制御回路２に入力される。遅延時間制御回路２は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から一定の遅延時間だけ遅延させたクロック遅延信号ＣＫｄをセンスアンプ１０に出力する。遅延時間制御回路２において、クロック信号ＣＫ０の入力から、クロック遅延信号ＣＫｄの出力までに要する時間をアンプ活性化コントロール所要時間Ｔ１とする。
【００１３】
遅延時間制御回路２は、遅延時間Ｔ１設定回路３と、遅延時間Ｔ１計測回路４と、遅延時間Ｔ２計測回路５と、遅延時間Ｔ３計測回路６を有している。遅延時間Ｔ１計測回路４は、アンプ活性化コントロール所要時間Ｔ１を、直接的、又は、間接的に計測する。間接的に計測するとは、半導体装置１のプロセスばらつきによる動作時間の変動が、アンプ活性化コントロール所要時間Ｔ１と同じ傾向を有するダミー回路を半導体装置１内に設けて、そのダミー回路の動作時間を計測することである。この場合、遅延時間Ｔ１計測回路４は、このダミー回路を有していてもよい。また、アンプ活性化コントロール所要時間Ｔ１を計測するとは、アンプ活性化コントロール所要時間Ｔ１の所定の設定値との大小関係を比較することであってもよい。
【００１４】
同様に、遅延時間Ｔ２計測回路５は、デコーダ遅延時間Ｔ２を、直接的、又は、間接的に計測する。遅延時間Ｔ３計測回路６は、セルデータ伝搬時間Ｔ３を、直接的、又は、間接的に計測する。
【００１５】
遅延時間Ｔ１設定回路３は、計測回路４乃至６で測定された遅延時間Ｔ１乃至Ｔ３に応じて増減した遅延時間だけクロック信号ＣＫ０から遅延させたクロック遅延信号ＣＫｄを、クロック信号ＣＫ０に同期して、センスアンプ１０に出力する。
【００１６】
センスアンプ１０は、入力したクロック遅延信号ＣＫｄに同期して、セルデータ信号Ｃｅｌｌ Ｄａｔａを検出し増幅する。遅延時間Ｔ１設定回路２によって遅延時間を増減させることでセルデータ信号Ｃｅｌｌ Ｄａｔａを検出するタイミングを変えることができる。増幅されたセルデータ信号Ｃｅｌｌ Ｄａｔａをデータ信号Ｄａｔａとしてレジスタ回路１１に出力する。
【００１７】
レジスタ回路１１は、バッファ１６によりクロック信号ＣＫ０から一定の遅延時間を有するクロック遅延信号に同期して、データ信号Ｄａｔａを出力バッファ１２に出力する。出力バッファ１２は、入力したデータ信号Ｄａｔａを、パッド１９に出力する。
【００１８】
また、半導体装置１の構成は、以下のように考えることができる。半導体装置１は、デコーダ８又はセルアレー９は、クロック信号ＣＫ０に同期して動作し、クロック信号ＣＫ０から遅延時間Ｔｄ（Ｔ２又はＴ３）を遅延させた出力信号Ｃｅｌｌ Ｄａｔａを出力する。遅延時間計測回路５又は６は、遅延時間Ｔｄと設定値との大小関係を計測する。遅延時間設定回路３は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から設定値に計測した大小関係を加味した遅延時間を遅延させたクロック遅延信号ＣＫｄを出力する。最後に、センスアンプ１０は、クロック遅延信号ＣＫｄに同期して、出力信号Ｃｅｌｌ Ｄａｔａに応じて動作する。
【００１９】
（遅延時間Ｔ１設定回路）
実施の形態に係る半導体装置１の遅延時間Ｔ１設定回路３は、図２（ａ）に示すように、クロック信号ＣＫ０を入力し、クロック信号ＣＫ０に同期して、信号ａ１乃至ａ３、ｂ１乃至ｂ３、ｃ１乃至ｃ３、ｄ１乃至ｄ３に応じた遅延時間をクロック信号ＣＫ０に対して持つクロック遅延信号ＣＫｄを出力する。多数決回路２１は、信号ａ１乃至ａ３の多数決により信号ａの出力を決定する。同様に、多数決回路２２乃至２４は、信号ｂ１乃至ｂ３、ｃ１乃至ｃ３、ｄ１乃至ｄ３の多数決により信号ｂ乃至ｄの出力を決定する。なお、図２（ａ）では、信号ａ乃至ｄの個数は４つであるが、遅延時間を微少な時間間隔で増減させる必要と、広範囲に渡って時間設定する必要がある場合は、信号ａ乃至ｄの個数を増やせばよい。
【００２０】
クロック信号ＣＫ０は、否定論理積ＮＡＮＤａ１、ＮＡＮＤｂ１、ＮＡＮＤｃ１、ＮＡＮＤｄ１と、インバータＩＮＶ１の入力端子に入力する。信号ａは、否定論理積ＮＡＮＤａ１の入力端子に入力する。否定論理積ＮＡＮＤａ１の出力は、否定論理積ＮＡＮＤａ２の入力端子に入力する。インバータＩＮＶ１の出力は、インバータＩＮＶ２に入力する。インバータＩＮＶ２の出力は、否定論理積ＮＡＮＤａ２の入力端子に入力する。否定論理積ＮＡＮＤａ２の出力は、インバータＩＮＶａに入力する。インバータＩＮＶａの出力は、否定論理積ＮＡＮＤｂ２の入力端子に入力する。
【００２１】
信号ｂは、否定論理積ＮＡＮＤｂ１の入力端子に入力する。否定論理積ＮＡＮＤｂ１の出力は、否定論理積ＮＡＮＤｂ２の入力端子に入力する。否定論理積ＮＡＮＤｂ２の出力は、インバータＩＮＶｂに入力する。インバータＩＮＶｂの出力は、否定論理積ＮＡＮＤｃ２の入力端子に入力する。信号ｃとｄに関しても信号ｂの場合と同様な論理回路に入力している。そして、インバータＩＮＶｄの出力が、クロック遅延信号ＣＫｄである。
【００２２】
図２（ｂ）に、信号ａ乃至ｄと、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄａ、Ｔｄｂ、Ｔｄｃ、Ｔｄｄの関係を示した。例えば、信号ａ乃至ｄが全て１である場合は、遅延時間Ｔ１設定回路３に、クロック信号ＣＫ０が入力されると、クロック遅延信号ＣＫｄとして、クロック遅延信号ＣＫｄｄが出力される。この場合の遅延時間は図３（ｂ）に示すように、遅延時間Ｔｄｄである。
【００２３】
同様に、信号ａ乃至ｃが１でｄが０の場合は、遅延時間Ｔｄｃが遅延時間Ｔｄｄより短いクロック遅延信号ＣＫｄｃが出力される。信号ａとｂが１で、信号ｃとｄが０の場合は、遅延時間Ｔｄｂが遅延時間Ｔｄｃより短いクロック遅延信号ＣＫｄｂが出力される。信号ａが１で、信号ｂ乃至ｄが０の場合は、遅延時間Ｔｄａが遅延時間Ｔｄｂより短いクロック遅延信号ＣＫｄａが出力される。このように、信号ａ乃至ｄに応じて遅延時間を増減することができる。
【００２４】
（遅延時間Ｔ１計測回路）
遅延時間Ｔ１計測回路４は、図３（ａ）に示すように、リングオシレータ２５と、カウンタ回路２８と、検値回路３１とを有する。遅延時間Ｔ１計測回路４は、信号Ｄ１００乃至Ｄ１１１を出力する。
【００２５】
リングオシレータ２５は、アンプ活性化コントロール所要時間Ｔ１を間接的に計測するための、いわゆるダミー回路である。半導体装置１のプロセスばらつきによる、リングオシレータ２５の発振特性の所定の回数の発振に要する時間の変動は、半導体装置１のプロセスばらつきによるアンプ活性化コントロール所要時間Ｔ１の変動と同じ傾向を有する。このリングオシレータ２５の発振特性の所定の時間における発振の回数を測定することにより、アンプ活性化コントロール所要時間Ｔ１の変動を推測することができる。リングオシレータ２５は、発振信号Ｆ１１をカウンター回路２８に出力する。
【００２６】
カウンター回路２８は、発振信号Ｆ１１を入力し、所定の時間のリングオシレータ２５の発振の回数をカウントする。このカウントした回数に対応する信号Ｇ１１乃至Ｇ１４を出力する。
【００２７】
検値回路３１は、信号Ｇ１１乃至Ｇ１４を入力し、リングオシレータ２５の発振の回数が、何回であるかを決定して信号Ｄ１００乃至Ｄ１１１を出力してもよい。また、発振の回数の所定の回数に対する大小関係を判定し出力してもよい。また、検値回路３１は、入力される信号Ｇ１１乃至Ｇ１４を、遅延時間Ｔ１設定回路３に入力される信号ａ１等の信号に変換して符号化する符号器であるとみなすこともできる。
【００２８】
遅延時間Ｔ２計測回路５は、図３（ｂ）に示すように、図３（ａ）の遅延時間Ｔ１計測回路４と同様な構造を有する。だだし、リングオシレータ２６は、デコーダ遅延時間Ｔ２を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。遅延時間Ｔ３計測回路６は、図３（ｃ）に示すように、図３（ａ）の遅延時間Ｔ１計測回路４と同様な構造を有する。だだし、リングオシレータ２７は、デコーダ遅延時間Ｔ３を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。
【００２９】
（リングオシレータ）
リングオシレータ２５は、図４（ａ）に示すように、発振信号Ｆ１１を出力する。発振信号Ｆ１１は、ｐ型ＭＯＳトランジスタｐＭＯＳ１１とｎ型ＭＯＳトランジスタｎＭＯＳ１１のゲート電極に入力する。ｐＭＯＳ１１とｎ型ＭＯＳトランジスタｎＭＯＳ１１は、インバータを構成する。ｐＭＯＳ１１のドレイン電極は電源電位ＶＤＤに電気的に接続される。ｐＭＯＳ１１のソース電極は、ｎＭＯＳ１１のドレイン電極と抵抗Ｒ１１の一端に電気的に接続される。ｎＭＯＳ１１のソース電極は、接地電位の電源電位ＶＳＳに電気的に接続される。抵抗Ｒ１１の他端はコンデンサーＣ１１の一端とｐＭＯＳ１２とｎＭＯＳ１２のゲート電極に電気的に接続する。コンデンサーＣ１１の他端は電源電位ＶＳＳに電気的に接続される。抵抗Ｒ１１は、抵抗素子に基づく抵抗である必要は無く、配線等によって生じる分布抵抗であってもよいし、半導体装置１の構造上生じる接触抵抗等であってもよい。また、コンデンサーＣ１１は、容量素子に基づくコンデンサーである必要は無く、配線等によって生じる配線間容量であってもよいし、ｐＭＯＳ１２とｎＭＯＳ１２の構造上生じるゲート電極の容量や半導体基板間容量であってもよい。そして、これらの抵抗と容量は、図１の遅延時間Ｔ１設定回路３の抵抗成分や容量成分と等しくなるように設定される。具体的には、遅延時間Ｔ１設定回路３とリングオシレータ２５とで、トランジスタｐＭＯＳとｎＭＯＳのサイズや構造を同じにし、配線においては、配線長と配線間隔を揃える。リングオシレータ２５をこのように構成することで、半導体装置１の製造プロセスのばらつきが生じた場合に、遅延時間Ｔ１の増減の傾向と同様の傾向を、リングオシレータ２５の発振信号Ｆ１１から得ることができる。なお、ｐＭＯＳ１２乃至ｐＭＯＳ１５の構造は、ｐＭＯＳ１１の構造と同じでよい。ｎＭＯＳ１２乃至ｎＭＯＳ１５の構造は、ｎＭＯＳ１１の構造と同じでよい。抵抗Ｒ１２乃至Ｒ１４の抵抗値も、抵抗Ｒ１１の抵抗値と同じでよい。コンデンサＣ１２乃至Ｃ１４の容量も、コンデンサＣ１１の容量と同じでよい。
【００３０】
リングオシレータ２６は、図４（ｂ）に示すように、図４（ａ）のリングオシレータ２５と同様な構造を有する。だだし、リングオシレータ２６は、デコーダ遅延時間Ｔ２を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。例えば、トランジスタｐＭＯＳ２１乃至ｐＭＯＳ２５とｎＭＯＳ２１乃至ｎＭＯＳ２５のサイズや構造をｐＭＯＳ１１やｎＭＯＳ１１のサイズや構造と違えたり、配線においては、配線長と配線間隔がリングオシレータ２６とリングオシレータ２５とでは異なる場合がある。このことにより、抵抗Ｒ２１乃至Ｒ２５の抵抗値と、コンデンサＣ２１乃至Ｃ２５の容量を設定する。リングオシレータ２７も、図４（ｃ）に示すように、図４（ａ）のリングオシレータ２５と同様な構造を有する。だだし、リングオシレータ２７は、セルデータ伝搬時間Ｔ３を計測可能なように、リングオシレータ２６と同様に、リングオシレータ２５とは異なった構造を有していてもよい。
【００３１】
（カウンタ回路）
カウンタ回路２８は、図５に示すように、発振信号Ｆ１１を入力し、信号Ｇ１１乃至Ｇ１４を出力する。発振信号Ｆ１１は、トグルフリップフロップ３４の入力端子Ｔに入力する。トグルフリップフロップ３４の出力端子Ｑから信号Ｇ１１が出力され、トグルフリップフロップ３５の入力端子Ｔに入力する。トグルフリップフロップ３５の出力端子Ｑから出力される信号の反転信号Ｇ１２が出力され、トグルフリップフロップ３６の入力端子Ｔに反転信号Ｇ１２の反転信号を入力する。トグルフリップフロップ３６の出力端子Ｑから出力される信号の反転信号Ｇ１３が出力され、トグルフリップフロップ３７の入力端子Ｔに反転信号Ｇ１３の反転信号を入力する。トグルフリップフロップ３７の出力端子Ｑから出力される信号の反転信号Ｇ１４が出力される。
【００３２】
なお、図３（ｂ）のカウンタ回路２９と図３（ｃ）のカウンタ回路３０は、図３（ａ）のカウンタ回路２８と同一の構造を有する。
【００３３】
（検値回路）
検値回路３１は、図６に示すように、信号Ｇ１１乃至Ｇ１４を入力し、信号Ｄ１００乃至Ｄ１１１を出力する。信号Ｇ１１は、インバータＩＮＶＧ１の入力端子に入力する。信号Ｇ１２は、インバータＩＮＶＧ２の入力端子に入力する。信号Ｇ１３は、インバータＩＮＶＧ３の入力端子に入力する。信号Ｇ１４は、インバータＩＮＶＧ４の入力端子に入力する。
【００３４】
信号Ｇ１１乃至Ｇ１４の否定信号が、否定論理積ＮＡＮＤ００に入力する。否定論理積ＮＡＮＤ００の出力が、インバータＩＮＶ００に入力され、インバータＩＮＶ００の出力がＤ１００となる。
【００３５】
信号Ｇ１１と信号Ｇ１２乃至Ｇ１４の否定信号が、否定論理積ＮＡＮＤ０１に入力する。否定論理積ＮＡＮＤ０１の出力が、インバータＩＮＶ０１に入力され、インバータＩＮＶ０１の出力がＤ１０１となる。
【００３６】
信号Ｇ１４と信号Ｇ１１乃至Ｇ１３の否定信号が、否定論理積ＮＡＮＤ０８に入力する。否定論理積ＮＡＮＤ０８の出力が、インバータＩＮＶ０８に入力され、インバータＩＮＶ０８の出力がＤ１０８となる。以下同様に、信号Ｄ１０９の場合は、信号Ｇ１１、Ｇ１４と、信号Ｇ１２、Ｇ１３の否定信号が、否定論理積ＮＡＮＤ０９に入力する。信号Ｄ１１０の場合は、信号Ｇ１２、Ｇ１４と、信号Ｇ１１、Ｇ１３の否定信号が、否定論理積ＮＡＮＤ１０に入力する。信号Ｄ１１１の場合は、信号Ｇ１１、Ｇ１２、Ｇ１４と、信号Ｇ１３の否定信号が、否定論理積ＮＡＮＤ１１に入力する。
【００３７】
この図６に示す回路を用いることにより可能となる図３（ａ）の遅延時間Ｔ１計測回路４と図１の遅延時間Ｔ１設定回路３の動作を説明する。まず、図７に示すように、クロック信号ＣＫ０により、カウンタ回路２８のカウントをスタートさせる。クロック信号ＣＫ０に基づいて、このスタートからの所定の時刻ＴＴを設定する。この設定により、スタートから時刻ＴＴまでの時間に、発生した発振信号Ｆ１１の発振回数をカウントできる。
【００３８】
リングオシレータ（発振器）２８は、半導体装置１の製造プロセスのばらつきを反映させるため、各々の内部回路のクリティカルパスで使用されるゲート（Ｇａｔｅ）長やゲート絶縁膜厚（Ｔｏｘ）やしきい値を揃えたＭＯＳトランジスタ、その他、ＦａｎＯｕｔ、インバータ間を接続する寄生ＣＲを揃えた配線などで構成されている。リングオシレータ２８は、奇数段のインバータで構成され、半導体装置１の製造プロセスのばらつきを加味すると、半導体装置１毎に固有であり一定である周波数で発信し、発振信号Ｆ１１を出力する。インバータの段数は、対応するクリティカルパスである遅延時間Ｔ１設定回路に応じて、カウンタ回路２８と検値回路３１の規模も含めて、遅延時間Ｔ１計測回路の規模が小さくなるように決めればよい。
【００３９】
こうして、定められた一定時間に何回振動するかをカウントできる。カウンタ回路２８においてカウントした振動数を、検値回路３１で検出することができる。さらに、検値回路３１では、遅延時間Ｔ１設定回路３と共に、遅延時間Ｔ１設定回路３の図２（ｂ）に示す遅延（Ｄｅｌａｙ）段数の調整により、遅延時間Ｔ１の最適化とクロック遅延信号ＣＫｄの発生のタイミングの最適化を図る。
【００４０】
例えば、図７に示すように、半導体装置１がターゲットプロセスで製造された場合に、スタートから時刻ＴＴまでの時間（例えば１０ｎｓ）に、発振信号Ｆ１１は１０回発振する。この１０回発振する場合は、時刻ＴＴにおいて、カウンタ回路２８は、信号Ｇ１１として０を、信号Ｇ１２として１を、信号Ｇ１３として０を、信号Ｇ１４として１を出力する。信号Ｇ１１乃至Ｇ１４の出力により、検値回路３１では、信号Ｄ１１０のみで１を出力する。検値回路３１は、信号Ｄ１１０が時刻ＴＴにおいて１であることを検値する。この検値により、発振信号Ｆ１１が１０回発振し、遅延時間Ｔ１が最適化されていると、検値回路３１は判断できる。
【００４１】
一方、半導体装置１のプロセスのばらつきにより、リングオシレータ２５のトランジスタＰＭＯＳ１１等のゲート（Ｇａｔｅ）長が長くなった場合は、スタートから時刻ＴＴまでの発振信号Ｆ１１１の発振回数は８回であった。検値回路３１では、信号Ｄ１０８のみで１を出力する。検値回路３１は、信号Ｄ１０８が時刻ＴＴにおいて１であることを検値する。この検値により、発振信号Ｆ１１が８回発振し、発振２回分に相当する遅れが、遅延時間Ｔ１設定回路３でも発生していると、検値回路３１は判断できる。そこで、検値回路３１は、遅延時間Ｔ１設定回路３の遅延段数を図２（ｂ）に準じて削減する。この削減により、遅延時間Ｔ１が半導体装置１毎に最適化できる。
【００４２】
実際には幾つかの信号ＣＫｄ、ＣｅｌｌＤａｔａ間での相対関係でセンスアンプ１０等の半導体装置１内部のコントロールを行う。このため、リングオシレータを、半導体装置１の回路の中でプロセスのばらつきにより遅延時間の変動しやすい回路（デコーダ８、セルアレー９）毎に設けることが有効である。すなわち、それらのカウンタ数の増減の相対関係から遅延時間を設定することにより、精度の高い遅延時間Ｔ１の最適化が可能になる。
【００４３】
従って、半導体装置１は、次のような構成であると考えることもできる。 半導体装置１は、一定時間発振する発振回路であるリングオシレータ２７を有する。カウンタ回路３０は、発振回路２７の一定時間の発振回数をカウントする。遅延時間設定回路３は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から発振回数に応じた遅延時間Ｔ１を遅延させたクロック遅延信号ＣＫｄを出力する。第１回路となるセルアレー９は、クロック信号ＣＫ０に同期して動作し、出力信号Ｃｅｌｌ Ｄａｔａを出力する。第２回路となるセンスアンプ１０は、クロック遅延信号ＣＫｄに同期して、出力信号Ｃｅｌｌ Ｄａｔａに応じて動作する。
【００４４】
次に、検値回路３１乃至３３によって遅延時間Ｔ１設定回路３の遅延段数を図２（ｂ）に準じて削減する方法を説明する。まず、検値回路３１等から、新たに信号Ｈ１００乃至Ｈ１１１等を出力させる。検値回路３１等に、入力される信号Ｇ１１乃至Ｇ１４等に対して、信号Ｈ１００乃至Ｈ１１１等は、図８に示すような真理値表の関係で出力される。
【００４５】
次に、検値回路３１から出力された信号Ｈ１００乃至Ｈ１１１が遅延時間Ｔ１設定回路３へ出力する。図９に示すように、信号Ｈ１０１の否定を、図２（ａ）の信号ｄ１として出力する。同様に、信号Ｈ１０２の否定を信号ｃ１として出力する。信号Ｈ１０３の否定を信号ｂ１として出力する。信号Ｈ１０４の否定を信号ａ１として出力する。このことにより、検値回路３１は、カウンタ回路２８のカウント数が８乃至１１であれば、図２（ｂ）に示す遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。例えば、１０回のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数であるとする。この場合、遅延時間Ｔ１は遅延時間Ｔｄｃであることが可能である。ターゲットプロセスで製造されていない場合、カウント数が８回であると、遅延時間Ｔ１は、遅延時間Ｔｄｃより短い遅延時間Ｔｄａであることが可能である。このような処理により、半導体装置個々の最適な遅延時間Ｔ１を設定することができる。この処理の説明から、遅延時間の制御範囲を決定する窓４１をこの処理の過程で設定していると考えることができる。いったん設定されれば、不要な信号Ｈ１００等は、半導体装置１に組み込む必要はない。
【００４６】
同様に、検値回路３２から出力された信号Ｈ２００乃至Ｈ２１１が遅延時間Ｔ１設定回路３へ出力する。信号Ｈ２０４を信号ａ２として出力する。信号Ｈ２０５を信号ｂ２として出力する。信号Ｈ２０６を信号ｃ２として出力する。信号Ｈ２０７を信号ｄ２として出力する。このことにより、検値回路３２は、カウンタ回路２９のカウント数が４乃至７であれば、遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。
【００４７】
検値回路３３から出力された信号Ｈ３００乃至Ｈ３１１が遅延時間Ｔ１設定回路３へ出力する。信号Ｈ３０６を信号ａ３として出力する。信号Ｈ３０７を信号ｂ３として出力する。信号Ｈ３０８を信号ｃ３として出力する。信号Ｈ３０９を信号ｄ３として出力する。このことにより、検値回路３３は、カウンタ回路３０のカウント数が２乃至５であれば、遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。
【００４８】
以上をまとめて、図１の遅延時間制御回路２の動作について図１０に示すように定性的に説明する。
【００４９】
リングオシレータ２５の発振信号Ｆ１１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より少ない場合は、計測対象の回路である遅延時間Ｔ１設定回路３の動作速度は遅くなっています。この時、図１１に示すように、ターゲットプロセスで製造された場合の遅延時間Ｔｄ１より、遅延時間Ｔｄ３（Ｔ１）は大きくなっています。そこで、クロック遅延信号ＣＫｄ１のクロック信号ＣＫ０に対する遅延時間Ｔｄ３（Ｔ１）を減らします。このことにより、センスアンプ１０のセンスの時刻がセンスＳｅｎｃｅ３から、センスＳｅｎｃｅ１となり、セルデータ信号ＣｅｌｌＤａｔａの読み出し時間が短縮できます。
【００５０】
逆に、リングオシレータ２５の発振信号Ｆ１１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より多い場合は、図１０に示すように、遅延時間Ｔ１設定回路３の動作速度は速くなっています。この時、図１１に示すように、遅延時間Ｔｄ２（Ｔ１）は小さくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ２（Ｔ１）を増やします。このことにより、センスアンプ１０のセンスの時刻がセンスＳｅｎｃｅ２から、センスＳｅｎｃｅ１となり、セルデータ信号ＣｅｌｌＤａｔａの１か０によって生じる電位差を電位差ΔＶ２から電位差ΔＶ１に大きくできます。
【００５１】
同様に、リングオシレータ２６、２７の発振信号Ｆ２１、Ｆ３１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より少ない場合は、図１０に示すように、計測対象の回路であるデコーダ８、セルアレー１０の動作速度は遅くなっています。ターゲットプロセスで製造された半導体装置１のセル選択信号Ｓｅｌｅｃｔ１とセルデータ信号ＣｅｌｌＤａｔａ１に比べて、セル選択信号Ｓｅｌｅｃｔ３とセルデータ信号ＣｅｌｌＤａｔａ３は遅く出力されています。この時、遅延時間Ｔ２、Ｔ３は大きくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ３（Ｔ１）を増やします。このことにより、電位差ΔＶ３を大きくできます。
【００５２】
逆に、リングオシレータ２６、２７の発振信号Ｆ２１、Ｆ３１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より多い場合は、図１０に示すように、デコーダ８、セルアレー１０の動作速度は速くなっています。ターゲットプロセスで製造された半導体装置１のセル選択信号Ｓｅｌｅｃｔ１とセルデータ信号ＣｅｌｌＤａｔａ１に比べて、セル選択信号Ｓｅｌｅｃｔ２とセルデータ信号ＣｅｌｌＤａｔａ２は遅く出力されています。この時、遅延時間Ｔ２、Ｔ３は小さくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ２（Ｔ１）を減らします。このことにより、セルデータ信号ＣｅｌｌＤａｔａ２の読み出し時間が短縮できます。
【００５３】
実施の形態では、センスアンプ７のセンスのタイミングについて述べたが、同期ＲＡＭにおいては、様々なところにこの遅延時間制御回路２は利用できる。例えば、書き込みのタイミングにも利用することができる。また、ＦＱのタイミング、メモリセル活性化のタイミング、書き込みのタイミング、リカバリーのタイミングなどの様々なタイミングの最適化に遅延時間制御回路２は利用できる。
【００５４】
【発明の効果】
以上述べたように、本発明によれば、同期をとるために内部回路にクロック信号を入力する最適なタイミングを設定できる半導体装置 を提供できる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の構成図である。
【図２】実施の形態に係る遅延時間制御回路の遅延時間設定回路の構成図と入出力信号の関係を表す表である。
【図３】実施の形態に係る遅延時間制御回路の遅延時間計測回路の構成図である。
【図４】実施の形態に係る遅延時間制御回路の遅延時間計測回路のリングオシレータの模式的な構成図である。
【図５】実施の形態に係る遅延時間制御回路の遅延時間計測回路のカウンタ回路の構成図である。
【図６】実施の形態に係る遅延時間制御回路の遅延時間計測回路の検値回路の一部の構成図である。
【図７】実施の形態に係る遅延時間制御回路の遅延時間計測回路の入出力信号の関係を表すタイミングチャートである。
【図８】実施の形態に係る遅延時間制御回路の遅延時間計測回路の検値回路の真理値表である。
【図９】実施の形態に係る遅延時間制御回路の遅延時間計測回路と遅延時間計測回路の入出力信号の入出力関係を表す表である。
【図１０】実施の形態に係る半導体装置の動作を説明するための表である。
【図１１】実施の形態に係る半導体装置の動作を説明するためのタイミングチャート（その１）である。
【図１２】実施の形態に係る半導体装置の動作を説明するためのタイミングチャート（その２）である。
【符号の説明】
１ 半導体装置
２ 遅延時間制御回路
３ 遅延時間設定回路
４ 遅延時間Ｔ１計測回路
５ 遅延時間Ｔ２計測回路
６ 遅延時間Ｔ３計測回路
７ レジスタ回路
８ デコーダ
９ セルアレー
１０ センスアンプ
１１ レジスタ回路
１２ 出力バッファ
１３、１４ 入力バッファ
１５、１６ バッファ
１７乃至１９ パッド
２１乃至２４ 多数決回路
２５乃至２７ リングオシレータ
２８乃至３０ カウンタ回路
３１乃至３３ 検値回路
３４乃至３７ トグルフリップ・フロップ
３８ 検値回路
４１乃至４３ 遅延時間の制御範囲を決定する窓
【発明の属する技術分野】
本発明は、同期式の半導体装置に関する。さらに、同期をとるためにクロック信号を入力するタイミングのコントロールに関する。
【０００２】
【従来の技術】
高速動作させる同期式の半導体装置では、顧客要求の仕様により製造工程がターゲットプロセスとして決定される。そして、ターゲットプロセスがばらついても、その仕様の評価条件のエリア内では動作保証される。この動作保証の為には、半導体装置の内部回路間の動作のタイミングを設定する。しかし、ばらつきの動作保証の為に、このタイミングは発生しうる最も遅いタイミングに設定する。このことにより、半導体装置が本来出せる高速動作の性能が犠牲になる場合がある。
【０００３】
これは、半導体装置の製造プロセスの製造条件のばらつきによって、設定された最適なタイミングが、個々の半導体装置においては最適なタイミングではないからである。
【０００４】
【発明が解決しようとする課題】
本発明は上記の問題に鑑みて為されたものであり、 その目的とするところは、同期をとるために内部回路にクロック信号を入力する最適なタイミングを設定できる半導体装置 を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、
クロック信号に同期して動作し、このクロック信号から遅延時間を遅延させた出力信号を出力する第１回路と、
この遅延時間と設定値との大小関係を計測する遅延時間計測回路と、
クロック信号に同期して、クロック信号からその設定値に計測された大小関係を加味した遅延時間を遅延させたクロック遅延信号を出力する遅延時間設定回路と、
このクロック遅延信号に同期して、出力信号に応じて動作する第２回路 とを有する半導体装置にある。
【０００６】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【０００７】
（半導体装置）
実施の形態に係る半導体装置１を、図１に示すような、スタティックランダムアクセスメモリ（SRAM）を例にとり説明する。ただし、同期式のメモリであれば、このＳＲＡＭに限らず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や、フラッシュメモリ等の不揮発性メモリでもよい。すなわち、メモリのセル構造・機構としては、任意の構造・機構が半導体装置１に適用可能である。セルアレー９に記録されたセルデータ信号ＣｅｌｌＤａｔａを読み出す場合について説明する。
【０００８】
アドレス信号Ａｄｄは、パッド１８に入力され、さらに、入力バッファ１４に入力される。アドレス信号Ａｄｄは、入力バッファ１４からレジスタ回路７に入力される。
【０００９】
クロック信号ＣＫ０は、パッド１７に入力され、さらに、入力バッファ１３に入力される。クロック信号ＣＫ０は、バッファ１５からレジスタ回路７に入力される。
【００１０】
レジスタ回路７は、クロック信号ＣＫ０に同期して、アドレス信号Ａｄｄをデコーダ８に出力する。デコーダ８は、入力したアドレス信号Ａｄｄを、セルアレー９が処理可能なセル選択信号Ｓｅｌｅｃｔに変換し、セル選択信号Ｓｅｌｅｃｔをセルアレー９に出力する。デコーダ８において、アドレス信号Ａｄｄの入力から、セル選択信号Ｓｅｌｅｃｔの出力までに要する時間をデコーダ遅延時間Ｔ２とする。
【００１１】
セルアレー９は、入力したセル選択信号Ｓｅｌｅｃｔに基づいてメモリセルを選択し、選択したメモリセルのセルデータ信号Ｃｅｌｌ Ｄａｔａをセンスアンプ１０に出力する。セルアレー９において、セル選択信号Ｓｅｌｅｃｔの入力から、セルデータ信号Ｃｅｌｌ Ｄａｔａの出力までに要する時間をセルデータ伝搬時間Ｔ３とする。
【００１２】
一方、クロック信号ＣＫ０は、遅延時間制御回路２に入力される。遅延時間制御回路２は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から一定の遅延時間だけ遅延させたクロック遅延信号ＣＫｄをセンスアンプ１０に出力する。遅延時間制御回路２において、クロック信号ＣＫ０の入力から、クロック遅延信号ＣＫｄの出力までに要する時間をアンプ活性化コントロール所要時間Ｔ１とする。
【００１３】
遅延時間制御回路２は、遅延時間Ｔ１設定回路３と、遅延時間Ｔ１計測回路４と、遅延時間Ｔ２計測回路５と、遅延時間Ｔ３計測回路６を有している。遅延時間Ｔ１計測回路４は、アンプ活性化コントロール所要時間Ｔ１を、直接的、又は、間接的に計測する。間接的に計測するとは、半導体装置１のプロセスばらつきによる動作時間の変動が、アンプ活性化コントロール所要時間Ｔ１と同じ傾向を有するダミー回路を半導体装置１内に設けて、そのダミー回路の動作時間を計測することである。この場合、遅延時間Ｔ１計測回路４は、このダミー回路を有していてもよい。また、アンプ活性化コントロール所要時間Ｔ１を計測するとは、アンプ活性化コントロール所要時間Ｔ１の所定の設定値との大小関係を比較することであってもよい。
【００１４】
同様に、遅延時間Ｔ２計測回路５は、デコーダ遅延時間Ｔ２を、直接的、又は、間接的に計測する。遅延時間Ｔ３計測回路６は、セルデータ伝搬時間Ｔ３を、直接的、又は、間接的に計測する。
【００１５】
遅延時間Ｔ１設定回路３は、計測回路４乃至６で測定された遅延時間Ｔ１乃至Ｔ３に応じて増減した遅延時間だけクロック信号ＣＫ０から遅延させたクロック遅延信号ＣＫｄを、クロック信号ＣＫ０に同期して、センスアンプ１０に出力する。
【００１６】
センスアンプ１０は、入力したクロック遅延信号ＣＫｄに同期して、セルデータ信号Ｃｅｌｌ Ｄａｔａを検出し増幅する。遅延時間Ｔ１設定回路２によって遅延時間を増減させることでセルデータ信号Ｃｅｌｌ Ｄａｔａを検出するタイミングを変えることができる。増幅されたセルデータ信号Ｃｅｌｌ Ｄａｔａをデータ信号Ｄａｔａとしてレジスタ回路１１に出力する。
【００１７】
レジスタ回路１１は、バッファ１６によりクロック信号ＣＫ０から一定の遅延時間を有するクロック遅延信号に同期して、データ信号Ｄａｔａを出力バッファ１２に出力する。出力バッファ１２は、入力したデータ信号Ｄａｔａを、パッド１９に出力する。
【００１８】
また、半導体装置１の構成は、以下のように考えることができる。半導体装置１は、デコーダ８又はセルアレー９は、クロック信号ＣＫ０に同期して動作し、クロック信号ＣＫ０から遅延時間Ｔｄ（Ｔ２又はＴ３）を遅延させた出力信号Ｃｅｌｌ Ｄａｔａを出力する。遅延時間計測回路５又は６は、遅延時間Ｔｄと設定値との大小関係を計測する。遅延時間設定回路３は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から設定値に計測した大小関係を加味した遅延時間を遅延させたクロック遅延信号ＣＫｄを出力する。最後に、センスアンプ１０は、クロック遅延信号ＣＫｄに同期して、出力信号Ｃｅｌｌ Ｄａｔａに応じて動作する。
【００１９】
（遅延時間Ｔ１設定回路）
実施の形態に係る半導体装置１の遅延時間Ｔ１設定回路３は、図２（ａ）に示すように、クロック信号ＣＫ０を入力し、クロック信号ＣＫ０に同期して、信号ａ１乃至ａ３、ｂ１乃至ｂ３、ｃ１乃至ｃ３、ｄ１乃至ｄ３に応じた遅延時間をクロック信号ＣＫ０に対して持つクロック遅延信号ＣＫｄを出力する。多数決回路２１は、信号ａ１乃至ａ３の多数決により信号ａの出力を決定する。同様に、多数決回路２２乃至２４は、信号ｂ１乃至ｂ３、ｃ１乃至ｃ３、ｄ１乃至ｄ３の多数決により信号ｂ乃至ｄの出力を決定する。なお、図２（ａ）では、信号ａ乃至ｄの個数は４つであるが、遅延時間を微少な時間間隔で増減させる必要と、広範囲に渡って時間設定する必要がある場合は、信号ａ乃至ｄの個数を増やせばよい。
【００２０】
クロック信号ＣＫ０は、否定論理積ＮＡＮＤａ１、ＮＡＮＤｂ１、ＮＡＮＤｃ１、ＮＡＮＤｄ１と、インバータＩＮＶ１の入力端子に入力する。信号ａは、否定論理積ＮＡＮＤａ１の入力端子に入力する。否定論理積ＮＡＮＤａ１の出力は、否定論理積ＮＡＮＤａ２の入力端子に入力する。インバータＩＮＶ１の出力は、インバータＩＮＶ２に入力する。インバータＩＮＶ２の出力は、否定論理積ＮＡＮＤａ２の入力端子に入力する。否定論理積ＮＡＮＤａ２の出力は、インバータＩＮＶａに入力する。インバータＩＮＶａの出力は、否定論理積ＮＡＮＤｂ２の入力端子に入力する。
【００２１】
信号ｂは、否定論理積ＮＡＮＤｂ１の入力端子に入力する。否定論理積ＮＡＮＤｂ１の出力は、否定論理積ＮＡＮＤｂ２の入力端子に入力する。否定論理積ＮＡＮＤｂ２の出力は、インバータＩＮＶｂに入力する。インバータＩＮＶｂの出力は、否定論理積ＮＡＮＤｃ２の入力端子に入力する。信号ｃとｄに関しても信号ｂの場合と同様な論理回路に入力している。そして、インバータＩＮＶｄの出力が、クロック遅延信号ＣＫｄである。
【００２２】
図２（ｂ）に、信号ａ乃至ｄと、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄａ、Ｔｄｂ、Ｔｄｃ、Ｔｄｄの関係を示した。例えば、信号ａ乃至ｄが全て１である場合は、遅延時間Ｔ１設定回路３に、クロック信号ＣＫ０が入力されると、クロック遅延信号ＣＫｄとして、クロック遅延信号ＣＫｄｄが出力される。この場合の遅延時間は図３（ｂ）に示すように、遅延時間Ｔｄｄである。
【００２３】
同様に、信号ａ乃至ｃが１でｄが０の場合は、遅延時間Ｔｄｃが遅延時間Ｔｄｄより短いクロック遅延信号ＣＫｄｃが出力される。信号ａとｂが１で、信号ｃとｄが０の場合は、遅延時間Ｔｄｂが遅延時間Ｔｄｃより短いクロック遅延信号ＣＫｄｂが出力される。信号ａが１で、信号ｂ乃至ｄが０の場合は、遅延時間Ｔｄａが遅延時間Ｔｄｂより短いクロック遅延信号ＣＫｄａが出力される。このように、信号ａ乃至ｄに応じて遅延時間を増減することができる。
【００２４】
（遅延時間Ｔ１計測回路）
遅延時間Ｔ１計測回路４は、図３（ａ）に示すように、リングオシレータ２５と、カウンタ回路２８と、検値回路３１とを有する。遅延時間Ｔ１計測回路４は、信号Ｄ１００乃至Ｄ１１１を出力する。
【００２５】
リングオシレータ２５は、アンプ活性化コントロール所要時間Ｔ１を間接的に計測するための、いわゆるダミー回路である。半導体装置１のプロセスばらつきによる、リングオシレータ２５の発振特性の所定の回数の発振に要する時間の変動は、半導体装置１のプロセスばらつきによるアンプ活性化コントロール所要時間Ｔ１の変動と同じ傾向を有する。このリングオシレータ２５の発振特性の所定の時間における発振の回数を測定することにより、アンプ活性化コントロール所要時間Ｔ１の変動を推測することができる。リングオシレータ２５は、発振信号Ｆ１１をカウンター回路２８に出力する。
【００２６】
カウンター回路２８は、発振信号Ｆ１１を入力し、所定の時間のリングオシレータ２５の発振の回数をカウントする。このカウントした回数に対応する信号Ｇ１１乃至Ｇ１４を出力する。
【００２７】
検値回路３１は、信号Ｇ１１乃至Ｇ１４を入力し、リングオシレータ２５の発振の回数が、何回であるかを決定して信号Ｄ１００乃至Ｄ１１１を出力してもよい。また、発振の回数の所定の回数に対する大小関係を判定し出力してもよい。また、検値回路３１は、入力される信号Ｇ１１乃至Ｇ１４を、遅延時間Ｔ１設定回路３に入力される信号ａ１等の信号に変換して符号化する符号器であるとみなすこともできる。
【００２８】
遅延時間Ｔ２計測回路５は、図３（ｂ）に示すように、図３（ａ）の遅延時間Ｔ１計測回路４と同様な構造を有する。だだし、リングオシレータ２６は、デコーダ遅延時間Ｔ２を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。遅延時間Ｔ３計測回路６は、図３（ｃ）に示すように、図３（ａ）の遅延時間Ｔ１計測回路４と同様な構造を有する。だだし、リングオシレータ２７は、デコーダ遅延時間Ｔ３を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。
【００２９】
（リングオシレータ）
リングオシレータ２５は、図４（ａ）に示すように、発振信号Ｆ１１を出力する。発振信号Ｆ１１は、ｐ型ＭＯＳトランジスタｐＭＯＳ１１とｎ型ＭＯＳトランジスタｎＭＯＳ１１のゲート電極に入力する。ｐＭＯＳ１１とｎ型ＭＯＳトランジスタｎＭＯＳ１１は、インバータを構成する。ｐＭＯＳ１１のドレイン電極は電源電位ＶＤＤに電気的に接続される。ｐＭＯＳ１１のソース電極は、ｎＭＯＳ１１のドレイン電極と抵抗Ｒ１１の一端に電気的に接続される。ｎＭＯＳ１１のソース電極は、接地電位の電源電位ＶＳＳに電気的に接続される。抵抗Ｒ１１の他端はコンデンサーＣ１１の一端とｐＭＯＳ１２とｎＭＯＳ１２のゲート電極に電気的に接続する。コンデンサーＣ１１の他端は電源電位ＶＳＳに電気的に接続される。抵抗Ｒ１１は、抵抗素子に基づく抵抗である必要は無く、配線等によって生じる分布抵抗であってもよいし、半導体装置１の構造上生じる接触抵抗等であってもよい。また、コンデンサーＣ１１は、容量素子に基づくコンデンサーである必要は無く、配線等によって生じる配線間容量であってもよいし、ｐＭＯＳ１２とｎＭＯＳ１２の構造上生じるゲート電極の容量や半導体基板間容量であってもよい。そして、これらの抵抗と容量は、図１の遅延時間Ｔ１設定回路３の抵抗成分や容量成分と等しくなるように設定される。具体的には、遅延時間Ｔ１設定回路３とリングオシレータ２５とで、トランジスタｐＭＯＳとｎＭＯＳのサイズや構造を同じにし、配線においては、配線長と配線間隔を揃える。リングオシレータ２５をこのように構成することで、半導体装置１の製造プロセスのばらつきが生じた場合に、遅延時間Ｔ１の増減の傾向と同様の傾向を、リングオシレータ２５の発振信号Ｆ１１から得ることができる。なお、ｐＭＯＳ１２乃至ｐＭＯＳ１５の構造は、ｐＭＯＳ１１の構造と同じでよい。ｎＭＯＳ１２乃至ｎＭＯＳ１５の構造は、ｎＭＯＳ１１の構造と同じでよい。抵抗Ｒ１２乃至Ｒ１４の抵抗値も、抵抗Ｒ１１の抵抗値と同じでよい。コンデンサＣ１２乃至Ｃ１４の容量も、コンデンサＣ１１の容量と同じでよい。
【００３０】
リングオシレータ２６は、図４（ｂ）に示すように、図４（ａ）のリングオシレータ２５と同様な構造を有する。だだし、リングオシレータ２６は、デコーダ遅延時間Ｔ２を計測可能なように、リングオシレータ２５とは異なった構造を有していてもよい。例えば、トランジスタｐＭＯＳ２１乃至ｐＭＯＳ２５とｎＭＯＳ２１乃至ｎＭＯＳ２５のサイズや構造をｐＭＯＳ１１やｎＭＯＳ１１のサイズや構造と違えたり、配線においては、配線長と配線間隔がリングオシレータ２６とリングオシレータ２５とでは異なる場合がある。このことにより、抵抗Ｒ２１乃至Ｒ２５の抵抗値と、コンデンサＣ２１乃至Ｃ２５の容量を設定する。リングオシレータ２７も、図４（ｃ）に示すように、図４（ａ）のリングオシレータ２５と同様な構造を有する。だだし、リングオシレータ２７は、セルデータ伝搬時間Ｔ３を計測可能なように、リングオシレータ２６と同様に、リングオシレータ２５とは異なった構造を有していてもよい。
【００３１】
（カウンタ回路）
カウンタ回路２８は、図５に示すように、発振信号Ｆ１１を入力し、信号Ｇ１１乃至Ｇ１４を出力する。発振信号Ｆ１１は、トグルフリップフロップ３４の入力端子Ｔに入力する。トグルフリップフロップ３４の出力端子Ｑから信号Ｇ１１が出力され、トグルフリップフロップ３５の入力端子Ｔに入力する。トグルフリップフロップ３５の出力端子Ｑから出力される信号の反転信号Ｇ１２が出力され、トグルフリップフロップ３６の入力端子Ｔに反転信号Ｇ１２の反転信号を入力する。トグルフリップフロップ３６の出力端子Ｑから出力される信号の反転信号Ｇ１３が出力され、トグルフリップフロップ３７の入力端子Ｔに反転信号Ｇ１３の反転信号を入力する。トグルフリップフロップ３７の出力端子Ｑから出力される信号の反転信号Ｇ１４が出力される。
【００３２】
なお、図３（ｂ）のカウンタ回路２９と図３（ｃ）のカウンタ回路３０は、図３（ａ）のカウンタ回路２８と同一の構造を有する。
【００３３】
（検値回路）
検値回路３１は、図６に示すように、信号Ｇ１１乃至Ｇ１４を入力し、信号Ｄ１００乃至Ｄ１１１を出力する。信号Ｇ１１は、インバータＩＮＶＧ１の入力端子に入力する。信号Ｇ１２は、インバータＩＮＶＧ２の入力端子に入力する。信号Ｇ１３は、インバータＩＮＶＧ３の入力端子に入力する。信号Ｇ１４は、インバータＩＮＶＧ４の入力端子に入力する。
【００３４】
信号Ｇ１１乃至Ｇ１４の否定信号が、否定論理積ＮＡＮＤ００に入力する。否定論理積ＮＡＮＤ００の出力が、インバータＩＮＶ００に入力され、インバータＩＮＶ００の出力がＤ１００となる。
【００３５】
信号Ｇ１１と信号Ｇ１２乃至Ｇ１４の否定信号が、否定論理積ＮＡＮＤ０１に入力する。否定論理積ＮＡＮＤ０１の出力が、インバータＩＮＶ０１に入力され、インバータＩＮＶ０１の出力がＤ１０１となる。
【００３６】
信号Ｇ１４と信号Ｇ１１乃至Ｇ１３の否定信号が、否定論理積ＮＡＮＤ０８に入力する。否定論理積ＮＡＮＤ０８の出力が、インバータＩＮＶ０８に入力され、インバータＩＮＶ０８の出力がＤ１０８となる。以下同様に、信号Ｄ１０９の場合は、信号Ｇ１１、Ｇ１４と、信号Ｇ１２、Ｇ１３の否定信号が、否定論理積ＮＡＮＤ０９に入力する。信号Ｄ１１０の場合は、信号Ｇ１２、Ｇ１４と、信号Ｇ１１、Ｇ１３の否定信号が、否定論理積ＮＡＮＤ１０に入力する。信号Ｄ１１１の場合は、信号Ｇ１１、Ｇ１２、Ｇ１４と、信号Ｇ１３の否定信号が、否定論理積ＮＡＮＤ１１に入力する。
【００３７】
この図６に示す回路を用いることにより可能となる図３（ａ）の遅延時間Ｔ１計測回路４と図１の遅延時間Ｔ１設定回路３の動作を説明する。まず、図７に示すように、クロック信号ＣＫ０により、カウンタ回路２８のカウントをスタートさせる。クロック信号ＣＫ０に基づいて、このスタートからの所定の時刻ＴＴを設定する。この設定により、スタートから時刻ＴＴまでの時間に、発生した発振信号Ｆ１１の発振回数をカウントできる。
【００３８】
リングオシレータ（発振器）２８は、半導体装置１の製造プロセスのばらつきを反映させるため、各々の内部回路のクリティカルパスで使用されるゲート（Ｇａｔｅ）長やゲート絶縁膜厚（Ｔｏｘ）やしきい値を揃えたＭＯＳトランジスタ、その他、ＦａｎＯｕｔ、インバータ間を接続する寄生ＣＲを揃えた配線などで構成されている。リングオシレータ２８は、奇数段のインバータで構成され、半導体装置１の製造プロセスのばらつきを加味すると、半導体装置１毎に固有であり一定である周波数で発信し、発振信号Ｆ１１を出力する。インバータの段数は、対応するクリティカルパスである遅延時間Ｔ１設定回路に応じて、カウンタ回路２８と検値回路３１の規模も含めて、遅延時間Ｔ１計測回路の規模が小さくなるように決めればよい。
【００３９】
こうして、定められた一定時間に何回振動するかをカウントできる。カウンタ回路２８においてカウントした振動数を、検値回路３１で検出することができる。さらに、検値回路３１では、遅延時間Ｔ１設定回路３と共に、遅延時間Ｔ１設定回路３の図２（ｂ）に示す遅延（Ｄｅｌａｙ）段数の調整により、遅延時間Ｔ１の最適化とクロック遅延信号ＣＫｄの発生のタイミングの最適化を図る。
【００４０】
例えば、図７に示すように、半導体装置１がターゲットプロセスで製造された場合に、スタートから時刻ＴＴまでの時間（例えば１０ｎｓ）に、発振信号Ｆ１１は１０回発振する。この１０回発振する場合は、時刻ＴＴにおいて、カウンタ回路２８は、信号Ｇ１１として０を、信号Ｇ１２として１を、信号Ｇ１３として０を、信号Ｇ１４として１を出力する。信号Ｇ１１乃至Ｇ１４の出力により、検値回路３１では、信号Ｄ１１０のみで１を出力する。検値回路３１は、信号Ｄ１１０が時刻ＴＴにおいて１であることを検値する。この検値により、発振信号Ｆ１１が１０回発振し、遅延時間Ｔ１が最適化されていると、検値回路３１は判断できる。
【００４１】
一方、半導体装置１のプロセスのばらつきにより、リングオシレータ２５のトランジスタＰＭＯＳ１１等のゲート（Ｇａｔｅ）長が長くなった場合は、スタートから時刻ＴＴまでの発振信号Ｆ１１１の発振回数は８回であった。検値回路３１では、信号Ｄ１０８のみで１を出力する。検値回路３１は、信号Ｄ１０８が時刻ＴＴにおいて１であることを検値する。この検値により、発振信号Ｆ１１が８回発振し、発振２回分に相当する遅れが、遅延時間Ｔ１設定回路３でも発生していると、検値回路３１は判断できる。そこで、検値回路３１は、遅延時間Ｔ１設定回路３の遅延段数を図２（ｂ）に準じて削減する。この削減により、遅延時間Ｔ１が半導体装置１毎に最適化できる。
【００４２】
実際には幾つかの信号ＣＫｄ、ＣｅｌｌＤａｔａ間での相対関係でセンスアンプ１０等の半導体装置１内部のコントロールを行う。このため、リングオシレータを、半導体装置１の回路の中でプロセスのばらつきにより遅延時間の変動しやすい回路（デコーダ８、セルアレー９）毎に設けることが有効である。すなわち、それらのカウンタ数の増減の相対関係から遅延時間を設定することにより、精度の高い遅延時間Ｔ１の最適化が可能になる。
【００４３】
従って、半導体装置１は、次のような構成であると考えることもできる。 半導体装置１は、一定時間発振する発振回路であるリングオシレータ２７を有する。カウンタ回路３０は、発振回路２７の一定時間の発振回数をカウントする。遅延時間設定回路３は、クロック信号ＣＫ０に同期して、クロック信号ＣＫ０から発振回数に応じた遅延時間Ｔ１を遅延させたクロック遅延信号ＣＫｄを出力する。第１回路となるセルアレー９は、クロック信号ＣＫ０に同期して動作し、出力信号Ｃｅｌｌ Ｄａｔａを出力する。第２回路となるセンスアンプ１０は、クロック遅延信号ＣＫｄに同期して、出力信号Ｃｅｌｌ Ｄａｔａに応じて動作する。
【００４４】
次に、検値回路３１乃至３３によって遅延時間Ｔ１設定回路３の遅延段数を図２（ｂ）に準じて削減する方法を説明する。まず、検値回路３１等から、新たに信号Ｈ１００乃至Ｈ１１１等を出力させる。検値回路３１等に、入力される信号Ｇ１１乃至Ｇ１４等に対して、信号Ｈ１００乃至Ｈ１１１等は、図８に示すような真理値表の関係で出力される。
【００４５】
次に、検値回路３１から出力された信号Ｈ１００乃至Ｈ１１１が遅延時間Ｔ１設定回路３へ出力する。図９に示すように、信号Ｈ１０１の否定を、図２（ａ）の信号ｄ１として出力する。同様に、信号Ｈ１０２の否定を信号ｃ１として出力する。信号Ｈ１０３の否定を信号ｂ１として出力する。信号Ｈ１０４の否定を信号ａ１として出力する。このことにより、検値回路３１は、カウンタ回路２８のカウント数が８乃至１１であれば、図２（ｂ）に示す遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。例えば、１０回のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数であるとする。この場合、遅延時間Ｔ１は遅延時間Ｔｄｃであることが可能である。ターゲットプロセスで製造されていない場合、カウント数が８回であると、遅延時間Ｔ１は、遅延時間Ｔｄｃより短い遅延時間Ｔｄａであることが可能である。このような処理により、半導体装置個々の最適な遅延時間Ｔ１を設定することができる。この処理の説明から、遅延時間の制御範囲を決定する窓４１をこの処理の過程で設定していると考えることができる。いったん設定されれば、不要な信号Ｈ１００等は、半導体装置１に組み込む必要はない。
【００４６】
同様に、検値回路３２から出力された信号Ｈ２００乃至Ｈ２１１が遅延時間Ｔ１設定回路３へ出力する。信号Ｈ２０４を信号ａ２として出力する。信号Ｈ２０５を信号ｂ２として出力する。信号Ｈ２０６を信号ｃ２として出力する。信号Ｈ２０７を信号ｄ２として出力する。このことにより、検値回路３２は、カウンタ回路２９のカウント数が４乃至７であれば、遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。
【００４７】
検値回路３３から出力された信号Ｈ３００乃至Ｈ３１１が遅延時間Ｔ１設定回路３へ出力する。信号Ｈ３０６を信号ａ３として出力する。信号Ｈ３０７を信号ｂ３として出力する。信号Ｈ３０８を信号ｃ３として出力する。信号Ｈ３０９を信号ｄ３として出力する。このことにより、検値回路３３は、カウンタ回路３０のカウント数が２乃至５であれば、遅延時間Ｔｄａ乃至Ｔｄｄの制御が可能である。
【００４８】
以上をまとめて、図１の遅延時間制御回路２の動作について図１０に示すように定性的に説明する。
【００４９】
リングオシレータ２５の発振信号Ｆ１１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より少ない場合は、計測対象の回路である遅延時間Ｔ１設定回路３の動作速度は遅くなっています。この時、図１１に示すように、ターゲットプロセスで製造された場合の遅延時間Ｔｄ１より、遅延時間Ｔｄ３（Ｔ１）は大きくなっています。そこで、クロック遅延信号ＣＫｄ１のクロック信号ＣＫ０に対する遅延時間Ｔｄ３（Ｔ１）を減らします。このことにより、センスアンプ１０のセンスの時刻がセンスＳｅｎｃｅ３から、センスＳｅｎｃｅ１となり、セルデータ信号ＣｅｌｌＤａｔａの読み出し時間が短縮できます。
【００５０】
逆に、リングオシレータ２５の発振信号Ｆ１１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より多い場合は、図１０に示すように、遅延時間Ｔ１設定回路３の動作速度は速くなっています。この時、図１１に示すように、遅延時間Ｔｄ２（Ｔ１）は小さくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ２（Ｔ１）を増やします。このことにより、センスアンプ１０のセンスの時刻がセンスＳｅｎｃｅ２から、センスＳｅｎｃｅ１となり、セルデータ信号ＣｅｌｌＤａｔａの１か０によって生じる電位差を電位差ΔＶ２から電位差ΔＶ１に大きくできます。
【００５１】
同様に、リングオシレータ２６、２７の発振信号Ｆ２１、Ｆ３１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より少ない場合は、図１０に示すように、計測対象の回路であるデコーダ８、セルアレー１０の動作速度は遅くなっています。ターゲットプロセスで製造された半導体装置１のセル選択信号Ｓｅｌｅｃｔ１とセルデータ信号ＣｅｌｌＤａｔａ１に比べて、セル選択信号Ｓｅｌｅｃｔ３とセルデータ信号ＣｅｌｌＤａｔａ３は遅く出力されています。この時、遅延時間Ｔ２、Ｔ３は大きくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ３（Ｔ１）を増やします。このことにより、電位差ΔＶ３を大きくできます。
【００５２】
逆に、リングオシレータ２６、２７の発振信号Ｆ２１、Ｆ３１のカウント数が、半導体装置１がターゲットプロセスで製造された場合のカウント数より多い場合は、図１０に示すように、デコーダ８、セルアレー１０の動作速度は速くなっています。ターゲットプロセスで製造された半導体装置１のセル選択信号Ｓｅｌｅｃｔ１とセルデータ信号ＣｅｌｌＤａｔａ１に比べて、セル選択信号Ｓｅｌｅｃｔ２とセルデータ信号ＣｅｌｌＤａｔａ２は遅く出力されています。この時、遅延時間Ｔ２、Ｔ３は小さくなっています。そこで、クロック遅延信号ＣＫｄのクロック信号ＣＫ０に対する遅延時間Ｔｄ２（Ｔ１）を減らします。このことにより、セルデータ信号ＣｅｌｌＤａｔａ２の読み出し時間が短縮できます。
【００５３】
実施の形態では、センスアンプ７のセンスのタイミングについて述べたが、同期ＲＡＭにおいては、様々なところにこの遅延時間制御回路２は利用できる。例えば、書き込みのタイミングにも利用することができる。また、ＦＱのタイミング、メモリセル活性化のタイミング、書き込みのタイミング、リカバリーのタイミングなどの様々なタイミングの最適化に遅延時間制御回路２は利用できる。
【００５４】
【発明の効果】
以上述べたように、本発明によれば、同期をとるために内部回路にクロック信号を入力する最適なタイミングを設定できる半導体装置 を提供できる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の構成図である。
【図２】実施の形態に係る遅延時間制御回路の遅延時間設定回路の構成図と入出力信号の関係を表す表である。
【図３】実施の形態に係る遅延時間制御回路の遅延時間計測回路の構成図である。
【図４】実施の形態に係る遅延時間制御回路の遅延時間計測回路のリングオシレータの模式的な構成図である。
【図５】実施の形態に係る遅延時間制御回路の遅延時間計測回路のカウンタ回路の構成図である。
【図６】実施の形態に係る遅延時間制御回路の遅延時間計測回路の検値回路の一部の構成図である。
【図７】実施の形態に係る遅延時間制御回路の遅延時間計測回路の入出力信号の関係を表すタイミングチャートである。
【図８】実施の形態に係る遅延時間制御回路の遅延時間計測回路の検値回路の真理値表である。
【図９】実施の形態に係る遅延時間制御回路の遅延時間計測回路と遅延時間計測回路の入出力信号の入出力関係を表す表である。
【図１０】実施の形態に係る半導体装置の動作を説明するための表である。
【図１１】実施の形態に係る半導体装置の動作を説明するためのタイミングチャート（その１）である。
【図１２】実施の形態に係る半導体装置の動作を説明するためのタイミングチャート（その２）である。
【符号の説明】
１ 半導体装置
２ 遅延時間制御回路
３ 遅延時間設定回路
４ 遅延時間Ｔ１計測回路
５ 遅延時間Ｔ２計測回路
６ 遅延時間Ｔ３計測回路
７ レジスタ回路
８ デコーダ
９ セルアレー
１０ センスアンプ
１１ レジスタ回路
１２ 出力バッファ
１３、１４ 入力バッファ
１５、１６ バッファ
１７乃至１９ パッド
２１乃至２４ 多数決回路
２５乃至２７ リングオシレータ
２８乃至３０ カウンタ回路
３１乃至３３ 検値回路
３４乃至３７ トグルフリップ・フロップ
３８ 検値回路
４１乃至４３ 遅延時間の制御範囲を決定する窓
Claims (3)
- 外部信号を受けて第１の処理を行い、第１の出力信号を出力する第１の回路であって、前記外部信号を受けてから前記第１の出力信号の出力までに第１の遅延時間を要する第１の回路と、
前記第１の回路の前記第１の出力信号を受けて第２の処理を行い、第２の出力信号を出力する第２の回路であって、前記第１の出力信号を受けてから前記第２の出力信号の出力までに第２の遅延時間を要する第２の回路と、
外部からのクロック信号に同期して、前記クロック信号から一定時間遅延した遅延クロック信号を出力する遅延時間制御回路であって、前記クロック信号を受けてから前記遅延クロック信号までに第３の遅延時間を要する遅延時間制御回路と、
前記第２の回路の前記第２の出力信号を受けて第３の処理を行い、前記遅延時間制御回路から出力される前記遅延クロック信号に同期して第３の出力信号を出力する第３の回路とを有し、
前記遅延時間制御回路は、
所定周波数で発振する第１のリングオシレータであって、製造プロセスのばらつきによる所定回数の発振に要する時間変動が前記第１の回路の製造プロセスのばらつきによる前記第１の遅延時間の変動と同じ傾向を有する第１のリングオシレータと、
所定周波数で発振する第２のリングオシレータであって、製造プロセスのばらつきによる所定回数の発振に要する時間変動が前記第２の回路の製造プロセスのばらつきによる前記第２の遅延時間の変動と同じ傾向を有する第２のリングオシレータと、
所定周波数で発振する第３のリングオシレータであって、製造プロセスのばらつきによる所定回数の発振に要する時間変動が前記遅延時間制御回路の製造プロセスのばらつきによる前記第３の遅延時間の変動と同じ傾向を有する第３のリングオシレータと、
前記第１乃至第３の各リングオシレータの一定時間に対する発振回数を計測して目標回数に対するずれ量をそれぞれ求めて前記遅延時間設定回路の遅延時間を調整する前記遅延時間設定回路とを有することを特徴とする半導体装置。 - 前記第１のリングオシレータが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値が、前記第１の回路の前記第１の遅延時間を決定するクリティカルパスが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値に等しく、
前記第２のリングオシレータが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値が、前記第２の回路の前記第２の遅延時間を決定するクリティカルパスが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値に等しく、
前記第３のリングオシレータが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値が、前記第３の回路の前記第３の遅延時間を決定するクリティカルパスが有するトランジスタのゲート長、ゲート絶縁膜の膜厚としきい値に等しいことを特徴とする請求項１に記載の半導体装置。 - 前記外部信号はアドレス信号であり、
前記第１の回路は前記アドレス信号を受けてアドレス信号に応じたセル選択信号を出力するデコーダ回路であり、
前記第２の回路は前記第１の出力信号である前記セル選択信号を受けて前記セル選択信号に応じたメモリセルのセルデータ信号を出力するメモリセルアレイであり、
前記第３の回路は前記第２の出力信号である前記セルデータ信号を受けて前記第３の出力信号である前記セルデータ信号の増幅信号を出力するセンスアンプであることを特徴とする請求項１または請求項２に記載の半導体装置。
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