JPH0720204A - 半導体チップ上の論理回路の遅延時間測定回路 - Google Patents

Abstract

(57)【要約】 【目的】 より精度良く論理回路の遅延時間を測定す
る。 【構成】 モデル遅延回路１６は、同一の半導体チップ
上に作り込まれる論理回路の遅延時間に対応した、遅延
時間Ｔd のものである。タイミングパルス生成回路１２
は、第１入力信号Ｓ１と第２入力信号Ｓ２との間の位相
時間差に従った測定時間幅Ｔt のパルス幅のタイミング
パルスＳ３を生成する。測定信号入力回路１４は、前記
タイミングパルスＳ３に従って測定入力パルスＳ５を生
成する。出力ラッチ回路１８は、前記測定入力パルスＳ
５が遅延された測定出力パルスＳ６を、前記タイミング
パルスＳ３に従ってラッチする。前記遅延時間Ｔd と前
記測定時間幅Ｔt との大小関係によって前記遅延時間Ｔ
d を測定し、所望回路の遅延時間を推定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップ上の論理
回路の遅延時間測定回路に係り、特に、集積回路テスタ
等の汎用測定装置を用いながら、半導体チップ上の論理
回路の遅延時間をより精度良く測定するために用いるこ
とができる半導体チップ上の論理回路の遅延時間測定回
路に関する。

【０００２】

【従来の技術】半導体チップ上に組み込まれた論理回路
の最大動作速度は、標準プロセス時のデータに基づいた
回路シミュレーション等によって見積もられている。
又、その半導体チップが製造された段階で、集積回路テ
スタ等の汎用測定装置を用いながら、その半導体チップ
上に組み込まれている回路を実際に動作させながら、そ
の実動作速度を測定することも行われている。

【０００３】前述のような回路シミュレーションでは、
例えば、組み込まれている論理回路の予想配線長の誤差
等による何等かの誤差が含まれてしまうものである。
又、製造された半導体チップについても、その半導体チ
ップ間において、相互に動作速度のばらつきが生じてし
まうものである。これは、半導体チップ間での製造プロ
セス上のばらつき等を要因としたものである。従って、
前述の如く製造された半導体チップを実際に動作させな
がら、これに組み込まれている論理回路の動作速度を測
定することは非常に重要である。

【０００４】図９は、従来からなされている半導体チッ
プ上の論理回路の遅延時間測定方法を示す接続図であ
る。

【０００５】この図９においては、ＬＳＩ（large scal
e integrated circuit）２に組み込まれている論理回路
の遅延時間測定の際の接続方法が示されている。このよ
うな遅延時間測定の際には、該ＬＳＩ２の所定のグラン
ドピン及び電源ピンへと、それぞれグランドＧＮＤ及び
電源ＶＤＤが接続され、該ＬＳＩ２を動作すべく電源が
供給される。

【０００６】又、前記ＬＳＩ２に組み込まれる論理回路
の遅延時間を測定するために用いられる集積回路テスタ
が備えるドライバ３及びコンパレータ４が、該ＬＳＩ２
の所定の入出力ピンに接続される。即ち、前記ドライバ
３については、その出力バッファ３a の出力が、前記Ｌ
ＳＩ２の所望の入力ピンへと接続される。一方、前記コ
ンパレータ４については、その比較器４a の入力が、前
記ＬＳＩ２の所望の出力ピンへと接続される。

【０００７】図１０は、前述のような従来の遅延時間測
定の際の、前記ＬＳＩ２の内部を示す回路図である。

【０００８】この図１０においては、このような遅延時
間測定に係る前記ＬＳＩ２中の半導体チップ１上の論理
回路５の、特に被測定回路５a 等が示されている。この
図１０に示される如く、前記図９にも示された前記ドラ
イバ３の前記出力バッファ３a から入力される信号は、
前記被測定回路５a に入力される。又、このように前記
ドライバ３から入力された信号に応答して出力される、
前記被測定回路５a の出力は、前記チップ上論理回路５
の出力バッファ２２を経て、前記図９にも示された前記
コンパレータ４の前記比較器４a へと入力される。

【０００９】又、これら図９及び図１０において、実際
の遅延時間測定は、前記ドライバ３から前記被測定回路
５a への入力を変化させ、その変化に応答して、前記出
力バッファ２２から前記コンパレータ４へと出力される
信号が変化するまでの時間を測定するというものであ
る。即ち、図１１のタイムチャートに示す如く、前記ド
ライバ３から入力波形Ｓ３０を入力しながら、前記出力
バッファ２２から出力される出力波形Ｓ３１を観測し、
遅延時間tplhあるいはtphlを測定するというものであ
る。該遅延時間tplhは、前記入力波形Ｓ３０が立ち上が
ってから前記出力波形Ｓ３１が立ち上がるまでの、時刻
t₁ から時刻 t₂ までの時間である。一方、該遅延時間
tphlは、前記入力波形Ｓ３０が立ち下がってから前記出
力波形Ｓ３１が立ち下がるまでの、時刻 t₃ から時刻 t
₄ までの時間である。

【００１０】

【発明が達成しようとする課題】しかしながら、図９〜
図１１を用いて前述したような従来の遅延時間測定方法
においては、測定結果として得られる遅延時間の精度が
好ましくないという問題があった。あるいは、測定結果
として得られる遅延時間の精度を向上しようとした場
合、非常に高価で又精密な測定装置を必要としてしまっ
たり、測定作業が非常に手間のかかるものとなってしま
う等の問題があった。

【００１１】例えば、より精度良く遅延時間を測定する
ためには、前記ドライバ３から、所定の同軸ケーブルや
前記ＬＳＩ２の入力ピンを経て、前記被測定回路５a へ
と波形歪みのない信号を入力する必要がある。又、前記
被測定回路５a の出力側についても、前記出力バッファ
２２から前記ＬＳＩ２の出力ピンや所定の同軸ケーブル
を経て、前記コンパレータ４へと波形歪みのない信号を
入力する必要がある。

【００１２】しかしながら、前記被測定回路５a の入力
側や出力側において、前述のような波形歪みを低減する
ためのインピーダンスマッチングをとることは困難なも
のであった。特に、前記被測定回路５a の出力側につい
ては、前記出力バッファ２２の駆動能力が測定対象によ
って異なるものであり、測定対象となる半導体チップの
デザイン毎に異なるものであった。このため、該出力バ
ッファ２２と前記比較器４a との間のインピーダンスマ
ッチングを測定毎にとる必要があり、非常に繁雑なもの
である。

【００１３】更に、このような従来の遅延時間測定の際
には、前記比較器４a におけるその閾値Ｖ_thに係る測定
誤差の問題もあった。例えば前述の図１１のタイムチャ
ートにおいて、前記出力波形Ｓ３１の立ち上がり又は立
ち下がりは比較的緩やかになっている。特に、前記比較
器４a の閾値Ｖ_th近傍では、短時間ほぼ一定電圧となっ
てしまっている。このため、前記閾値Ｖ_thが極僅かでも
変動してしまったり、前記出力波形Ｓ３１の波形が極僅
かでも歪んでしまった場合には、前述のような遅延時間
tplhや遅延時間tphlの測定誤差が大きくなってしまうと
いう問題がある。

【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、より精密な測定装置を用いることな
く、又、測定作業中の手間を増やすことなく、集積回路
テスタ等の汎用測定装置を用いながら、半導体チップ上
の論理回路の遅延時間をより精度良く測定するために用
いることができる、半導体チップ上の論理回路の遅延時
間測定回路を提供することを目的とする。

【００１５】

【課題を達成するための手段】本発明は、半導体チップ
間でばらつく、当該遅延時間測定回路が作り込まれる同
一の半導体チップ上に作り込まれる論理回路の遅延時間
に対応して、同様に半導体チップ間でばらつく、その遅
延入力からその遅延出力までの遅延時間Ｔd の所定のモ
デル遅延回路と、第１入力信号と第２入力信号との間の
位相時間差に従った測定時間幅Ｔt のパルス幅のタイミ
ングパルスを生成するタイミングパルス生成回路と、前
記タイミングパルスに従って測定入力パルスを生成し、
該測定入力パルスを前記モデル遅延回路の前記遅延入力
へと入力する測定信号入力回路と、該測定信号入力回路
からの前記測定入力パルスの入力に従って前記モデル遅
延回路の前記遅延出力から出力される測定出力パルス
を、前記タイミングパルスに従ってラッチする出力ラッ
チ回路とを備えたことにより、前記課題を達成したもの
である。

【００１６】

【作用】前述の如く、前記出力バッファ２２から前記比
較器４a までの間でのインピーダンスマッチングはより
困難なものであり、又該比較器４a の前述のような閾値
Ｖ_thの変動等の問題もある。特に、前記出力バッファ２
２の駆動能力やインピーダンスは、そのデザイン毎に大
きく変わるものである。特に、ＣＭＯＳ（complementar
y metal oxide semiconductor ）のゲートアレイやスタ
ンダートセル、又セミカスタム集積回路等の場合、その
設計毎に出力バッファの駆動能力やインピーダンスが大
きく異なる。

【００１７】一方、このような前記被測定回路５a の出
力側に比較して、該被測定回路５aの入力インピーダン
スのデザイン毎の変化は比較的小さい。従って、前記ド
ライバ３と前記被測定回路５a との間でのインピーダン
スマッチングをとる作業の頻度は少なく、該被測定回路
５a の入力波形の歪みも少ないものである。

【００１８】このような点に着目し、本発明では、遅延
時間測定中に精度上問題となるような該測定に係る動作
は、被測定対象となる半導体チップ上で行うようにして
いる。これによって、特に前記被測定回路５a を出力側
の前述のような波形歪みの問題を解消するようにしてい
る。

【００１９】図１は、本発明の要旨を示すブロック図で
ある。この図１に示される如く、本発明の半導体チップ
上の論理回路の遅延時間測定回路は、主として、タイミ
ングパルス生成回路１２と、測定信号入力回路１４と、
モデル遅延回路１６と、出力ラッチ回路１８とにより構
成されている。

【００２０】まず、前記タイミングパルス生成回路１２
は、第１入力信号Ｓ１と第２入力信号Ｓ２との間の位相
時間差に従った測定時間幅Ｔt のパルス幅のタイミング
パルスを生成するものである。

【００２１】一般に、被テスト対象となる論理回路が作
り込まれた集積回路へと、テストに用いるパルス信号を
入力するＬＳＩ（large scale integrated circuit）テ
スタにおいては、図２に示す如く、その立ち上がり時間
tdあるいは立ち下がり時間に比べ、立ち上がり時のスキ
ューのばらつきtaあるいは立ち下がり時のスキューのば
らつきの方がはるかに小さいものである。例えば、論理
状態の立ち上がり時間あるいは立ち下がり時間が１０n
Ｓ程度であるのに比較して、その立ち上がり時のスキュ
ーのばらつきやその立ち下がり時のスキューのばらつき
は０．６n Ｓ程度であり、スキューのばらつきの方が１
桁程度そのばらつきが小さい。

【００２２】又、被テスト対象となる論理回路が作り込
まれた集積回路内の論理ゲートにおいても、一般に、同
様の傾向が見られる。即ち、立ち上がり時間や立ち下が
り時間に比べ、スキューのばらつきの方が小さい。しか
しながら、このような集積回路内の論理ゲートの立ち上
がり時間や立ち下がり時間、又スキューのばらつきは、
前述のＬＳＩテスタに比べて小さい。例えば、ある集積
回路の立ち上がり時間や立ち下がり時間は、０．５〜１
n Ｓ程度であり、スキューは更に小さい。

【００２３】このような点に着目し、本発明において
は、遅延時間測定に用いられるタイミングパルスを生成
する際、その遅延時間測定の精度に影響のある測定時間
幅Ｔtを、前述の如く第１入力信号Ｓ１と第２入力信号
Ｓ２との間の位相時間差によって、その半導体チップ上
にて生成するようにしている。このような構成は、図２
を用いて前述した通り、第１入力信号Ｓ１単独での立ち
上がりタイミングや立ち下がりタイミングのばらつき
や、前記第２入力信号Ｓ２単独での立ち上がりタイミン
グや立ち下がりタイミングのばらつきに比べて、これら
第１入力信号Ｓ１と第２入力信号Ｓ２との間の位相時間
差のばらつきが小さいことに着目したことによる。

【００２４】前記測定信号入力回路１４は、前記タイミ
ングパルス生成回路１２が生成する前記タイミングパル
スＳ３に従って所定の測定入力パルスＳ５を生成するも
のである。該測定入力パルスＳ５は、前記モデル遅延回
路１６へと入力される。本発明は、該測定信号入力回路
１４が生成する前記測定入力パルスＳ５を具体的に限定
するものではなく、前記タイミングパルスＳ３に従って
生成されるものであればよい。

【００２５】例えば、後述する第２実施例の如く、該測
定信号入力回路１４が、前記タイミングパルスＳ３を、
前記測定入力パルスＳ５としてそのまま用いるものであ
ってもよい。このように、そのまま前記タイミングパル
スＳ３を用いる場合には、特に該測定信号入力回路１４
は、該タイミングパルスＳ３を前記モデル遅延回路１６
へと入力するための単なる配線のみとなる。

【００２６】前記モデル遅延回路１６は、その遅延入力
からその遅延出力までが遅延時間Ｔd となっている。前
述したように、例えばその製造プロセスのばらつき等に
よって、製造される半導体チップ間で組み込まれる論理
回路の動作速度や遅延時間にばらつきが生じてしまうも
のである。該モデル遅延回路１６は、このように半導体
チップ間でばらつく、当該遅延時間測定回路が作り込ま
れる同一の半導体チップ上に作り込まれる論理回路の遅
延時間に対応して、前記遅延時間Ｔd もばらつくものと
なっている。即ち、ある半導体チップに作り込まれる論
理回路のその動作時間や遅延時間に、前記遅延時間Ｔd
は対応している。従って、本発明によって前記遅延時間
Ｔd を測定ないしは推定することで、同一の半導体チッ
プ上に作り込まれる論理回路の動作時間や遅延時間をも
推定することができる。

【００２７】前記出力ラッチ回路１８は、前記測定信号
入力回路１４からの前記測定入力パルスＳ５の入力に従
って前記モデル遅延回路１６の前記遅延出力から出力さ
れる測定出力パルスＳ６を、前記タイミングパルスＳ３
に従ってラッチ（保持）するものである。該出力ラッチ
回路１８は、前記タイミングパルス生成回路１２が出力
する前記タイミングパルスに従って、前記測定入力パル
スＳ５が前記モデル遅延回路１６へ入力された後、同じ
く該タイミングパルスＳ３に従って、前記測定時間幅Ｔ
t の経過時間の後に、前記モデル遅延回路１６の出力を
ラッチするというものである。

【００２８】従って、前記遅延時間Ｔd が前記測定時間
幅Ｔt よりも短い場合には、前記タイミングパルスＳ３
に従って入力される前記測定入力パルスＳ５が前記遅延
時間Ｔd だけ遅延された、前記モデル遅延回路１６から
出力される前記測定出力パルスＳ６を、該出力ラッチ回
路１８はラッチすることができる。一方、前記遅延時間
Ｔd が前記測定時間幅Ｔt よりも長い場合には、該測定
時間幅Ｔt 経過するまでには、前記タイミングパルスＳ
３に従って入力される前記測定入力パルスＳ５が前記遅
延Ｔd だけ遅延された、前記測定出力パルスＳ６は、前
記出力ラッチ回路１８へはラッチされない。

【００２９】従って、本発明においては、前記出力ラッ
チ回路１８にラッチされた論理状態によって、前記遅延
時間Ｔd と前記測定時間幅Ｔt との大小関係を判定する
ことができる。又、前記測定時間幅Ｔt は前記第１入力
信号Ｓ１と前記第２入力信号Ｓ２との間の位相時間差に
従って設定することができるので、このような位相時間
差と前記遅延時間Ｔd との大小関係を判定することがで
きることになる。これによって、前記遅延時間Ｔd を測
定ないしは予想等をすることができる。又、該遅延時間
Ｔd が判明すれば、これと同じ半導体チップ上に作り込
まれる論理回路の動作速度や遅延時間についても、その
値を推定することが可能である。

【００３０】このように、本発明によれば、前記第１入
力信号Ｓ１と前記第２入力信号Ｓ２との間の位相時間差
によって、半導体チップに作り込まれる論理回路の動作
時間や遅延時間を予想することができる。又、この際、
本発明においては、前記モデル遅延回路１６からの出力
を一旦前記出力ラッチ回路１８でラッチするようにして
いるため、前述した従来のような出力インピーダンスの
不整合等による測定誤差の増大等の問題を生じることも
ない。

【００３１】なお、本発明は、本発明が適用された半導
体チップ上の論理回路の遅延時間測定回路を用いた、よ
り具体的な該論理回路の動作時間の測定方法や遅延時間
の測定方法を限定するものではない。例えば、前述した
ように、前記第１入力信号Ｓ１と前記第２入力信号Ｓ２
との間の位相時間差に従って前記測定時間幅Ｔt のパル
ス幅を長くしたり短くしたりしながら、本発明が適用さ
れた半導体チップ上の論理回路の遅延時間測定回路に
て、該測定時間幅Ｔt と前記遅延時間Ｔd との大小関係
を随時判定するようにしてもよい。

【００３２】例えば、ある測定時間幅Ｔt の際、該測定
時間幅Ｔt が前記遅延時間Ｔd よりも長い場合で、該測
定時間幅Ｔt を微小時間だけ短縮した場合には、該測定
時間幅Ｔt が前記遅延時間Ｔd よりも短くなるならば、
この時の該測定時間幅Ｔt は前記遅延時間Ｔd とほぼ等
しいこととなる。又、このように前記遅延時間Ｔd が求
められれば、このような本発明が適用された半導体チッ
プ上の論理回路の遅延時間測定回路と同一の半導体チッ
プ上に作り込まれる、他の論理回路の動作時間や遅延時
間についてもほぼ推定することができる。

【００３３】例えば、前記遅延時間Ｔd と、同一の半導
体チップ上に作り込まれる、他の論理回路の測定したい
遅延時間との比率が予め求められていれば、該遅延時間
Ｔdが判明すれば測定したい遅延時間も明らかとなる。
又、このように遅延時間Ｔdと測定したい論理回路の遅
延時間との比率等が分かっていないとしても、前記遅延
時間Ｔd が標準値より長いか否か分かれば、所望の論理
回路の動作時間や遅延時間についても、その標準値より
長いか短いかについて推定することは可能である。

【００３４】又、本発明の半導体チップ上の論理回路の
遅延時間測定回路を用いて、例えば図３に示されるよう
な遅延時間Ｔd の分布となった半導体チップの良品判定
を行うことも可能である。即ち、遅延時間Ｔmin から遅
延時間Ｔmax までの範囲となっている良品のみを抽出す
るというものである。この場合、例えばまず前記測定時
間幅Ｔt を前記遅延時間Ｔmin に設定し、前記遅延時間
Ｔd が該測定時間幅Ｔt （＝Ｔmin ）以上の良品を抽出
する。この後、前記測定時間幅Ｔt を前記遅延時間Ｔma
x に設定し、このように抽出されていた良品について、
その遅延時間Ｔd が該測定時間幅Ｔt （＝Ｔmax ）以下
のものを抽出すればよい。

【００３５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３６】図４は、本発明が適用された第１実施例の
半導体チップ上の論理回路の遅延時間測定回路の回路図
である。

【００３７】この図４において、半導体チップ１上に前
記第１実施例の遅延時間測定回路が組み込まれている。
該遅延時間測定回路は、主として、ＥＯＲ（exclusive
ＯＲ）論理ゲート１２a と、Ｄ型フリップフロップ１４
a 及び１８a と、モデル遅延回路１６a と、出力バッフ
ァ２２とにより構成されている。

【００３８】まず、前記ＥＯＲ論理ゲート１２a は、前
記図１の前記タイミングパルス生成回路１２として用い
られている。即ち、該ＥＯＲ論理ゲート１２a は、その
集積回路の外部、即ち前記半導体チップ１の外部から入
力される第１入力信号Ｓ１と第２入力信号Ｓ２との間の
位相時間差に従った測定時間幅Ｔt のパルス幅のタイミ
ングパルスＳ３を生成する。該タイミングパルスＳ３
は、前記Ｄ型フリップフロップ１４a の正論理のクロッ
ク入力ＣＬＫ、及び前記Ｄ型フリップフロップ１８a の
負論理のクロック入力ＣＬＫとに入力されている。

【００３９】前記Ｄ型フリップフロップ１４a は、前記
図１に示した前記測定信号入力回路１４として用いられ
ており、Ｔ型フリップフロップとして動作する。該Ｄ型
フリップフロップ１４a は、その出力Ｑバーとその入力
Ｄとが接続されている。又、該Ｄ型フリップフロップ１
４a の出力Ｑからは、前記測定入力パルスＳ５が出力さ
れている。該測定入力パルスＳ５は、前記モデル遅延回
路１６a へと入力されている。従って、このように接続
された該Ｄ型フリップフロップ１４a は、前記タイミン
グパルスＳ３の立ち上がり時に、その前記出力Ｑの論理
状態が反転する。即ち、該タイミングパルスＳ３の立ち
上がりの直前にその前記出力Ｑが“０（Ｌ状態）”の場
合、該タイミングパルスＳ３の立ち上がりによって該出
力Ｑは“１（Ｈ状態）”へと反転する。一方、その前記
タイミングパルスＳ３の立ち上がりの直前にその前記出
力Ｑが“１”の場合には、該タイミングパルスＳ３の立
ち上がりによってその該出力Ｑは“０”へと反転する。

【００４０】前記モデル遅延回路１６a は、前記図１の
前記モデル遅延回路１６に対応するものである。本実施
例の該モデル遅延回路１６a は、合計n 個のインバータ
ゲートが直列に接続されたものである。従って、該モデ
ル遅延回路１６a は、これが作り込まれている半導体チ
ップにおいて論理回路を作り込む際に用いる、ほぼ全て
のプロセスが用いられている。従って、該モデル遅延回
路１６a の遅延時間Ｔd の長さの変動は、同一の半導体
チップ１上に作り込まれる他の論理回路の遅延時間の変
動に対応しており、他の論理回路の遅延時間の変動の大
きさのモデルとなっている。従って、同一の半導体チッ
プ１上に作り込まれる他の論理回路の遅延時間が、製造
プロセスのばらつき等によって変動してしまった場合に
は、前記変動時間Ｔd についても、これに対応して変動
するものとなる。該モデル遅延回路１６a のその遅延入
力には、前記測定入力パルスＳ５が入力されている。
又、入力される該測定入力パルスＳ５が前記遅延時間Ｔ
d だけ遅延されたものが、該モデル遅延回路１６a のそ
の遅延出力から測定出力パルスＳ６として出力される。

【００４１】前記Ｄ型フリップフロップ１８a は、前記
図１に示される前記出力ラッチ回路１８として用いられ
ている。該Ｄ型フリップフロップ１８a は、負論理のク
ロック入力ＣＬＫと、入力Ｄと、出力Ｑとを備える。
又、該入力Ｄは前記モデル遅延回路１６a の前記遅延出
力に接続され、前記測定出力パルスＳ６が入力されてい
る。従って、該Ｄ型フリップフロップ１８a は、前記Ｅ
ＯＲ論理ゲート１２a が出力する前記タイミングパルス
Ｓ３の立ち下がり時に、この時の前記測定出力パルスＳ
６の論理状態をラッチ（保持）する。従って、該Ｄ型フ
リップフロップ１８a がこのようにラッチするタイミン
グは、前記Ｄ型フリップフロップ１４a がラッチするタ
イミングより前記測定時間Ｔt だけ遅れたものとなる。
又、該Ｄ型フリップフロップ１８a にラッチされた論理
状態は、出力信号Ｓ７として出力される。又、該出力信
号Ｓ７は、前記出力バッファ２２を経て、当該半導体チ
ップ１の外部又集積回路の外部へと出力される。

【００４２】図５は、前記第１実施例において前記遅延
時間Ｔd が、前記測定時間幅Ｔt よりも短いときの動作
を示すタイムチャートである。

【００４３】この図５においては、前記図４に示した信
号Ｓ１〜Ｓ８が示されている。又、前記出力信号Ｓ８の
論理状態を読み取るタイミングとして用いられるストロ
ーブ信号Ｓt のタイミングが示されている。

【００４４】この図５のタイムチャートにおいて、まず
前記第１入力信号Ｓ１が“０”から“１”へと立ち上が
る。又、該第１入力信号Ｓ１が立ち上がってから前記測
定時間Ｔt の後、前記第２入力信号Ｓ２が“０”から
“１”へと立ち上がる。このように前記第１入力信号Ｓ
１が立ち上がってから前記第２入力信号Ｓ２が立ち上が
るまでの前記測定時間Ｔt の期間は、前記第１入力信号
Ｓ１が“１”で、前記第２入力信号Ｓ２が“０”とな
る。従って、前記ＥＯＲ論理ゲート１２a が出力する前
記タイミングパルスＳ３は、このような前記測定時間Ｔ
t の期間中には、“１”となる。即ち、この図５の該タ
イミングパルスＳ３のタイムチャートで矢印で示される
如く、前記第１入力信号Ｓ１の立ち上がり時に、該タイ
ミングパルスＳ３も立ち上がる。又、前記第２入力信号
Ｓ２の立ち上がり時には、該タイミングパルスＳ３は立
ち下がる。

【００４５】このように前記タイミングパルスＳ３が立
ち上がると、その正論理のクロック入力ＣＬＫにこの信
号を入力している前記Ｄ型フリップフロップ１４a に保
持されている論理状態は反転する。従って、該Ｄ型フリ
ップフロップ１４a のその出力Ｑから出力される前記測
定入力パルスＳ５の論理状態も反転し、その出力Ｑバー
から出力される信号Ｓ４も反転する。

【００４６】このように、その論理状態が反転する前記
測定入力パルスＳ５は前記モデル遅延回路１６a の前記
遅延入力へと入力されている。又、該測定入力パルスＳ
５が前記遅延時間Ｔd だけ遅延された信号が、該モデル
遅延回路１６a の前記遅延出力から前記測定出力パルス
Ｓ６として出力される。従って、前記測定入力パルスＳ
５と前記測定出力パルスＳ６との間の位相時間差は、該
モデル遅延回路１６aの遅延時間、即ち前記遅延時間Ｔd
となる。

【００４７】ここで、この図５のタイムチャートにおい
ては、前記遅延時間Ｔd が前記測定時間幅Ｔt よりも短
いために、前記タイミングパルスＳ３の立ち下がりより
も前に、前記測定入力パルスＳ５よりも前記遅延時間Ｔ
d だけ遅延された前記測定出力パルスＳ６の論理状態が
変化している。従って、前記Ｄ型フリップフロップ１８
a は、このような前記タイミングパルスＳ３の立ち下が
り時に、前記測定入力パルスＳ５の論理状態と同一の論
理状態となっている前記測定出力パルスＳ６をラッチす
ることとなる。又、このようにラッチされた論理状態
は、前記出力信号Ｓ７として出力され、又集積回路の外
部へと前記出力信号Ｓ８として出力される。

【００４８】又、本実施例においては、この図５の時刻
t₁ や時刻 t₂ に示される如く、前記タイミングパルス
Ｓ３の立ち下がりから余裕を持ったタイミングで、前記
ストローブ信号Ｓt に従って前記出力信号Ｓ８を読み取
るようにしている。このように余裕を持った時間で読み
取ることで、この図５において前記出力信号Ｓ７に比べ
前記出力信号Ｓ８の波形が歪んだとしても、正しい論理
状態を読み出すことが可能となっている。

【００４９】この図５においては、前記遅延時間Ｔd が
前記測定時間幅Ｔt よりも短いため、時刻 t₁ 及び時刻
t₂ のいずれにおいても、期待通りの論理状態、即ち
“１”の論理状態が読み出されている。

【００５０】図６は、前記第１実施例において前記遅延
時間Ｔd が前記測定時間幅Ｔt よりも長い場合の動作を
示すタイムチャートである。

【００５１】この図６においては、前記モデル遅延回路
１６a の前記遅延時間Ｔd が、前記ＥＯＲ論理ゲート１
２a から出力される前記タイミングパルスＳ３のパルス
幅の、前記測定時間幅Ｔt よりも長くなっている。

【００５２】従って、前記モデル遅延回路１６a に入力
される前記測定入力パルスＳ５の論理状態に従って、該
モデル遅延回路１６a の前記遅延出力から出力される前
記測定出力パルスＳ６の論理状態が変化する前に、前記
タイミングパルスＳ３が立ち下がってしまっている。従
って、該タイミングパルスＳ３の立ち下がり時に、前記
Ｄ型フリップフロップ１８a は、前記測定入力パルスＳ
５の論理状態とは異なった論理状態を前記測定出力パル
スＳ６の論理状態をラッチすることとなる。

【００５３】従って、この図６の如く、前記遅延時間Ｔ
d が前記測定時間幅Ｔd よりも長い場合には、前記スト
ローブ信号Ｓt にて読み出される前記出力信号Ｓ８の論
理状態は、期待されたものとは異なるものとなってしま
っている。例えば、時刻 t₁では、“１”の論理状態が
期待されているものの、“０”の前記出力信号Ｓ８の論
理状態が読み出されてしまっている。又、時刻 t₂ にお
いては、“０”の論理状態が期待されているものの、
“１”の前記出力信号Ｓ８の論理状態が読み出されてし
まっている。

【００５４】以上説明した通り、本第１実施例によれ
ば、本発明を適用して、前記第１入力信号Ｓ１と前記第
２入力信号Ｓ２との間の位相時間差に従った前記測定時
間幅Ｔt のパルス幅の前記タイミングパルスＳ３を生成
しながら、前記モデル遅延回路１６a の前記遅延時間Ｔ
d と該測定時間幅Ｔt との間の大小関係を判定すること
ができる。従って、前述したように該測定時間幅Ｔt の
長さを長くしたり短くしたりしながら、該測定時間幅Ｔ
t と前記遅延時間Ｔd とを随時比較することで、前記遅
延時間Ｔd を測定することも可能である。

【００５５】図７は、前記第１実施例により測定され
た、遅延時間の測定値のばらつきを示すグラフである。

【００５６】この図７において、「本実施例」として示
されるものは、前述の如く前記測定時間幅Ｔt を長くし
たり短くしたりしながら、ある１つの前記モデル遅延回
路１６a の前記遅延時間Ｔd を測定することを、複数回
行って得られた複数の測定値の分布となっている。この
図７に示される如く、本実施例のものは、得られた全て
の測定値が「１５n Ｓ」のプラスマイナス０．６ nＳ程
度の範囲に収まっている。

【００５７】一方、この図７で「従来例」として示され
るものは、前記モデル遅延回路１６a と同一の遅延時間
Ｔd となっているある論理回路について、前記図９に示
されるような従来法にて複数回測定した、得られた複数
の測定値の分布を示すものである。この図７に示す如
く、従来例では、同一の半導体チップ上の同一の論理回
路の遅延時間を測定しているにも拘らず、得られた測定
値が約１０ nＳ程度の範囲でばらついてしまっている。
このようにばらついてしまうのは、前述した如く、前記
コンパレータ４中の前記比較器４a の閾値Ｖ_th等を要因
とするものと考えられる。

【００５８】図８は、本発明が適用された第２実施例の
半導体チップ上の論理回路の遅延時間測定回路の回路図
である。

【００５９】本第２実施例は、この図８に示される如
く、前記図４に示される前記第１実施例に比べ、前記図
１に示される前記測定信号入力回路１４に対応する部分
が異なっている。即ち、前記第１実施例では前記測定信
号入力回路１４に対応して前記Ｄ型フリップフロップ１
４a を備えているのに対し、本第２実施例では、前記Ｅ
ＯＲ論理ゲート１２a から出力される前記タイミングパ
ルスＳ３が直接前記モデル遅延回路１６a へと入力され
ている。

【００６０】本第２実施例においても、前記タイミング
パルスＳ３の立ち上がりから立ち下がりまでの前記測定
時間幅Ｔt と、前記モデル遅延回路１６a の前記遅延時
間Ｔd との大小関係を比較することができる。即ち、前
記タイミングパルスＳ３が立ち上がった時に変化した前
記モデル遅延回路１６a のその遅延入力の論理状態と同
一の論理状態が、該モデル遅延回路１６a の遅延出力か
ら、前記タイミングパルスＳ３の立ち下がりまでの期間
に出力されるか否かを判定するというものである。

【００６１】しかしながら、本第２実施例においては、
このような前記タイミングパルスＳ３が立ち上がってか
ら立ち下がるまでの期間に、前記モデル遅延回路１６a
に入力できる論理状態は、“１”のみである。従って、
本第２実施例では、前記モデル遅延回路１６a の入力が
立ち下がる時の測定はできないものの、該モデル遅延回
路１６a の入力が立ち上がる時の測定は、比較的簡単な
回路にて行うことができる。即ち、前記第１実施例のよ
うな前記Ｄ型フリップフロップ１４a を用いる必要がな
い。

【００６２】

【発明の効果】以上説明した通り、本発明によれば、よ
り精密な測定装置を用いることなく、又、測定作業中の
手間を増やすことなく、集積回路テスタ等の汎用測定装
置を用いながら、半導体チップ上の論理回路の遅延時間
をより精度良く測定するために用いることができる半導
体チップ上の論理回路の遅延時間測定回路を提供するこ
とができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】入力信号の立ち上がり時間に比べ、そのスキュ
ーのばらつきが小さいことを示すタイムチャート

【図３】その製造プロセスのばらつきによる半導体チッ
プ間での、作り込まれる論理回路の遅延時間のばらつき
の分布を示すグラフ

【図４】本発明が適用された第１実施例の半導体チップ
上の論理回路の遅延時間測定回路の回路図

【図５】前記第１実施例においてモデル遅延回路の遅延
時間Ｔd が、設定される測定時間幅Ｔt よりも短い場合
の動作を示すタイムチャート

【図６】前記第１実施例において前記遅延時間Ｔd が、
前記測定時間幅Ｔt よりも長い場合の動作を示すタイム
チャート

【図７】前記第１実施例での遅延時間測定値のばらつき
の分布を示すグラフ

【図８】本発明が適用された第２実施例の半導体チップ
上の論理回路の遅延時間測定回路の回路図

【図９】従来の遅延時間測定方法を示す接続図

【図１０】前記従来の測定方法における被測定回路及び
その周辺を示す回路図

【図１１】前記従来の測定方法のタイムチャート

【符号の説明】

１…半導体チップ ２…ＬＳＩ ３…ドライバ ３a 、２２…出力バッファ ４…コンパレータ ４a …比較器 ５…チップ上の論理回路 ５a …被測定回路 １２…タイミングパルス生成回路 １２a …ＥＯＲ論理ゲート １４…測定信号入力回路 １４a 、１８a …Ｄ型フリップフロップ １６、１６a …モデル遅延回路 １８…出力ラッチ回路 Ｓ１…第１入力信号 Ｓ２…第２入力信号 Ｓ３…タイミングパルス Ｓ４…信号 Ｓ５…測定入力パルス Ｓ６…測定出力パルス Ｓ７、Ｓ８…出力信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 13/08 8315−4Ｅ

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体チップ間でばらつく、当該遅延時間
   測定回路が作り込まれる同一の半導体チップ上に作り込
   まれる論理回路の遅延時間に対応して、同様に半導体チ
   ップ間でばらつく、その遅延入力からその遅延出力まで
   の遅延時間Ｔd の所定のモデル遅延回路と、 第１入力信号と第２入力信号との間の位相時間差に従っ
   た測定時間幅Ｔt のパルス幅のタイミングパルスを生成
   するタイミングパルス生成回路と、 前記タイミングパルスに従って測定入力パルスを生成
   し、該測定入力パルスを前記モデル遅延回路の前記遅延
   入力へと入力する測定信号入力回路と、 該測定信号入力回路からの前記測定入力パルスの入力に
   従って前記モデル遅延回路の前記遅延出力から出力され
   る測定出力パルスを、前記タイミングパルスに従ってラ
   ッチする出力ラッチ回路とを備えたことを特徴とする半
   導体チップ上の論理回路の遅延時間測定回路。