JP3123454B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3123454B2 JP3123454B2 JP09040702A JP4070297A JP3123454B2 JP 3123454 B2 JP3123454 B2 JP 3123454B2 JP 09040702 A JP09040702 A JP 09040702A JP 4070297 A JP4070297 A JP 4070297A JP 3123454 B2 JP3123454 B2 JP 3123454B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にリングオシレータ回路を用いてインバータの立
上がり時間と立下がり時間及びＭＯＳトランジスタのし
きい値を評価することが可能な半導体集積回路に関す
る。
し、特にリングオシレータ回路を用いてインバータの立
上がり時間と立下がり時間及びＭＯＳトランジスタのし
きい値を評価することが可能な半導体集積回路に関す
る。
【０００２】
【従来の技術】最近、ゲートアレイやセルベースＩＣな
どのＡＳＩＣにおいて動作速度及び回路の複雑度が急速
に増大しており、テスタを用いて良品／不良品の選別を
行うことが困難になってきている。例えば、システムク
ロックが１００ＭＨｚ以上で動作するＡＳＩＣを、実使
用動作に近いテストベクタを用いてテストするには、膨
大な作業工数とデバッグが必要となる。
どのＡＳＩＣにおいて動作速度及び回路の複雑度が急速
に増大しており、テスタを用いて良品／不良品の選別を
行うことが困難になってきている。例えば、システムク
ロックが１００ＭＨｚ以上で動作するＡＳＩＣを、実使
用動作に近いテストベクタを用いてテストするには、膨
大な作業工数とデバッグが必要となる。
【０００３】そこで、テストを容易化するために動作速
度を数ＭＨｚ〜数十ＭＨｚに落としてテストすることが
広く行われている。しかしながら、このテスト方法では
ファンクション動作としての良品／不良品の判定は可能
なものの、低速のテストで良品となったＩＣの中に、実
使用における高速動作で動作不良となるＩＣが混入する
危険性がある。
度を数ＭＨｚ〜数十ＭＨｚに落としてテストすることが
広く行われている。しかしながら、このテスト方法では
ファンクション動作としての良品／不良品の判定は可能
なものの、低速のテストで良品となったＩＣの中に、実
使用における高速動作で動作不良となるＩＣが混入する
危険性がある。
【０００４】上記の問題を解決するため、実開昭６０−
１０８０４０号公報にリングオシレータ回路を用いてイ
ンバータの遅延速度をモニタする方法が記載されてい
る。インバータの遅延時間ｔｄとリングオシレータの発
振周期Ｔの関係は次の（１）及び（２）式で表すことが
できる。
１０８０４０号公報にリングオシレータ回路を用いてイ
ンバータの遅延速度をモニタする方法が記載されてい
る。インバータの遅延時間ｔｄとリングオシレータの発
振周期Ｔの関係は次の（１）及び（２）式で表すことが
できる。
【０００５】 Ｔ＝Ｎ・ｔｄ ・・・（１） ｔｄ＝ｔｒ＋ｔｆ ・・・（２） ここで、Ｎはインバータの段数、ｔｒはインバータの立
上がり時間、ｔｆは立下がり時間である。インバータの
発振周期Ｔを測定することにより、（１）式から遅延時
間ｔｄを求めることができ、テストすべきＩＣが高速の
実使用状態で問題なく動作するかどうかを間接的に評価
することができる。
上がり時間、ｔｆは立下がり時間である。インバータの
発振周期Ｔを測定することにより、（１）式から遅延時
間ｔｄを求めることができ、テストすべきＩＣが高速の
実使用状態で問題なく動作するかどうかを間接的に評価
することができる。
【０００６】
【発明が解決しようとする課題】この従来のリングオシ
レータ回路では、半導体チップ上に標準的に用意してい
るインバータの遅延時間ｔｄしか測定することができ
ず、立上がり時間ｔｒ及び立下がり時間ｔｆを独立に測
定することができないという問題がある。
レータ回路では、半導体チップ上に標準的に用意してい
るインバータの遅延時間ｔｄしか測定することができ
ず、立上がり時間ｔｒ及び立下がり時間ｔｆを独立に測
定することができないという問題がある。
【０００７】そのため、立上がり時間ｔｒ及び立下がり
時間ｔｆに対して強い依存性がある回路については何ら
テストすることができず、動作周波数を低くしたファン
クションテストでは良品となるもののＩＣをセットに組
み込んで行う実機テストで不良となるものが発生すると
いう問題があった。
時間ｔｆに対して強い依存性がある回路については何ら
テストすることができず、動作周波数を低くしたファン
クションテストでは良品となるもののＩＣをセットに組
み込んで行う実機テストで不良となるものが発生すると
いう問題があった。
【０００８】通常、プリント基板又はセットの価格はＩ
Ｃ単体の価格の数十倍以上であり、後工程でプリント基
板又はセットが不良となることはコストアップの大きな
要因となる。
Ｃ単体の価格の数十倍以上であり、後工程でプリント基
板又はセットが不良となることはコストアップの大きな
要因となる。
【０００９】さらに最近のＡＳＩＣは、コンパレータ、
Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＰＬＬ回路など
のようにアナログ回路を搭載することが一般的になって
きており、アナログ回路の歩留りがＡＳＩＣとしての歩
留りを決定する場合が多い。従って、アナログ回路の特
性を決定する重要なパラメータであるＭＯＳトランジス
タのしきい値をテストで評価することが重要であるが、
従来のリングオシレータ回路を用いた方法では、ＭＯＳ
トランジスタのしきい値を評価することができない。
Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、ＰＬＬ回路など
のようにアナログ回路を搭載することが一般的になって
きており、アナログ回路の歩留りがＡＳＩＣとしての歩
留りを決定する場合が多い。従って、アナログ回路の特
性を決定する重要なパラメータであるＭＯＳトランジス
タのしきい値をテストで評価することが重要であるが、
従来のリングオシレータ回路を用いた方法では、ＭＯＳ
トランジスタのしきい値を評価することができない。
【００１０】また、Ｐチャネルトランジスタ及びＮチャ
ネルトランジスタそれぞれを単独にパッドに引き出して
カーブトレーサ等でしきい値を測定する方法は、通常ウ
ェハス上に形成された半導体チップの中で高々数個程度
しか測定しないので、しきい値のばらつきを評価するこ
とが困難である。
ネルトランジスタそれぞれを単独にパッドに引き出して
カーブトレーサ等でしきい値を測定する方法は、通常ウ
ェハス上に形成された半導体チップの中で高々数個程度
しか測定しないので、しきい値のばらつきを評価するこ
とが困難である。
【００１１】このため、本発明の目的は立上がり時間及
び立下がり時間を独立にテストすることが可能なリング
オシレータ回路を備えた半導体集積回路を提供すること
にある。
び立下がり時間を独立にテストすることが可能なリング
オシレータ回路を備えた半導体集積回路を提供すること
にある。
【００１２】また、本発明の他の目的はＰチャネルトラ
ンジスタ及びＮチャネルトランジスタのしきい値を独立
にテストすることが可能なリングオシレータ回路を備え
た半導体集積回路を提供することにある。
ンジスタ及びＮチャネルトランジスタのしきい値を独立
にテストすることが可能なリングオシレータ回路を備え
た半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】そのため、本発明による
半導体集積回路は、同一半導体基板上に形成した第１導
電型の第１のＭＯＳトランジスタと第２導電型の第１の
ＭＯＳトランジスタを縦続接続して構成した第１のイン
バータを奇数段リング状に接続した第１のリングオシレ
ータと、前記半導体基板上に形成したチャネル長および
チャネル幅が前記第１導電型の第１のＭＯＳトランジス
タのチャネル長及びチャネル幅とそれぞれ等しい第１導
電型の第２のＭＯＳトランジスタと、第２導電型の第２
のＭＯＳトランジスタを縦続接続して構成した第２のイ
ンバータを奇数段リング状に接続した第２のリングオシ
レータと、前記半導体基板上に形成したチャネル長およ
びチャネル幅が前記第２導電型の第１のＭＯＳトランジ
スタのチャネル長及びチャネル幅とそれぞれ等しい第２
導電型の第３のＭＯＳトランジスタと、第１導電型の第
３のＭＯＳトランジスタを縦続接続して構成した第３の
インバータを奇数段リング状に接続した第３のリングオ
シレータとを備え、前記第１のリングオシレータの発振
出力と前記第２の発振出力との位相差、または前記第１
のリングオシレータの発振出力と前記第３の発振出力と
の位相差を参照して、所定のチャネル長を有する前記Ｍ
ＯＳトランジスタを含むインバータの立上がり時間、ま
たは立下がり時間が算出されることを特徴としている。
半導体集積回路は、同一半導体基板上に形成した第１導
電型の第１のＭＯＳトランジスタと第２導電型の第１の
ＭＯＳトランジスタを縦続接続して構成した第１のイン
バータを奇数段リング状に接続した第１のリングオシレ
ータと、前記半導体基板上に形成したチャネル長および
チャネル幅が前記第１導電型の第１のＭＯＳトランジス
タのチャネル長及びチャネル幅とそれぞれ等しい第１導
電型の第２のＭＯＳトランジスタと、第２導電型の第２
のＭＯＳトランジスタを縦続接続して構成した第２のイ
ンバータを奇数段リング状に接続した第２のリングオシ
レータと、前記半導体基板上に形成したチャネル長およ
びチャネル幅が前記第２導電型の第１のＭＯＳトランジ
スタのチャネル長及びチャネル幅とそれぞれ等しい第２
導電型の第３のＭＯＳトランジスタと、第１導電型の第
３のＭＯＳトランジスタを縦続接続して構成した第３の
インバータを奇数段リング状に接続した第３のリングオ
シレータとを備え、前記第１のリングオシレータの発振
出力と前記第２の発振出力との位相差、または前記第１
のリングオシレータの発振出力と前記第３の発振出力と
の位相差を参照して、所定のチャネル長を有する前記Ｍ
ＯＳトランジスタを含むインバータの立上がり時間、ま
たは立下がり時間が算出されることを特徴としている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は、本発明の半導体集積回路の第１の
実施の形態を示す回路図であり、リングオシレータ１０
３は良く知られているようにインバータ３を奇数段直列
に接続し、ＡＮＤゲート３０の一方のゲートに奇数段直
列に接続した最後のインバータ３の出力を帰還して構成
している。リングオシレータ１０３の出力信号は出力バ
ッファ３１を介して比較回路４５に入力する。
実施の形態を示す回路図であり、リングオシレータ１０
３は良く知られているようにインバータ３を奇数段直列
に接続し、ＡＮＤゲート３０の一方のゲートに奇数段直
列に接続した最後のインバータ３の出力を帰還して構成
している。リングオシレータ１０３の出力信号は出力バ
ッファ３１を介して比較回路４５に入力する。
【００１６】同様に、リングオシレータ１０１，１０２
はインバータ１，２をそれぞれ奇数段直列に接続し、Ａ
ＮＤゲート１０，２０の一方のゲートにそれぞれ奇数段
直列に接続した最後のインバータ１，２の出力を帰還し
て構成している。
はインバータ１，２をそれぞれ奇数段直列に接続し、Ａ
ＮＤゲート１０，２０の一方のゲートにそれぞれ奇数段
直列に接続した最後のインバータ１，２の出力を帰還し
て構成している。
【００１７】また、リングオシレータ１０１，１０２の
出力はそれぞれ出力バッファ１１，２１を介してセレク
タ回路４４に入力する。出力バッファ１１又は出力バッ
ファ２１のいずれかの出力信号は、制御端子４７の信号
によりセレクタ回路により選択され、信号ｂとして比較
回路に４５に入力する。比較回路４５は、出力バッファ
３１から出力される信号ａとセレクタ回路から出力され
る信号ｂとを比較して、両方のパルス幅の差に相当する
信号ｃを出力端子４６に出力する。
出力はそれぞれ出力バッファ１１，２１を介してセレク
タ回路４４に入力する。出力バッファ１１又は出力バッ
ファ２１のいずれかの出力信号は、制御端子４７の信号
によりセレクタ回路により選択され、信号ｂとして比較
回路に４５に入力する。比較回路４５は、出力バッファ
３１から出力される信号ａとセレクタ回路から出力され
る信号ｂとを比較して、両方のパルス幅の差に相当する
信号ｃを出力端子４６に出力する。
【００１８】また、ＡＮＤゲート１０，２０，３０のも
う一方のゲートは入力バッファ４３の出力に接続され、
入力バッファ４３の入力は発振制御端子４１と抵抗４２
に接続されている。
う一方のゲートは入力バッファ４３の出力に接続され、
入力バッファ４３の入力は発振制御端子４１と抵抗４２
に接続されている。
【００１９】次に、図１に示す本発明の実施の形態によ
る半導体集積回路の動作について説明する。
る半導体集積回路の動作について説明する。
【００２０】最初に発振制御端子４１に信号が入力しな
い場合、入力バッファ４３の入力は抵抗４２によって接
地レベルにクランプされている。従って、入力バッファ
４３の出力は“０”となり、ＡＮＤゲート１０，２０，
３０の出力は共に“０”となる。また、インバータ１，
２，３はそれぞれ奇数段直列に接続されているので、Ａ
ＮＤゲート１０，２０，３０の他方のゲートはいずれも
“１”となり、リングオシレータ１０１，１０２，１０
３は発振を停止する。
い場合、入力バッファ４３の入力は抵抗４２によって接
地レベルにクランプされている。従って、入力バッファ
４３の出力は“０”となり、ＡＮＤゲート１０，２０，
３０の出力は共に“０”となる。また、インバータ１，
２，３はそれぞれ奇数段直列に接続されているので、Ａ
ＮＤゲート１０，２０，３０の他方のゲートはいずれも
“１”となり、リングオシレータ１０１，１０２，１０
３は発振を停止する。
【００２１】次に発振制御端子４１を“１”とすると、
入力バッファ４３の出力は“１”となる。従って、ＡＮ
Ｄゲート１０，２０，３０の一方のゲートは共に“１”
となり、リングオシレータ１０１，１０２，１０３は同
時に発振を開始する。また、出力バッファ１１，２１，
３１はそれぞれリングオシレータ１０１，１０２，１０
３の発振信号をうけてセレクタ回路４４及び比較回路４
５を駆動する。
入力バッファ４３の出力は“１”となる。従って、ＡＮ
Ｄゲート１０，２０，３０の一方のゲートは共に“１”
となり、リングオシレータ１０１，１０２，１０３は同
時に発振を開始する。また、出力バッファ１１，２１，
３１はそれぞれリングオシレータ１０１，１０２，１０
３の発振信号をうけてセレクタ回路４４及び比較回路４
５を駆動する。
【００２２】制御端子４７は、セレクタ回路４４に入力
する出力バッファ１１または出力バッファ２１の出力信
号のうちいずれかを選択し、比較回路４５に選択した信
号ｂを出力する。
する出力バッファ１１または出力バッファ２１の出力信
号のうちいずれかを選択し、比較回路４５に選択した信
号ｂを出力する。
【００２３】図２は、比較回路４５の一実施例を示す回
路図であり、エクスクルーシブＯＲゲート１個で比較回
路４５を構成している。
路図であり、エクスクルーシブＯＲゲート１個で比較回
路４５を構成している。
【００２４】図３に、比較回路４５に入力する信号ｂと
出力バッファ３１から出力される信号ａ及び比較回路４
５から出力端子４６に出力される信号ｃの波形を示す。
図３からわかるように比較回路４５は、信号ａと信号ｂ
の差信号を信号ｃとして出力する。
出力バッファ３１から出力される信号ａ及び比較回路４
５から出力端子４６に出力される信号ｃの波形を示す。
図３からわかるように比較回路４５は、信号ａと信号ｂ
の差信号を信号ｃとして出力する。
【００２５】また、インバータ１，２，３は図４に示す
ようにソースをそれぞれ電源及び接地に接続し、ドレイ
ンを共通接続したＰチャネルトランジスタ５１とＮチャ
ネルトランジスタ５２から構成される。
ようにソースをそれぞれ電源及び接地に接続し、ドレイ
ンを共通接続したＰチャネルトランジスタ５１とＮチャ
ネルトランジスタ５２から構成される。
【００２６】次に、リングオシレータ１０１，１０２，
１０３の発振周期について詳細に解析する。一般にリン
グオシレータの発振周期Ｔは（１）式及び（２）式で表
すことができる。ここで、立上がり時間ｔｒは鈴木八十
二著「ＣＭＯＳ回路の使い方（Ｉ）」（工業調査会、５
６ページ）を参照すると、次式のようになる。
１０３の発振周期について詳細に解析する。一般にリン
グオシレータの発振周期Ｔは（１）式及び（２）式で表
すことができる。ここで、立上がり時間ｔｒは鈴木八十
二著「ＣＭＯＳ回路の使い方（Ｉ）」（工業調査会、５
６ページ）を参照すると、次式のようになる。
【００２７】
【００２８】
【００２９】ここで、ＶｔｐはＰチャネルトランジスタ
のしきい値、Ｖｄｄは電源電圧、Ｌｐ，Ｗｐはそれぞれ
Ｐチャネルトランジスタの実効チャネル長と実効チャネ
ル幅、αはゲート酸化膜に反比例する定数、Ｃはインバ
ータの負荷容量である。
のしきい値、Ｖｄｄは電源電圧、Ｌｐ，Ｗｐはそれぞれ
Ｐチャネルトランジスタの実効チャネル長と実効チャネ
ル幅、αはゲート酸化膜に反比例する定数、Ｃはインバ
ータの負荷容量である。
【００３０】（３）式で第２項は、しきい値Ｖｔｐが
０．５Ｖ中心に対して±０．２Ｖ変化しても高々２％し
か変化しないのでＶｔｐ＝０．５Ｖ，Ｖｄｄ＝５Ｖのと
きの一定値と見なすことができ、（５）式のように変形
することができる。
０．５Ｖ中心に対して±０．２Ｖ変化しても高々２％し
か変化しないのでＶｔｐ＝０．５Ｖ，Ｖｄｄ＝５Ｖのと
きの一定値と見なすことができ、（５）式のように変形
することができる。
【００３１】
【００３２】ここで、Ｖｄｄ＝５Ｖ、Ｖｔｐ＜０．７Ｖ
だから１＞＞Ｖｔｐ／Ｖｄｄとなり（６）式が成立す
る。
だから１＞＞Ｖｔｐ／Ｖｄｄとなり（６）式が成立す
る。
【００３３】
【００３４】（６）式を用い、（５）式でＶｔｐ／Ｖｄ
ｄの２次の項を無視すると（７）式を得る。
ｄの２次の項を無視すると（７）式を得る。
【００３５】
【００３６】同様に、立下がり時間ｔｆは（８）式のよ
うにようになる。
うにようになる。
【００３７】
【００３８】ここで、ＶｔｎはＮチャネルトランジスタ
のしきい値、Ｌｎ，ＷｎはそれぞれＮチャネルトランジ
スタの実効チャネル長と実効チャネル幅、βはゲート酸
化膜に反比例する定数である。
のしきい値、Ｌｎ，ＷｎはそれぞれＮチャネルトランジ
スタの実効チャネル長と実効チャネル幅、βはゲート酸
化膜に反比例する定数である。
【００３９】従って、（１）、（２）、（７）、（８）
の各式より次の（９）式を得る。
の各式より次の（９）式を得る。
【００４０】
【００４１】図１でリングオシレータ１０１，１０２，
１０３を構成するインバータ１，２，３の段数を共に
Ｎ、発振周期をそれぞれＴ１，Ｔ２，Ｔｃとし、リング
オシレータ１０１を構成するインバータ１のＰチャネル
トランジスタ及びＮチャネルトランジスタの実効チャネ
ル幅をＷ、実効チャネル長をそれぞれＬｐ１，Ｌｎ１と
すると次の（１０）式が成り立つ。
１０３を構成するインバータ１，２，３の段数を共に
Ｎ、発振周期をそれぞれＴ１，Ｔ２，Ｔｃとし、リング
オシレータ１０１を構成するインバータ１のＰチャネル
トランジスタ及びＮチャネルトランジスタの実効チャネ
ル幅をＷ、実効チャネル長をそれぞれＬｐ１，Ｌｎ１と
すると次の（１０）式が成り立つ。
【００４２】
【００４３】同様に、リングオシレータ１０２を構成す
るインバータ２のＰチャネルトランジスタ及びＮチャネ
ルトランジスタの実効チャネル幅をＷ、実効チャネル長
をそれぞれＬｐ２，Ｌｎ２とし、リングオシレータ１０
３を構成するインバータ３のＰチャネルトランジスタ及
びＮチャネルトランジスタの実効チャネル幅をＷ、実効
チャネル長をそれぞれＬｐｃ，Ｌｎｃとすると次の（１
１）式及び（１２）式が成立する。
るインバータ２のＰチャネルトランジスタ及びＮチャネ
ルトランジスタの実効チャネル幅をＷ、実効チャネル長
をそれぞれＬｐ２，Ｌｎ２とし、リングオシレータ１０
３を構成するインバータ３のＰチャネルトランジスタ及
びＮチャネルトランジスタの実効チャネル幅をＷ、実効
チャネル長をそれぞれＬｐｃ，Ｌｎｃとすると次の（１
１）式及び（１２）式が成立する。
【００４４】
【００４５】
【００４６】（１０）式、（１２）式より（１３）式を
得る。
得る。
【００４７】
【００４８】同様に、（１１）式、（１２）式より（１
４）式を得る。
４）式を得る。
【００４９】
【００５０】（１３）式でＬｎ１＝Ｌｎｃとすると（１
５）式を得る。
５）式を得る。
【００５１】
【００５２】ここで、△Ｌｐ＝Ｌｐ１−Ｌｐｃである。
同様に、（１４）式でＬｐ２＝Ｌｐｃとすると（１６）
式を得る。
同様に、（１４）式でＬｐ２＝Ｌｐｃとすると（１６）
式を得る。
【００５３】
【００５４】ここで、△Ｌｎ＝Ｌｎ２−Ｌｎｃである。
【００５５】従って、（１５）式からリングオシレータ
１０１，１０２，１０３と同一半導体チップ上にある、
すなわち同一プロセス条件の任意の実効チャネル長Ｌを
有するインバータの立上がり時間ｔｒは、（１７）式で
求めることができる。
１０１，１０２，１０３と同一半導体チップ上にある、
すなわち同一プロセス条件の任意の実効チャネル長Ｌを
有するインバータの立上がり時間ｔｒは、（１７）式で
求めることができる。
【００５６】
【００５７】ここで、Ｎ，△Ｌｐは既知の値である。一
方、（Ｔ１−Ｔｃ）は次のようにして測定する。すなわ
ち、図１で制御端子４７を“１”にしてリングオシレー
タ１０１の発振出力を出力バッファ１１とセレクタ回路
４４を介して比較回路４５に信号ｂとして入力する。ま
た、リングオシレータ１０３の発振出力は、出力バッフ
ァ３１を介して比較回路４５に信号ａとして入力しかつ
信号ａと信号ｂは同期がとれているので、比較回路４５
の出力信号４５の出力信号ｃは、図３に示すように信号
ａと信号ｂとの差をとった信号となり、出力端子４６に
出力する。この信号をテスタ（図示せず）に取り込むこ
とにより、時間（Ｔ１−Ｔｃ）を測定することができ
る。
方、（Ｔ１−Ｔｃ）は次のようにして測定する。すなわ
ち、図１で制御端子４７を“１”にしてリングオシレー
タ１０１の発振出力を出力バッファ１１とセレクタ回路
４４を介して比較回路４５に信号ｂとして入力する。ま
た、リングオシレータ１０３の発振出力は、出力バッフ
ァ３１を介して比較回路４５に信号ａとして入力しかつ
信号ａと信号ｂは同期がとれているので、比較回路４５
の出力信号４５の出力信号ｃは、図３に示すように信号
ａと信号ｂとの差をとった信号となり、出力端子４６に
出力する。この信号をテスタ（図示せず）に取り込むこ
とにより、時間（Ｔ１−Ｔｃ）を測定することができ
る。
【００５８】従って、時間（Ｔ１−Ｔｃ）を測定するこ
とにより、（１７）式により立上がり時間ｔｒを求める
ことができ、立上がり時間ｔｒに関しての良／不良の判
定を行うことができる。
とにより、（１７）式により立上がり時間ｔｒを求める
ことができ、立上がり時間ｔｒに関しての良／不良の判
定を行うことができる。
【００５９】同様に、制御端子４７を“０”にしてリン
グオシレータ１０２の発振出力をセレクタ回路４４を介
して比較回路４５に入力することにより、時間（Ｔ２−
Ｔｃ）をテスタで測定し次の（１８）式から、リングオ
シレータ１０１，１０２，１０３と同一半導体チップ上
にある、すなわち同一プロセス条件の任意の実効チャネ
ル長Ｌを有するインバータの立下がり時間ｔｆを求める
ことができる。
グオシレータ１０２の発振出力をセレクタ回路４４を介
して比較回路４５に入力することにより、時間（Ｔ２−
Ｔｃ）をテスタで測定し次の（１８）式から、リングオ
シレータ１０１，１０２，１０３と同一半導体チップ上
にある、すなわち同一プロセス条件の任意の実効チャネ
ル長Ｌを有するインバータの立下がり時間ｔｆを求める
ことができる。
【００６０】
【００６１】従って、時間（Ｔ２−Ｔｃ）を測定するこ
とにより、（１８）式により立下がり時間ｔｆを求める
ことができ、立上がり時間ｔｆに関しての良／不良の判
定を行うことができる。
とにより、（１８）式により立下がり時間ｔｆを求める
ことができ、立上がり時間ｔｆに関しての良／不良の判
定を行うことができる。
【００６２】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００６３】図５は本発明の第２の実施の形態を示す回
路図であり、ＡＮＤゲート６０の一方のゲートは、発振
制御端子６２に信号が入らない状態では抵抗６３によっ
てクランプされるため、リングオシレータ１０６の発振
は停止する。
路図であり、ＡＮＤゲート６０の一方のゲートは、発振
制御端子６２に信号が入らない状態では抵抗６３によっ
てクランプされるため、リングオシレータ１０６の発振
は停止する。
【００６４】次に、発振制御端子６２に“１”を入力す
ると、リングオシレータ１０６は発振を開始し、出力バ
ッファ６１は発振出力を出力端子６５に出力する。同様
に、発振制御端子７２を“１”にすることにより、出力
バッファ７１はリングオシレータ１０７の発振出力を出
力端子７５に出力する。
ると、リングオシレータ１０６は発振を開始し、出力バ
ッファ６１は発振出力を出力端子６５に出力する。同様
に、発振制御端子７２を“１”にすることにより、出力
バッファ７１はリングオシレータ１０７の発振出力を出
力端子７５に出力する。
【００６５】いま、リングオシレータ１０６を構成する
インバータ６において、実効チャネル幅をＷとし、Ｐチ
ャネルトランジスタの実効チャンネル長がＮチャネルト
ランジスタの実効チャネル長よりも十分大きいとする
と、（９）式より（１９）式を得る。
インバータ６において、実効チャネル幅をＷとし、Ｐチ
ャネルトランジスタの実効チャンネル長がＮチャネルト
ランジスタの実効チャネル長よりも十分大きいとする
と、（９）式より（１９）式を得る。
【００６６】
【００６７】さらに、図５のリングオシレータ１０６，
１０７に供給する電源電圧Ｖｄｄを変化させ、電源電圧
Ｖｄｄ１及び電源電圧Ｖｄｄ２でリングオシレータ１０
６を発振させる。このとき、（１９）式は次の（２
０），（２１）式となる。
１０７に供給する電源電圧Ｖｄｄを変化させ、電源電圧
Ｖｄｄ１及び電源電圧Ｖｄｄ２でリングオシレータ１０
６を発振させる。このとき、（１９）式は次の（２
０），（２１）式となる。
【００６８】
【００６９】
【００７０】ここで、Ｔ（Ｖｄｄ１），Ｔ（Ｖｄｄ２）
は電源電圧がＶｄｄ１とＶｄｄ２のときの、リングオシ
レータ１０６の発振周期である。（２０）式、（２１）
式より（２２）式を得る。
は電源電圧がＶｄｄ１とＶｄｄ２のときの、リングオシ
レータ１０６の発振周期である。（２０）式、（２１）
式より（２２）式を得る。
【００７１】
【００７２】（２２）式には、ゲート膜厚及びモビリテ
ィに依存するαが出てこないため、Ｔ（Ｖｄｄ１），Ｔ
（Ｖｄｄ２）を図５に示すテスタ８１で測定することに
より、（２２）式によりＰチャネルトランジスタのしき
い値Ｖｔｐを正確に求めることができる。
ィに依存するαが出てこないため、Ｔ（Ｖｄｄ１），Ｔ
（Ｖｄｄ２）を図５に示すテスタ８１で測定することに
より、（２２）式によりＰチャネルトランジスタのしき
い値Ｖｔｐを正確に求めることができる。
【００７３】同様に、リングオシレータ１０７を構成す
るインバータ７において、Ｎチャネルトランジスタの実
効チャネル長をＰチャネルトランジスタの実効チャネル
長よりも十分大きくとると、インバータを構成するＮチ
ャネルトランジスタのしきい値を測定することが可能で
ある。
るインバータ７において、Ｎチャネルトランジスタの実
効チャネル長をＰチャネルトランジスタの実効チャネル
長よりも十分大きくとると、インバータを構成するＮチ
ャネルトランジスタのしきい値を測定することが可能で
ある。
【００７４】従って、リングオシレータ１０６を半導体
チップに搭載しておけば、Ｐチャネルトランジスタのし
きい値を各半導体チップごとに正確に測定することがで
き、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなどのアナロ
グ回路が搭載された場合も、上述した方法で測定したし
きい値を用いてアナログ回路の良／不良を判定すること
ができる。
チップに搭載しておけば、Ｐチャネルトランジスタのし
きい値を各半導体チップごとに正確に測定することがで
き、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなどのアナロ
グ回路が搭載された場合も、上述した方法で測定したし
きい値を用いてアナログ回路の良／不良を判定すること
ができる。
【００７５】
【発明の効果】以上説明したように、本発明による半導
体集積回路は、複数のリングオシレータの発振周期の差
を測定することにより、リングオシレータを構成するイ
ンバータの立上がり時間及び立下がり時間を独立に測定
することができる。このため、立上がり時間及び立下が
り時間に強い依存性を有する回路の良／不良の判定を効
率良く行うことができる。
体集積回路は、複数のリングオシレータの発振周期の差
を測定することにより、リングオシレータを構成するイ
ンバータの立上がり時間及び立下がり時間を独立に測定
することができる。このため、立上がり時間及び立下が
り時間に強い依存性を有する回路の良／不良の判定を効
率良く行うことができる。
【００７６】すなわち、半導体集積回路には一般に多数
の回路ブロックが搭載されているが、これらの回路ブロ
ックで使用されているＭＯＳトランジスタのチャネル長
は、ゲートアレイやマスタスライスＩＣ等を除き、各々
異なっている。そこで、幾つかの回路ブロックの特性が
立上がり時間又は立下がり時間に強く依存し、かつそれ
らの回路ブロックを構成するＭＯＳトランジスタが複数
のチャネル長からなる場合、チャネル長が異なるＭＯＳ
トランジスタを実際に半導体チップ上に形成しなくと
も、任意の実効チャネル長を有するインバータの立上が
り時間及び立下がり時間を計算によって求めることがで
きるので、本発明の半導体集積回路ではそれらの回路の
良／不良を判定することができる。
の回路ブロックが搭載されているが、これらの回路ブロ
ックで使用されているＭＯＳトランジスタのチャネル長
は、ゲートアレイやマスタスライスＩＣ等を除き、各々
異なっている。そこで、幾つかの回路ブロックの特性が
立上がり時間又は立下がり時間に強く依存し、かつそれ
らの回路ブロックを構成するＭＯＳトランジスタが複数
のチャネル長からなる場合、チャネル長が異なるＭＯＳ
トランジスタを実際に半導体チップ上に形成しなくと
も、任意の実効チャネル長を有するインバータの立上が
り時間及び立下がり時間を計算によって求めることがで
きるので、本発明の半導体集積回路ではそれらの回路の
良／不良を判定することができる。
【００７７】さらに、複数のリングオシレータの発振周
波数を電源電圧を変化させながら測定することにより、
Ｐチャネルトランジスタ及びＮチャネルトランジスタの
しきい値を効率よく測定することができる。これによ
り、半導体集積回路にアナログ回路を搭載した場合、ア
ナログ回路の特性に関係するＭＯＳトランジスタのしき
い値をリングオシレータの発振周波数から測定し、アナ
ログ回路の良／不良の判定をすることができ、アナログ
ディジタル混在ＬＳＩを効率よくテストすることが可能
である。
波数を電源電圧を変化させながら測定することにより、
Ｐチャネルトランジスタ及びＮチャネルトランジスタの
しきい値を効率よく測定することができる。これによ
り、半導体集積回路にアナログ回路を搭載した場合、ア
ナログ回路の特性に関係するＭＯＳトランジスタのしき
い値をリングオシレータの発振周波数から測定し、アナ
ログ回路の良／不良の判定をすることができ、アナログ
ディジタル混在ＬＳＩを効率よくテストすることが可能
である。
【図１】本発明の半導体集積回路の第１の実施の形態を
示す回路図である。
示す回路図である。
【図２】比較回路４５の一例を示す回路図である。
【図３】本発明の半導体集積回路の動作を説明するため
の概念的タイミングチャートである。
の概念的タイミングチャートである。
【図４】インバータ１，２，３，６，７をトランジスタ
を用いて表した回路図である。
を用いて表した回路図である。
【図５】本発明の半導体集積回路の第２の実施の形態を
示す回路図である。
示す回路図である。
１，２，３，６，７ インバータ １０，２０，３０，６０，７０ ＡＮＤゲート １１，２１，３１，６１，７１ 出力バッファ ４１，６２，７２ 発振制御端子 ４２，６３，７３ 抵抗 ４３，６４，７４ 入力バッファ ４４ セレクタ回路 ４５ 比較回路 ４６，６５，７５ 出力端子 ４７ 制御端子 ５１ Ｐチャネルトランジスタ ５２ Ｎチャネルトランジスタ ８１ テスタ １０１〜１０３，１０６，１０７ リングオシレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 27/04 27/04 Ｍ Ｈ０３Ｋ 3/354
Claims (5)
- 【請求項１】 同一半導体基板上に形成した第１導電型
の第１のＭＯＳトランジスタと第２導電型の第１のＭＯ
Ｓトランジスタを縦続接続して構成した第１のインバー
タを奇数段リング状に接続した第１のリングオシレータ
と、前記半導体基板上に形成したチャネル長およびチャネル
幅が前記第１導電型の第１のＭＯＳトランジスタのチャ
ネル長及びチャネル幅とそれぞれ等しい第１導電型の 第
２のＭＯＳトランジスタと、第２導電型の第２のＭＯＳ
トランジスタを縦続接続して構成した第２のインバータ
を奇数段リング状に接続した第２のリングオシレータ
と、前記半導体基板上に形成したチャネル長およびチャネル
幅が前記第２導電型の第１のＭＯＳトランジスタのチャ
ネル長及びチャネル幅とそれぞれ等しい第２導電型の 第
３のＭＯＳトランジスタと、第１導電型の第３のＭＯＳ
トランジスタを縦続接続して構成した第３のインバータ
を奇数段リング状に接続した第３のリングオシレータと
を備え、前記第１のリングオシレータの発振出力と前記第２の発
振出力との位相差、または前記第１のリングオシレータ
の発振出力と前記第３の発振出力との位相差を参照し
て、所定のチャネル長を有する前記ＭＯＳトランジスタ
を含むインバータの立上がり時間、または立下がり時間
が算出される ことを特徴とする半導体集積回路。 - 【請求項２】 同一半導体基板上に形成した第１導電型
の第１のＭＯＳトランジスタと第２導電型の第１のＭＯ
Ｓトランジスタを縦続接続して構成した第１のインバー
タを奇数段直列に接続して構成した第１のインバータ列
と、前記第１のインバータ列の最後の前記第１のインバ
ータの出力を２つの入力端子の一方の入力端子に接続
し、出力を前記第１のインバータ列の最初の前記第１の
インバータの入力に接続した第１のコントロールゲート
とを含む第１のリングオシレータと、前記半導体基板上に形成したチャネル長およびチャネル
幅が前記第１導電型の第１のＭＯＳトランジスタのチャ
ネル長及びチャネル幅とそれぞれ等しい第１導電型の 第
２のＭＯＳトランジスタと、第２導電型の第２のＭＯＳ
トランジスタを縦続接続して構成した第２のインバータ
を奇数段直列に接続して構成した第２のインバータ列
と、前記第２のインバータ列の最後の前記第２のインバ
ータの出力を２つの入力端子の一方の入力端子に接続
し、出力を前記第２のインバータ列の最初の前記第２の
インバータの入力に接続した第２のコントロールゲート
とを含む第２のリングオシレータと、前記半導体基板上に形成したチャネル長およびチャネル
幅が前記第２導電型の第１のＭＯＳトランジスタのチャ
ネル長及びチャネル幅とそれぞれ等しい第２導電型の 第
３のＭＯＳトランジスタと、第１導電型の第３のＭＯＳ
トランジスタを縦続接続して構成した第３のインバータ
を奇数段直列に接続して構成した第３のインバータ列
と、前記第３のインバータ列の最後の前記第３のインバ
ータの出力を２つの入力端子の一方の入力端子に接続
し、出力を前記第３のインバータ列の最初の前記第３の
インバータの入力に接続した第３のコントロールゲート
とを含む第３のリングオシレータとを備え、 前記第１のコントロールゲートの他方の入力端子と前記
第２のコントロールゲートの他方の入力端子と前記第３
のコントロールゲートの他方の入力端子とを発振制御端
子に共通接続し、前記発振制御端子に印加する信号によ
り前記第１乃至前記第３のリングオシレータの発振の停
止と開始が制御されるとともに、 前記第１のリングオシレータの発振出力と前記第２の発
振出力との位相差、または前記第１のリングオシレータ
の発振出力と前記第３の発振出力との位相差を参照し
て、所定のチャネル長を有する前記ＭＯＳトランジスタ
を含むインバータの立上がり時間、または立下がり時間
が算出される ことを特徴とする半導体集積回路。 - 【請求項３】 前記発振制御端子は、ロウレベルにプル
ダウンされていることを特徴とする請求項２記載の半導
体集積回路。 - 【請求項４】 前記第１のリングオシレータを構成する
任意の前記第１のインバータの出力を２つの入力端子の
一方に接続した比較回路と、 前記第２のリングオシレータを構成する任意の前記第２
のインバータの出力と前記第３のリングオシレータの任
意の前記第３のインバータの出力とをそれぞれ異なる入
力端子に接続し出力を前記比較回路の他の入力端子に接
続した制御端子を有する選択回路とを備え、 前記制御端子に印加する信号により前記第２のリングオ
シレータの発振出力と前記第３のリングオシレータの発
振出力のいずれかを選択して前記比較回路に出力し、前
記比較回路でこの信号と前記第１のリングオシレータの
出力信号との差をパルス出力することを特徴とする請求
項１記載の半導体集積回路。 - 【請求項５】 同一半導体基板上に形成した第１導電型
のＭＯＳトランジスタと、前記第１導電型のＭＯＳトラ
ンジスタのチャネル長より十分大きいチャネル長を有す
る第２導電型のＭＯＳトランジスタを縦続接続して構成
したインバータを奇数段リング状に接続したリングオシ
レータを備え、第１の電源電圧を前記リングオシレータに印加して得ら
れた前記リングオシレータの第１の発振出力と、前記第
１の電源電圧と異なる第２の電源電圧を前記リングオシ
レータに印加して得られた前記リングオシレータの第２
の発振出力とを参照して、前記第２導電型のＭＯＳトラ
ンジスタのしきい値電圧が算出される ことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09040702A JP3123454B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09040702A JP3123454B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242806A JPH10242806A (ja) | 1998-09-11 |
| JP3123454B2 true JP3123454B2 (ja) | 2001-01-09 |
Family
ID=12587915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09040702A Expired - Fee Related JP3123454B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123454B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5147196B2 (ja) * | 2005-06-01 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 素子基板 |
| JP4813440B2 (ja) * | 2007-10-03 | 2011-11-09 | 株式会社アドバンテスト | 電子デバイス及び解析方法 |
| US8154353B2 (en) * | 2009-11-03 | 2012-04-10 | Arm Limited | Operating parameter monitor for an integrated circuit |
| JP5987503B2 (ja) | 2012-07-02 | 2016-09-07 | 株式会社ソシオネクスト | リング発振器及び半導体装置 |
| JP6217087B2 (ja) | 2013-01-31 | 2017-10-25 | 株式会社ソシオネクスト | リング発振器及び半導体装置 |
| JP2018049924A (ja) * | 2016-09-21 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の動作方法、並びに製造方法 |
| WO2024142904A1 (ja) * | 2022-12-26 | 2024-07-04 | 東京エレクトロン株式会社 | 検査システム |
-
1997
- 1997-02-25 JP JP09040702A patent/JP3123454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242806A (ja) | 1998-09-11 |
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