JP4731990B2

JP4731990B2 - 半導体装置の評価方法

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Publication number: JP4731990B2
Application number: JP2005142852A
Authority: JP
Inventors: 悦子浅野; 清加藤; 豊塩野入; 昌彦早川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-05-20
Filing date: 2005-05-16
Publication date: 2011-07-27
Anticipated expiration: 2025-05-16
Also published as: JP2006003344A

Description

本発明は、半導体装置の評価方法に関する。特に、ＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）を用いた半導体装置の評価方法に関する。

ＣＰＵに代表される大規模集積回路は、コンピュータだけでなく様々な電化製品に搭載されるようになってきている。最近では電化製品のみならずカードなどにも搭載され利用されているがその利便性からきわめて速やかに普及が進んでいる。そして、今後もその用途は拡大してゆくと考えられている。

ところで、集積回路は膨大な数の半導体素子を特定の機能が得られるように配置し接続することで得られるが、動作しないなどの不都合が発生した場合、あまりにも多くの要素が存在する為、どのような原因により不都合が発生しているのか特定するのが非常に困難である。

そこで、このような集積回路の不良原因を解析するために、要素毎にＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）を作製し、評価を行うことがある（例えば特許文献１参照）。
特開平５−２９７０７７号公報

しかし、ＴＥＧ一つでは、パラメータに対する統計的な判断を行うことは難しく、また、集積回路へ影響を及ぼすパラメータも多数存在する。そのため、ある集積回路を設計する際に、より安定に動作を行うことができるパラメータを見いだすためには、非常に多くのＴＥＧを試作し、評価を行わなければいけないため、時間も手間もかかってしまう。

しかも、ＴＥＧを作成するロットが異なることによって発生するバラツキの影響と、注目するパラメータを変化させたことによる影響を分離することは非常に難しい。

そこで本発明では、簡便に、注目する要素もしくはパラメータに対する評価を行うことができる評価方法を提供する事を課題とする。また、より正確な結果を得ることができる評価方法を提供する事を課題とする。また、より迅速に結果を得ることができる評価方法を課題とする。

本発明は、複数の評価回路を同じ基板上に形成し、その複数の評価回路を同時に動作させ、該基板上に形成された選択回路により選択された一の評価回路の出力を適宜評価することを要旨とする。

また、本発明は、同一基板上に形成された複数のリングオシレータに、少なくとも一種の信号を共通して入力して前記複数のリングオシレータを同時に駆動させ、前記複数のリングオシレータより一のリングオシレータを選択し、前記選択した一のリングオシレータを測定して、前記測定により得られたデータを出力し、前記選択から前記出力までを繰り返す半導体装置の評価方法であって、前記複数のリングオシレータは段階的に容量を変化させたリングオシレータであり、前記リングオシレータの劣化速度よりも短い時間を１単位として前記複数のリングオシレータについての測定を行い、２単位以上の測定を行うことにより、前記測定により得られたデータの変動率を求めて前記複数のリングオシレータの劣化特性を評価することを要旨とする。

この評価方法は、入力は、同一の入力部より行い、出力は、同一の出力部より行う。

本発明は、同一基板上に形成されたｎ（ｎは自然数）個の回路を有する半導体装置の評価方法であって、前記ｎ個の回路は、第１のクロック信号に同期するｎ個のレジスタＡ１〜Ａｎと、第２のクロック信号に同期するｎ個のレジスタＢ１〜Ｂｎと、ｎ個のインバータチェーンＣ１〜Ｃｎとを有し、前記ｎ個のレジスタＡ１〜Ａｎ、前記ｎ個のレジスタＢ１〜Ｂｎ及び前記ｎ個のインバータチェーンＣ１〜Ｃｎにおいて、レジスタＡｉ（１≦ｉ≦ｎ）とレジスタＢｉの間にインバータチェーンＣｉが電気的に接続されており、前記第１のクロック信号を入力し、前記第１のクロック信号に対して遅延させた前記第２のクロック信号を入力して前記ｎ個のレジスタＢ１〜Ｂｎの出力信号を測定し、遅延時間を異ならせて前記第１のクロック信号の入力と前記第２のクロック信号の入力を繰り返して前記ｎ個のレジスタＢ１〜Ｂｎの出力信号を測定することを要旨とする。

この評価方法は、ｎ個のスイッチＤ１〜Ｄｎと、前記ｎ個のスイッチＤ１〜Ｄｎを制御するシフトレジスタとを有し、前記レジスタＢｉの出力は、スイッチＤｉを介して外部に出力される。

この評価方法は、前記ｎ個の回路それぞれは同じ回路構成を有し、前記第２のクロック信号の前記第１のクロック信号に対する遅延を段階的に変化させて測定を行うことにより、前記第２のクロック信号の遅延許容範囲を求める。

この評価方法は、前記ｎ個の回路それぞれは、異なる回路構成を有し、前記第２のクロック信号の前記第１のクロック信号に対する遅延の許容範囲を求める。

同一基板上に複数の回路と選択回路を設けることによって効率よく測定を行うことができる。また、同一基板上に複数の回路と選択回路を設けることによって精度良く評価することも可能となる。
また、様々なリングオシレータの劣化特性を評価することができる。各論理ゲートの出力負荷や段数の異なるリングオシレータの劣化特性をそれぞれ評価し、より複雑な論理回路の劣化特性と比較することで、リングオシレータを用いて、複雑な論理回路の劣化特性を簡単に評価することが可能となる。
また、第１のクロック信号及び第２のクロック信号間の遅延に対する動作マージンを評価することができる。さらに、ｎ個の回路を用いることでバラツキを考慮した評価を行うことができる。また、第１のクロック信号及び第２のクロック信号間の遅延の限界を知ることで薄膜トランジスタの特性とそのバラツキを考慮したマージンを素早く正確に把握することができ、設計にフィードバックすることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１（Ａ）は複数の評価回路と選択回路１０及び判定回路１１とを備えた評価用基板を示している。ｎ個の評価回路からの出力は同じ選択回路１０に入力されており、選択回路１０からの出力は判定回路１１に入力される。評価回路１〜評価回路ｎは、同じ回路構成としても良いし、異なる回路を混載しても良い。同じ回路構成とした場合には、レジスタンス、キャパシタンス、インダクタンスなどの回路パラメータをそれぞれの回路で異ならせても良い。評価回路を全く同じ回路構成とすると、複数の評価回路の動作を同時に評価することができる。異なる回路パラメータを有する回路構成とすると、複数のテストパラメータを同時に評価することができる。

図１（Ａ）の評価用基板は一入力一出力の構成となっている。この評価用基板を使えば、評価回路１〜評価回路ｎを同時に動作させ、選択回路１０により任意の評価回路を選択して、選択された評価回路の出力を判定回路１１に出力することができる。判定回路１１は評価回路の出力を演算処理する。演算処理の結果は、評価回路の動作状態を判定する為に必要なデータとすることができる。判定回路１１の出力をコンピュータに出力することによって、そのデータを画面で視認することができる。また、プリンタに出力してデータを印刷することができる。さらに、判定回路１１の出力を記録媒体に記録させることにより、評価回路の動作特性を時系列的に評価することができる。例えば、出力データの時間変化から、評価回路の動作寿命時間を推定することが可能となる。

複数の評価回路は選択回路によって選択され、選択された評価回路の出力のみが出力される。その選択方法はどのような選択方法であってもよい。すなわち、順次、若しくは任意に選択されても良いし、回路毎に重み付けを変えて選択されるようになっていても良い。また、使用者が適宜切り換えを行うことによって選択しても良い。評価回路の動作特性における経時変化を調べるには、評価回路１〜評価回路ｎが同じように選択されることが望ましい。また、どの場合においても出力がｎ個の評価回路のうちどの評価回路からの出力であるかがわかるように、出力された情報にアドレス情報を付加しても良い。

図１（Ａ）の評価用基板では、選択回路１０より選択が行われることによって、一つの出力のみが外部に出力されるため、外部へ出力する端子の接続を選択回路を設けない場合と比較して大幅に削減することができ、端子接続の際の接続不良や端子を接続する際の手間を減らすことが可能となる。

勿論、図１（Ａ）に示す評価用基板において、選択回路及び判定回路の構成を適宜設計変更すれば、一入力複数出力の評価用基板とすることができる。また、同様に、複数入力一出力、又は複数入力複数出力の評価用基板とすることができる。いずれにしても、複数の評価回路を同時に動作させ、複数の解析データを効率良く取得することができる。

図１（Ｂ）は、図１（Ａ）における選択回路１０及び判定回路１１の代わりにその二つを用いた場合と同じ動作をする選択判定回路１２を用いた場合を示している。その他の構成は同じであり、図１（Ａ）の評価用回路と同様に動作させることができ、同様の特徴を有している。

図１（Ｃ）は判定回路を設けず、選択回路１３で選択した回路の出力をそのまま出力をする構成を示している。出力先は、コンピュータ、又はコンピュータを介してプリンタ、ディスプレイ、記録媒体に接続することができる。その他の構成は同じであり、図１（Ａ）の評価用回路と同様に動作させることができ、同様の特徴を有している。

図１（Ａ）〜（Ｃ）において、評価回路はその評価目的に応じて様々なものを適用することができる。評価回路として、ＡＮＤ回路、ＮＯＲ回路、ＮＡＮＤ回路など論理回路の基本的な回路要素の評価を行うことができる。レジスタ、オシレータ、カウンタなど各種回路の評価を行うことができる。また、クロック同期するレジスタ間にインバータチェインを接続した回路のように、複数の機能回路を組み合わせて評価回路としても良い。その他にも、ダイナミックメモリセル、スタティックメモリセル、フラッシュメモリセルなどの評価を行うこともできる。

評価用基板は、ガラス又は石英基板上に作製したＴＦＴ、ガラス基板に形成したＴＦＴをプラスチック基板上に転置したＴＦＴ、単結晶シリコン基板などに作製したＭＯＳトランジスタ、ＳＯＩ基板に形成したＭＯＳトランジスタなどを使って、各種評価回路を形成することができる。

本実施の形態における評価用基板を使った評価方法は、ＣＰＵ、メモリ、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）に用いるＩＤタグ、液晶表示パネル、ＥＬ表示パネルなど半導体集積回路を使った様々な装置を製造する際に有用に利用することができる。すなわち、同じ製造工程で作製された評価用基板を使って、各種装置の動作特性や動作寿命時間を効率良く評価することができる。なお、評価用基板に限らず、各種装置に搭載する為の基板上に各種評価回路を形成しても良い。この場合、評価回路は装置の完成前に外しても良いし、残しても良い。

図１（Ａ）〜（Ｃ）で示す本実施の形態の評価用基板には、複数の評価回路が形成されている。この複数の評価用回路の出力を選択し、一の出力を行う選択回路が同じ基板上に備えられている。そのことにより、評価用基板への電力の供給や、信号の入出力を行うための端子の数が少なくて済む。外部機器に接続する端子の数が少ないことにより、接点不良に基づく動作不良の発生確率を低減することができる。また、評価項目を細分化して、多数の評価用回路を同一基板上に形成することができる。

以上のように、本実施の形態によれば、複数の回路を同時に動作させることから多くの独立した回路ＴＥＧを個々に測定するよりはるかに短時間で多くの回路を測定または評価できる。それにより、バラツキや統計データを正確に抽出することができる。また、一度に出力される情報が一の回路の出力のみであることから、時間で個々の回路を識別することができ、解析も簡便に行うことができる。また、これらの回路は同一基板上に作るので、工程毎のバラツキの影響を抑えることができる。そして比較すべき要素の特性をより正確に捉えることが可能となる。

評価用基板に複数形成する評価回路は、全てを全く同じ回路としても良いし、段階的に注目するパラメータのみを変化させた同じ回路であっても良い。使用者がどのような試験を行うかにより適宜選択できる。複数の評価回路に対して段階的に注目するパラメータを変化させることで、実際の回路における動作マージン、最適解などの解析を容易に行うことが可能になる。

また、複数の評価回路を、異なる回路構成で形成することで、特定の目的に対してどの回路が適切であるかを選択することができる。その際に、同条件で試験を行うことが可能である為、よりその回路の特性を反映した結果を得ることができる。

なお、本実施の形態と本明細書中の他の実施の形態の適用可能な概念を組み合わせて用いることも可能である。

（実施の形態２）
本実施の形態では、ｎ個の段階的に容量を変化させた同じリングオシレータを用いて、本発明の評価用基板を作成し、出力負荷が異なる（波形の遅延状況などが異なることによって印加されるストレスが異なる）ことの影響を検証する。出力はアナログ出力とし、図２を参照しながら説明する。

本実施の形態の目的の一つは様々なリングオシレータの劣化特性を評価することである。各論理ゲートの出力負荷や段数の異なるリングオシレータの劣化特性をそれぞれ評価し、より複雑な論理回路の劣化特性と比較することでリングオシレータを用いて、複雑な論理回路の劣化特性を簡単に評価することが可能となる。

本実施の形態における評価用基板は段階的に容量を変化させたｎ個のリングオシレータと各リングオシレータの出力をオン、オフするためのスイッチ１００と、シフトレジスタを有している。シフトレジスタのクロックを止めることによってスイッチのオン、オフを制御し、一つのリングオシレータを選択し、その出力を得る。シフトレジスタはｎ個のリングオシレータを順に選択し、それぞれのリングオシレータに対応する出力を得る。本実施の形態においては、シフトレジスタとスイッチ１００が実施の形態１における選択回路に相当し、判定回路は同一基板上に搭載されていない構成を説明している。また、判定回路は基板内もしくは基板外に設けられていても良いし、そのどちらにも設けられていなくても良い。

図２の構成は、アナログ出力であるため、オシロスコープやプロッタに直接出力して波形を観測することができる。この波形から発振周波数、振り幅、立ち上がり時間（ＲｉｓｅＴｉｍｅ）、立ち下がり時間（ＦａｌｌＴｉｍｅ）等多くの情報を得ることができる。劣化の評価を行う場合には、劣化速度に対して充分に短いΔＴを１単位として全リングオシレータについての測定を行い、２単位以上の測定を行うことでこれらの数値の変動率求めると良い。出力はそのまま、もしくはデジタル化や必要な部分を抽出、判定するなど適宜加工しても良い。また、記憶手段に蓄積して、必要に応じて読み出して評価を行うと良い。記憶手段に蓄積する際はコンピュータを介しても良い。

なお、本測定の結果、様々なリングオシレータの劣化特性を評価することができる。各論理ゲートの出力負荷や段数の異なるリングオシレータの劣化特性をそれぞれ評価し、より複雑な論理回路の劣化特性と比較することで、リングオシレータを用いて、複雑な論理回路の劣化特性を簡単に評価することが可能となる。

このような本発明の評価用基板を用いて評価を行うと、複数の回路を同時に動作させることから多くの独立した回路ＴＥＧを個別に測定するよりはるかに短時間で同数の回路を測定又は評価でき、バラツキや統計データを正確に抽出することができる。また、１出力であることから時間で個々の回路を識別することができ、解析も簡便に行うことができる。また、これらの回路は同一基板上に作るので、工程毎のバラツキの影響を抑えることができ、比較したい要素の影響をより正確に捉えることが可能となる。

また、段階的に容量を変化させ、出力負荷を異ならせることで、動作マージン、最適解などの解析を容易に行うことが可能になる。なお、選択回路としてはシフトレジスタの他にデコーダを用いても良い。

本実施の形態において、デジタル出力としたい場合は、例えば評価用基板を図３のような構成とすることでデジタル出力とすることが可能となる。本実施の形態においては２０ビットのカウンタを用いてリングオシレータを評価する。

デジタル出力の場合もシフトレジスタの各段の出力を利用することで、出力するリングオシレータを選択する。また、サンプリングパルスをカウンターに入力し、サンプリングパルスがｌｏｗである場合にリセット、ｈｉｇｈである場合にカウントとし、サンプリングパルスの幅でサンプリング時間を決定する。出力はデジタル出力であるため、ロジックアナライザで読み取り、電子ファイルを解析することで発振周波数等の情報を得ることができる。劣化の評価を行う場合にはこれらの数値の変動率を用いればよい。

また、測定時における発振周波数等を自動的に算出し、数値のみを最終的に記憶してゆくようにしても良い。使用者は必要に応じて記憶されたデータを読み出し、処理することによって所望の知見を得ることができる。また、各パラメータの算出以降の一連の処理を全てコンピュータにより実現しても良い。

なお、デジタル出力を行う際に用いられるシフトレジスタは図４のような構成のものを用いるとよい。なお、シフトレジスタの代わりにデコーダを用いても良い。

また、この際、カウンタは判定回路の一例としてもみなせる。すなわち、リングオシレータが出力したパルス数をサンプリング期間の間カウントし、例えば２^k個以上であればｋ番目のビットが”１”となることからｋ番目のビットは、パルス数が２^k個以上かどうかを判定したデータと考えることができる。

（実施の形態３）
本実施の形態では、ｎ個の同じリングオシレータを複数の回路として用いて、本発明の評価用基板を作成し、リングオシレータを構成する半導体素子バラツキによる影響を検証する為の構成である。出力はアナログ出力とし、図２を参照しながら説明する。

本実施の形態ではリングオシレータ一つで起こった劣化の結果とＣＰＵでの劣化の結果が異なる理由の一つとして、リングオシレータを構成する薄膜トランジスタなどの半導体素子の信頼性がばらついていることによる影響を想定しており、その影響を見る為に上記のような本発明の評価用基板を作成する。

本実施の形態における評価用基板は全く同様の構成のｎ個のリングオシレータと、各リングオシレータの出力をオン、オフするためのスイッチ１００と、シフトレジスタを有している。シフトレジスタのクロックを止めることによってスイッチのオン、オフを制御し、一つのリングオシレータを選択し、その出力を得る。本実施の形態においては、シフトレジスタとスイッチ１００が実施の形態１における選択回路に相当し、判定回路は同一基板上に搭載されていない構成を説明している。

この場合、アナログ出力であるため、オシロスコープやプロッタに直接出力して波形を観測することができる。この波形から発振周波数、振り幅、立ち上がり時間（ＲｉｓｅＴｉｍｅ）、立ち下がり時間（ＦａｌｌＴｉｍｅ）等多くの情報を得ることができる。劣化の評価を行う場合には、劣化速度に対して充分に短い時間（ΔＴ）を１単位として全リングオシレータについての測定を行い、２単位以上の測定を行うことで、各々のリングオシレータについてこれらの数値の変動率を求めると良い。出力はそのまま、もしくはデジタル化や必要な部分を抽出、判定するなど適宜加工しても良い。また、記憶手段に蓄積して、必要に応じて読み出して評価を行うと良い。記憶手段に蓄積する際はコンピュータを介しても良い。

なお、本測定の結果、最も劣化が激しいリングオシレータの劣化の度合いが、ＣＰＵにおける半導体素子起因の劣化に最も近いということができる。

このような本発明の評価用基板を用いて評価を行うと、複数の回路を同時に動作させること、１出力であること、から多くの独立した回路ＴＥＧを個別に測定するよりはるかに短時間で同数の回路を評価でき統計データを正確に抽出することができる。また、これらの回路は同一基板上に作るので、工程毎のバラツキの影響を抑えることができ、半導体素子の劣化が異なることの影響をより正確に捉えることが可能となる。

本実施の形態において、デジタル出力としたい場合は、評価用基板を図３のような構成とすることでデジタル出力とすることが可能となる。本実施の形態においては２０ビットのカウンタを用いてリングオシレータを評価する例を示した。デジタル出力の場合もシフトレジスタの各段の出力を利用することで、出力するリングオシレータを選択する。また、サンプリングパルスをカウンタに入力し、サンプリングパルスがｌｏｗである場合にリセット、ｈｉｇｈである場合にカウントとし、サンプリングパルスの幅でサンプリング時間を決定する。出力はデジタル出力であるため、ロジックアナライザで読み取り、電子ファイルを解析することで発振周波数等の情報を得ることができる。回路の劣化を評価する場合にはこれらの数値の変動率を用いればよい。

また、測定時における発振周波数等を自動的に算出し、数値のみを記憶してゆくようにしても良い。使用者は必要に応じて記憶されたデータを読み出し、処理することによって所望の知見を得ることができる。また、各パラメータの算出以降の一連の処理を全てコンピュータにより実現しても良い。

なお、デジタル出力を行う際に用いられるシフトレジスタは図４のような構成のものを用いるとよい。なお、選択回路としてはシフトレジスタの他にデコーダを用いても良い。

（実施の形態４）
本実施の形態ではＣＰＵ等の複雑な論理回路をモデリングした回路の動作マージンの評価方法及びその為に用いられる評価用基板、評価システムを図５を参照しながら説明する。

本実施の形態における評価用基板には、クロックＡに同期するｎ個のレジスタＡ１〜Ａｎと、クロックＢに同期するｎ個のレジスタＢ１〜ＢｎとレジスタＡｉ、レジスタＢｉ間に接続されたインバータチェイン２００ｉ（ｉは１〜ｎ）が形成されている。また、レジスタＡｉ、インバータチェイン２００ｉ、レジスタＢｉで一つの評価回路を構成しており、ｎ個の評価回路が形成されている。外部からの入力データはレジスタＡ１〜Ａｎに入力され、またレジスタＢ１〜Ｂｎの出力はスイッチを介して外部に出力される。シフトレジスタは実施の形態２や実施の形態３と同様にスイッチのオンオフをクロックを止めることによって制御し、一つの評価回路を選択し、その出力を得る。また、これらは共に同一基板上に形成され本発明の評価用基板を形成している。

ところで、論理回路は、通常、クロックに同期したレジスタ間に様々な負荷を有する様々な論理ゲートが接続された回路と考えることができる。この回路を簡単にモデリングしたものが図５に示した評価回路である。本評価回路の動作マージンは、レジスタ間のデータトランスファーの動作マージンと考えることができるが、動作マージンはレジスタ間の論理ゲートによる遅延δｇ、クロックスキュー（クロックＡとクロックＢ間の遅延δｃ）等に依存する。

例えば、本評価回路のインバータチェインを論理回路のクリティカルパス（最も動作マージンが厳しい条件の論理回路）にあわせこむことで、論理回路をモデリングすることができ、クロックスキューに対する動作マージンを評価することができる。さらに、多数の評価用回路を用いることでバラツキを考慮した評価を行うことができる。以下に、本実施の形態を用いた評価方法について説明する。

論理回路内の薄膜トランジスタの特性バラツキを考慮してクロックスキューの動作マージンを評価するためには、まず、ｎ個の評価回路は同じ構成により形成する。評価用回路は論理回路のクリティカルパスにあわせこむ。そして、レジスタＡｎに入力されるクロックＡに対してδｃ１だけ遅れさせたクロックＢをレジスタＢｎに入力してｎ個の評価回路それぞれの出力を測定する。

δｃ１が全ての評価用回路におけるクロックスキューにおける許容範囲内であった場合、出力は全て正常の出力となる。出力された結果は外部のロジックアナライザやオシロスコープ、モニタに出力されるようになっていても良いし、紙にプリントアウトされても良い。

また、出力は記憶手段に蓄積して、必要に応じて読み出して評価を行っても良い。記憶手段に蓄積する際はコンピュータを介しても良い。

続いて、δｃ１とは異なる遅延δｃ２であるクロックＢをレジスタＢｎに入力し同じように測定を行う。以下同様に測定を行う。δｃ２が評価回路の遅延における許容範囲内であった場合、出力は全て正常の出力となるし、許容範囲外となった場合は該当する評価回路の出力は異常となる。なお、本実施の形態ではδｃは小から大と変化させているが、特に制限はない。

これにより、当該論理回路内の薄膜トランジスタの特性バラツキによって、クロックスキューの許容範囲がどの程度変化するかを簡単に短時間で見積もることができ、また、同じ薄膜トランジスタの作成プロセスを経て作成されたＣＰＵにおけるクロックスキューをどの程度までに納めれば良いかの知見を簡単に短時間で得ることができる。

また、論理回路のクリティカルパスに相当するインバータチェインとして、様々な段数や負荷のインバータチェインを用いることでより多様な動作マージンの評価を行うことができる。

このようにδｃの限界を知ることで薄膜トランジスタの特性とそのバラツキを考慮したマージンを素早く正確に把握することができ、設計にフィードバックすることができる。また、これによりＣＰＵの歩留まり向上及び動特性の向上の為の設計変更を迅速に行うことができるようになる。

図５（Ｂ）に図５（Ａ）に示した回路において、正常動作及び異常動作になる場合についてタイミングチャートを示しながら説明する。なお、δｘはレジスタＡｘの出力が論理回路（図５（Ａ）においてはインバータチェイン２００ｘ）に入力され、論理回路から出力された地点（ｘ）における遅延であり、δｙはレジスタＡｙの出力が論理回路に入力され、論理回路から出力された地点Ｐ（ｙ）における遅延である。また、Ｌ（Ａ）は入力Ａに関する、Ｌ（Ｂ）は入力Ｂに関する、Ｌ（Ｃ）は入力Ｃに関する計算結果とする。また、図５（Ｂ）のタイミングチャートではクロックの立ち上がりエッジで反転するレジスタを用いた場合の例を示しており、期間Ａにおいて、Ｌ（Ａ）が、期間ＢにおいてＬ（Ｂ）が出力されるのが正常動作であるとする。

レジスタＡｎの出力はクロックＡに同期して同時に出力される。このレジスタＡｎの出力が論理回路部に入力されて出力されるまでに、論理回路部の薄膜トランジスタの特性や論理回路部の配線抵抗や容量によってレジスタＢｎ直前のＰ（ｎ）地点においてδｎの遅延が発生する。δｎは論理回路部の薄膜トランジスタの特性のバラツキや論理回路の構成の違いによって評価回路１〜ｎで各々異なる値をとる。そして、このδｎの遅延が生じた論理回路からの出力と、クロックＡに対してδｃだけ遅延させたクロックＢがレジスタＢｎに入力される。

論理回路部における信号の遅延がδｃｌｋより長いδｘである評価回路ｘの場合の出力は期間ＡにおいてＬ（Ａ）、期間ＢにおいてＬ（Ｂ）となり、正常動作であるが、論理回路部における信号の遅延がδｃｌｋより短いδｙである評価回路ｙの場合の出力は期間ＡにおいてＬ（Ｂ）、期間ＢにおいてＬ（Ｃ）と、異なる結果が出てきているため異常動作となる。

評価回路１〜ｎの構成を同じ構成とした場合は、クロックＢのクロックＡに対する遅延δｃを段階的に変化させて測定を行うことで、当該評価回路を構成する薄膜トランジスタの特性のバラツキに起因する論理回路部における遅延による異常動作が起きないようなクロックＢの遅延許容範囲を素早く正確に把握することが可能となる。

また、評価回路１〜ｎの論理回路部の構成を各々変化させて、各論理回路を有する評価用回路におけるクロックＢのクロックＡに対する遅延δｃｌｋの許容範囲を素早く正確に把握することが可能となる。

なお、図５の回路に図６のように判定回路を設けても良い。判定回路の参照レジスタには比較データが入力され、期間ＡにおいてＬ（Ａ）、期間ＢでＬ（Ｂ）が出力されるようになっている。この結果、図６の判定回路では判定回路からの出力が０であれば正常、１であれば異常と判断されることになる。

このようにして把握された結果をＣＰＵ等の論理回路の設計にフィードバックすることで、より精度の高い設計を行うことが可能となる。その結果、より動作的に信頼性の高い回路を提供することも可能となる。

ＣＰＵなどの大規模回路は、リングオシレータと比較して素子数が多い為、素子間のバラツキが重要なパラメータとなる。本発明の評価用基板は素子の劣化バラツキを多数のリングオシレータを用いて評価することを目的としている。多数のリングオシレータの劣化の分布を評価し、ＣＰＵ等の大規模回路に用いられる素子数に換算することでＣＰＵの劣化を評価することができる。

なお、本実施の形態と本明細書中の他の実施の形態の適用可能な概念を組み合わせて用いることももちろん可能である。

（実施の形態５）
本実施の形態では、本発明の評価方法をフローチャートを参照しながら説明する。

図７は図１（Ａ）に示した評価用基板を用いた場合のフローチャートである。まず、駆動する為の条件設定（３００）を行ったら、ｎ個の評価回路の駆動をスタートさせる（３０１）。続いて任意の回路のサンプリングを行い（３０２）、サンプリングデータの判定をして（３０３）、結果を出力する（３０４）。その後、サンプリングを継続して評価を続けるか否かを判定する（３０５）。評価継続、終了の判定基準は使用者が、あらかじめ適宜設定しておくが、その例としては、時間、サンプリング回数、判定結果及びサンプリングデータの値などが考えられる。もちろん手動で停止させてもかまわない。評価を継続することになったら回路のサンプリングに戻って一連の処理が繰り返される。３０５において、評価の終了が判定されたら回路の駆動が停止（３０６）され、評価が終了する。

図８は図７と異なる流れで評価を行った場合のフローチャートである。本フローチャートは図１（Ｃ）に示した評価用基板を用いた場合のフローチャートである。駆動する為の条件設定（３２０）を行い、ｎ個の評価回路の駆動をスタートさせ（３２１）、任意の回路のサンプリングを行う（３２２）所までは図７のフローチャートと同様であるが、サンプリングを行った後、サンプリングデータの判定を行わず、出力（３２３）を行う場合のフローチャートである。この後、図７と同様に評価の継続、終了を判定（３２４）して、継続と判定された場合は回路のサンプリング（３２２）に戻って処理を繰り返し、終了と判定した場合は回路の駆動が停止（３２５）され、評価が終了する。

本発明の評価方法で使用される評価用基板に設けられる回路の概念図。本発明の評価方法で使用される評価用基板に設けられる回路図。本発明の評価方法で使用される評価用基板に設けられる回路図。本発明に用いることができるシフトレジスタの回路図。本発明の評価方法で使用される評価用基板に設けられる回路図。本発明の評価方法で使用される評価用基板に設けられる判定回路の例。本発明の評価方法に対応するフローチャートの一例。本発明の評価方法に対応するフローチャートの一例。

符号の説明

１０選択回路
１１判定回路
１２選択判定回路
１３選択回路
１００スイッチ
２００インバータチェイン

Claims

同一基板上に形成された複数のリングオシレータに、少なくとも一種の信号を共通して入力して前記複数のリングオシレータを同時に駆動させ、
前記複数のリングオシレータより一のリングオシレータを選択し、
前記選択した一のリングオシレータを測定して、前記測定により得られたデータを出力し、
前記選択から前記出力までを繰り返す半導体装置の評価方法であって、
前記複数のリングオシレータは段階的に容量を変化させたリングオシレータであり、前記リングオシレータの劣化速度よりも短い時間を１単位として前記複数のリングオシレータについての測定を行い、２単位以上の測定を行うことにより、前記測定により得られたデータの変動率を求めて前記複数のリングオシレータの劣化特性を評価することを特徴とする半導体装置の評価方法。
請求項１において、
前記入力は、同一の入力部より行い、
前記出力は、同一の出力部より行うことを特徴とする半導体装置の評価方法。
同一基板上に形成されたｎ（ｎは自然数）個の回路を有する半導体装置の評価方法であって、
前記ｎ個の回路は、第１のクロック信号に同期するｎ個のレジスタＡ１〜Ａｎと、第２のクロック信号に同期するｎ個のレジスタＢ１〜Ｂｎと、ｎ個のインバータチェーンＣ１〜Ｃｎとを有し、
前記ｎ個のレジスタＡ１〜Ａｎ、前記ｎ個のレジスタＢ１〜Ｂｎ及び前記ｎ個のインバータチェーンＣ１〜Ｃｎにおいて、レジスタＡｉ（１≦ｉ≦ｎ）とレジスタＢｉの間にインバータチェーンＣｉが電気的に接続されており、
前記第１のクロック信号を入力し、前記第１のクロック信号に対して遅延させた前記第２のクロック信号を入力して前記ｎ個のレジスタＢ１〜Ｂｎの出力信号を測定し、
遅延時間を異ならせて前記第１のクロック信号の入力と前記第２のクロック信号の入力を繰り返して前記ｎ個のレジスタＢ１〜Ｂｎの出力信号を測定することを特徴とする半導体装置の評価方法。
請求項３において、
ｎ個のスイッチＤ１〜Ｄｎと、前記ｎ個のスイッチＤ１〜Ｄｎを制御するシフトレジスタとを有し、
前記レジスタＢｉの出力は、スイッチＤｉを介して外部に出力されることを特徴とする半導体装置の評価方法。
請求項３又は請求項４において、
前記ｎ個の回路それぞれは同じ回路構成を有し、前記第２のクロック信号の前記第１のクロック信号に対する遅延を段階的に変化させて測定を行うことにより、前記第２のクロック信号の遅延許容範囲を求めることを特徴とする半導体装置の評価方法。
請求項３又は請求項４において、
前記ｎ個の回路それぞれは、異なる回路構成を有し、前記第２のクロック信号の前記第１のクロック信号に対する遅延の許容範囲を求めることを特徴とする半導体装置の評価方法。