JPS63186461A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPS63186461A JPS63186461A JP1892587A JP1892587A JPS63186461A JP S63186461 A JPS63186461 A JP S63186461A JP 1892587 A JP1892587 A JP 1892587A JP 1892587 A JP1892587 A JP 1892587A JP S63186461 A JPS63186461 A JP S63186461A
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- JP
- Japan
- Prior art keywords
- circuit
- ring oscillator
- chip
- output signals
- oscillator circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮五且１
本発明は大規模集積回路に関し、特にリングオシレータ
回路を内蔵する大規模集積回路に関する。
回路を内蔵する大規模集積回路に関する。
従来技術
従来、この種の大規模集積回路（以下ＬＳＩとする）に
おいては、ＡＣ試験などの試験にはＩＣテスタが使用さ
れ、このＩＣテスタを使用できない場合には、ＬＳＩチ
ップ内の回路遅延時間を観測するためにリングオシレー
タ回路が実装されている。
おいては、ＡＣ試験などの試験にはＩＣテスタが使用さ
れ、このＩＣテスタを使用できない場合には、ＬＳＩチ
ップ内の回路遅延時間を観測するためにリングオシレー
タ回路が実装されている。
このリングオシレータ回路は第３図にその基本構成を示
す如く、ＬＳＩチップ内の各論理回路の基本要素となる
基本ゲート（第３図の例では、ナントゲート）１０によ
り構成されており、１人力を起動信号ａとし、他人力に
ゲート出力すが帰還された構造となっている。第４図（
ａ）、（ｂ）は第３図のリングオシレータの入力起動信
号ａとオシレータ出力すとの波形を示すタイムチャート
であり、（ａ）に示す如く入力起動信号ａの立上りに応
答してその出力すには（ｂ）に示す様な一定周期を有す
る繰返しパルス列信号が得られる。
す如く、ＬＳＩチップ内の各論理回路の基本要素となる
基本ゲート（第３図の例では、ナントゲート）１０によ
り構成されており、１人力を起動信号ａとし、他人力に
ゲート出力すが帰還された構造となっている。第４図（
ａ）、（ｂ）は第３図のリングオシレータの入力起動信
号ａとオシレータ出力すとの波形を示すタイムチャート
であり、（ａ）に示す如く入力起動信号ａの立上りに応
答してその出力すには（ｂ）に示す様な一定周期を有す
る繰返しパルス列信号が得られる。
このときの繰返しパルス列信号の１ｇＩのパルス幅ｔｏ
が、リングオシレータを構成する基本ゲート１０の遅延
時間に相当するものであり、よって、このリングオシレ
ータの発成出力すを観測することにより、基本ゲート１
０の遅延時間が１ｑられることになる。そして、ＬＳＩ
チップ内の各論理回路は一般にこの基本ゲート１０を複
数個接続することにより構成されるので、この基本ゲー
ト１０の遅延時間を観測することにより、結果的にＬＳ
Ｉチップ内の回路遅延時間を知ることができるのである
。尚、第５図はリングオシレータの他の例であり、第３
図に示した基本ゲート１０を奇数個縦続接続して構成し
、第３図のリングオシレータと同等機能を実現している
例である。このリングオシレータが用いられることもあ
る。
が、リングオシレータを構成する基本ゲート１０の遅延
時間に相当するものであり、よって、このリングオシレ
ータの発成出力すを観測することにより、基本ゲート１
０の遅延時間が１ｑられることになる。そして、ＬＳＩ
チップ内の各論理回路は一般にこの基本ゲート１０を複
数個接続することにより構成されるので、この基本ゲー
ト１０の遅延時間を観測することにより、結果的にＬＳ
Ｉチップ内の回路遅延時間を知ることができるのである
。尚、第５図はリングオシレータの他の例であり、第３
図に示した基本ゲート１０を奇数個縦続接続して構成し
、第３図のリングオシレータと同等機能を実現している
例である。このリングオシレータが用いられることもあ
る。
この様な構成のリングオシレータ回路は、ＬＳＩチップ
内の回路遅延時間を観測すべく、当該ＬＳＩチップ内に
単に１個のみしか実装されていないのが現状である。
内の回路遅延時間を観測すべく、当該ＬＳＩチップ内に
単に１個のみしか実装されていないのが現状である。
ＬＳＩは今後益々チップ内のセル数が増大する傾向にあ
り、それに比例して物理的なチップサイズも大きくなる
傾向にある。これにともないチップとチップとの間のみ
ならず、チップ内のセル生成でも製造技術的な問題とし
て性能上のバラツキが発生する可能性が十分ありうる。
り、それに比例して物理的なチップサイズも大きくなる
傾向にある。これにともないチップとチップとの間のみ
ならず、チップ内のセル生成でも製造技術的な問題とし
て性能上のバラツキが発生する可能性が十分ありうる。
このような従来のＬＳＩでは、リングオシレータ回路を
１回路のみしか実装していなかったので、チップとチッ
プとの間の遅延時間のバラツキを観測することは可能で
あるが、チップ内における遅延時間のバラツキまでは観
測できないという欠点がある。
１回路のみしか実装していなかったので、チップとチッ
プとの間の遅延時間のバラツキを観測することは可能で
あるが、チップ内における遅延時間のバラツキまでは観
測できないという欠点がある。
尺Ｈａとｌ仰
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、チップとチップとの間のみならず、チッ
プ内の回路遅延時間のバラツキを観測することができる
大規模集積回路の提供を目的とする。
されたもので、チップとチップとの間のみならず、チッ
プ内の回路遅延時間のバラツキを観測することができる
大規模集積回路の提供を目的とする。
発明の構成
本発明による大規模集積回路は、大規模集積回路チップ
内の回路遅延時間の差異を観測するために前記チップ内
に分散配設された複数のリングオシレータ回路と、外部
信号に応じて前記リングオシレータ回路の出力信号のう
ち一つを選択する選択手段とを有することを特徴とする
。
内の回路遅延時間の差異を観測するために前記チップ内
に分散配設された複数のリングオシレータ回路と、外部
信号に応じて前記リングオシレータ回路の出力信号のう
ち一つを選択する選択手段とを有することを特徴とする
。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、リングオシレータ回路
１〜４と、デコーダ回路５と、選択回路６とにより構成
されている。
において、本発明の一実施例は、リングオシレータ回路
１〜４と、デコーダ回路５と、選択回路６とにより構成
されている。
第２図は本発明の一実施例の実装状態を示す概略図であ
る。図において、ＬＳＩチップ７上の四隅に夫々リング
オシレータ回路１〜４が実装されていることが示されて
おり、リングオシレータ回路１〜４は第３図や第５図に
示した如く夫々間等の回路構成であり１．かつ各ゲート
間の配線長が等長となるように相対配置されている。
る。図において、ＬＳＩチップ７上の四隅に夫々リング
オシレータ回路１〜４が実装されていることが示されて
おり、リングオシレータ回路１〜４は第３図や第５図に
示した如く夫々間等の回路構成であり１．かつ各ゲート
間の配線長が等長となるように相対配置されている。
第１図と第２図とを用いて本発明の一実施例の動作につ
いて説明する。
いて説明する。
発振指示信号１０１はリングオシレータ回路１〜４に共
通に入力され、リングオシレータ回路１〜４の夫々の出
力信号１０２〜１０５は夫々選択回路６に入力されてい
る。リングオシレータ回路選択信号１１０ 、１１１は
夫々デコーダ回路５に入力され、デコーダ回路５からの
出力信号１１２〜１１５は選択回路６に入力されている
。選択回路６はリングオシレータ回路１〜４の出力信号
１０２〜１０５のうらのいずれかをデコーダ回路５から
の出力信号１１２〜１１５に応じて選択し、観測信号１
２０として出力する。
通に入力され、リングオシレータ回路１〜４の夫々の出
力信号１０２〜１０５は夫々選択回路６に入力されてい
る。リングオシレータ回路選択信号１１０ 、１１１は
夫々デコーダ回路５に入力され、デコーダ回路５からの
出力信号１１２〜１１５は選択回路６に入力されている
。選択回路６はリングオシレータ回路１〜４の出力信号
１０２〜１０５のうらのいずれかをデコーダ回路５から
の出力信号１１２〜１１５に応じて選択し、観測信号１
２０として出力する。
本発明の一実施例では、リングオシレータ回路１〜４が
同等な回路構成をなしており、発振指示信号１０１がリ
ングオシレータ回路１〜４まで等長で、等容量配線とな
っており、また、リングオシレータ回路１〜４の出力信
号１０２〜１０５が選択回路６まで等長で、等容量配線
となっており、さらに、デコーダ回路５の出力信号１１
２〜１１５が選択回路６ま゛で等長で、等容量配線とな
っていることが前提条件である。
同等な回路構成をなしており、発振指示信号１０１がリ
ングオシレータ回路１〜４まで等長で、等容量配線とな
っており、また、リングオシレータ回路１〜４の出力信
号１０２〜１０５が選択回路６まで等長で、等容量配線
となっており、さらに、デコーダ回路５の出力信号１１
２〜１１５が選択回路６ま゛で等長で、等容量配線とな
っていることが前提条件である。
まず、発振指示信号１０１は通常ｒＯＪとなっており、
リングオシレータ回路１〜４は動作しない。
リングオシレータ回路１〜４は動作しない。
発振指示信号１０１を「１」にすると、リングオシレー
タ回路１〜４は同時に発振動作を開始する。
タ回路１〜４は同時に発振動作を開始する。
発振周期は各リングオシレータ回路１〜４の遅延時間を
夫々ＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ４とすると、２Ｔ１．
２Ｔ２．２Ｔ３．２Ｔ４の夫々の周期ですングオシレー
タ回路１〜４は動作を行う。
夫々ＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ４とすると、２Ｔ１．
２Ｔ２．２Ｔ３．２Ｔ４の夫々の周期ですングオシレー
タ回路１〜４は動作を行う。
このとき、リングオシレータ回路選択信号１１０゜１１
１がデコーダ回路５に入力されると、デコーダ回路５は
リングオシレータ回路選択信号１１０ 、１１１をデコ
ードして、出力信号１１２〜１１５のうち１つをアクテ
ィブとし、アクティブとなった出力信号１１２〜１１５
により選択回路６はリングオシレータ回路１〜４の出力
信号１０２〜１０５のうち一つを観測信＠１２０として
出力する。
１がデコーダ回路５に入力されると、デコーダ回路５は
リングオシレータ回路選択信号１１０ 、１１１をデコ
ードして、出力信号１１２〜１１５のうち１つをアクテ
ィブとし、アクティブとなった出力信号１１２〜１１５
により選択回路６はリングオシレータ回路１〜４の出力
信号１０２〜１０５のうち一つを観測信＠１２０として
出力する。
セルが均一に製造されていれば、遅延時間Ｔ１〜Ｔ４は
同じとなり、ＴＩ ＝７２ ＝７３ ＝Ｔ４となるが、
ＩＮ上のバラツキがあれば、Ｔ１≠Ｔ２≠Ｔ３≠Ｔ４と
なり、チップ７内の遅延時間Ｔ１〜Ｔ４のバラツキが観
測可能となり、チップ７の選別の有効な手段として利用
できる。
同じとなり、ＴＩ ＝７２ ＝７３ ＝Ｔ４となるが、
ＩＮ上のバラツキがあれば、Ｔ１≠Ｔ２≠Ｔ３≠Ｔ４と
なり、チップ７内の遅延時間Ｔ１〜Ｔ４のバラツキが観
測可能となり、チップ７の選別の有効な手段として利用
できる。
このように、チップγ内の回路遅延時間Ｔ１〜Ｔ４の差
異を観測するために、チップ７内に均等に分散配設され
たリングオシレータ回路１〜４の出力信８１０２〜１０
５のうち一つをリングオシレータ回路選択信号１１０
、１１１に応じて選択するようにすることによって、チ
ップ７間のみならずチップ７内の回路遅延時間Ｔ１〜Ｔ
４のバラツキを観測することができ、チップ７の選択を
容易に行うことができる。
異を観測するために、チップ７内に均等に分散配設され
たリングオシレータ回路１〜４の出力信８１０２〜１０
５のうち一つをリングオシレータ回路選択信号１１０
、１１１に応じて選択するようにすることによって、チ
ップ７間のみならずチップ７内の回路遅延時間Ｔ１〜Ｔ
４のバラツキを観測することができ、チップ７の選択を
容易に行うことができる。
発明の詳細
な説明したように本発明によれば、チップ内の回路遅延
時間の差異を観測するために、チップ内に均等に分散配
設された複数のリングオシレータ回路の出力信号のうち
一つを外部信号に応じて選択するようにすることによっ
て、チップとチップとの間のみならず、チップ内の回路
遅延時間のバラツキを観測することができるという効果
がある。
時間の差異を観測するために、チップ内に均等に分散配
設された複数のリングオシレータ回路の出力信号のうち
一つを外部信号に応じて選択するようにすることによっ
て、チップとチップとの間のみならず、チップ内の回路
遅延時間のバラツキを観測することができるという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の実装状態を示す概略図、第３図はリ
ングオシレータ回路の回路図、第４図は第３図の回路の
動作波形図、第５図はリングオシレータ回路の他の回路
図である。 主要部分の符号の説明 １〜４・・・・・・リングオシレータ回路５・・・・・
・デコーダ回路 ６・・・・・・選択回路
本発明の一実施例の実装状態を示す概略図、第３図はリ
ングオシレータ回路の回路図、第４図は第３図の回路の
動作波形図、第５図はリングオシレータ回路の他の回路
図である。 主要部分の符号の説明 １〜４・・・・・・リングオシレータ回路５・・・・・
・デコーダ回路 ６・・・・・・選択回路
Claims (1)
- 大規模集積回路チップ内の回路遅延時間の差異を観測す
るために前記チップ内に分散配設された複数のリングオ
シレータ回路と、外部信号に応じて前記リングオシレー
タ回路の出力信号のうち一つを選択する選択手段とを有
することを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1892587A JPS63186461A (ja) | 1987-01-29 | 1987-01-29 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1892587A JPS63186461A (ja) | 1987-01-29 | 1987-01-29 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186461A true JPS63186461A (ja) | 1988-08-02 |
Family
ID=11985200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1892587A Pending JPS63186461A (ja) | 1987-01-29 | 1987-01-29 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63186461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003344A (ja) * | 2004-05-20 | 2006-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の評価方法。 |
| JP2007013119A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 素子基板、素子基板の検査方法、及び半導体装置の作製方法 |
| JP2009064857A (ja) * | 2007-09-05 | 2009-03-26 | Renesas Technology Corp | 半導体集積回路およびそのパターンレイアウト方法 |
-
1987
- 1987-01-29 JP JP1892587A patent/JPS63186461A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003344A (ja) * | 2004-05-20 | 2006-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の評価方法。 |
| JP2007013119A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 素子基板、素子基板の検査方法、及び半導体装置の作製方法 |
| JP2009064857A (ja) * | 2007-09-05 | 2009-03-26 | Renesas Technology Corp | 半導体集積回路およびそのパターンレイアウト方法 |
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