JPH0284817A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0284817A JPH0284817A JP63237014A JP23701488A JPH0284817A JP H0284817 A JPH0284817 A JP H0284817A JP 63237014 A JP63237014 A JP 63237014A JP 23701488 A JP23701488 A JP 23701488A JP H0284817 A JPH0284817 A JP H0284817A
- Authority
- JP
- Japan
- Prior art keywords
- pla
- true
- false
- substitute
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路装置に関し、特にプログラマブルロ
ジックアレイ（以後ＰＬＡと言う）に関する。
ジックアレイ（以後ＰＬＡと言う）に関する。
従来、こ種のＰＬＡは第３図の様な構成となっている。
図でＡＮＤ平面を構成するＭＯＳ）ランジスタ１０〜２
１は、プリチャージ信号２０５がアクティブの間ＭＯ３
）ランジスタ４０〜４３によりプリチャージされる。次
にサンプリング信号２００がアクティブの時サンプリン
グＭＯ３）ランジスタ３０〜３３が導通し、入力１〜３
に従って、必要な集積が選択され、ワード線６０〜６３
のいずれかが７クテイブになる。
１は、プリチャージ信号２０５がアクティブの間ＭＯ３
）ランジスタ４０〜４３によりプリチャージされる。次
にサンプリング信号２００がアクティブの時サンプリン
グＭＯ３）ランジスタ３０〜３３が導通し、入力１〜３
に従って、必要な集積が選択され、ワード線６０〜６３
のいずれかが７クテイブになる。
次にＯＲ平面は、プリチャージ信号２０３が７クテイブ
の間ＭＯ８）ランジスタフ０〜７２でビット線１１０〜
１１２をプリチャージする。次にサンプリング期間ワー
ド線６０〜６３のうちアクティブになったものに対応す
るディスチャージＭＯ８）ランジスタ８０〜８４が導通
し、ビット線１１０〜１１２のいずれかをディスチャー
ジし、９７〜９９に出力が得られる。
の間ＭＯ８）ランジスタフ０〜７２でビット線１１０〜
１１２をプリチャージする。次にサンプリング期間ワー
ド線６０〜６３のうちアクティブになったものに対応す
るディスチャージＭＯ８）ランジスタ８０〜８４が導通
し、ビット線１１０〜１１２のいずれかをディスチャー
ジし、９７〜９９に出力が得られる。
上述した従来のＰＬＡは、ビット線のディスチャージＭ
Ｏ８）ランジスタの数は、最小０個から最大積項の数ま
での範囲がある。
Ｏ８）ランジスタの数は、最小０個から最大積項の数ま
での範囲がある。
近年、集積回路装置は、微細化が進んでいるが、特に配
線の間隔が狭くなることで配線間の容量が無視出来なく
なってきている。特にＰＬＡのビット線に数個のＭＯＳ
）ランジスタしか接続されない場合、そのビット線のサ
ブストレートとの容量に比べとなりのビット線との容量
が大きくなるためＰＬＡが誤動作することななる。
線の間隔が狭くなることで配線間の容量が無視出来なく
なってきている。特にＰＬＡのビット線に数個のＭＯＳ
）ランジスタしか接続されない場合、そのビット線のサ
ブストレートとの容量に比べとなりのビット線との容量
が大きくなるためＰＬＡが誤動作することななる。
本発明によるＰＬＡは、ＯＲ平面の真と偽を入替える手
段と、出力の真と偽を入替えする手段を有している。
段と、出力の真と偽を入替えする手段を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の図であり、１〜９２まで第
３図と同じである０、第３図では、出力９７にはワード
線６０がアクティブになる時のみＬＯＷを出力するため
、６０にのみディスチャージＭＯ８）ランジスタが接続
されるが、第１図では、ワード線６１，６２．６３にデ
ィスチャージＭＯ８）ランジスタを接続し、インバータ
９３を追加することで同一の論理が実現でき、更に、接
合容量が増加するためクロストークに対して強くなる。
３図と同じである０、第３図では、出力９７にはワード
線６０がアクティブになる時のみＬＯＷを出力するため
、６０にのみディスチャージＭＯ８）ランジスタが接続
されるが、第１図では、ワード線６１，６２．６３にデ
ィスチャージＭＯ８）ランジスタを接続し、インバータ
９３を追加することで同一の論理が実現でき、更に、接
合容量が増加するためクロストークに対して強くなる。
第２図は本発明の第２の実施例である。
第２図では、インバータ１１３〜１１５を設ける事でサ
ンプリング用ＭＯ８）ランジスタ９４〜９６をインバー
タ９０〜９２．又は１１３〜１１５のいずれかに接続す
るととで、真、偽の選択が可能となり、ＰＬＡのコード
処理を計算機で行なう場合、真、偽の変換を自動化でき
る利点がある。
ンプリング用ＭＯ８）ランジスタ９４〜９６をインバー
タ９０〜９２．又は１１３〜１１５のいずれかに接続す
るととで、真、偽の選択が可能となり、ＰＬＡのコード
処理を計算機で行なう場合、真、偽の変換を自動化でき
る利点がある。
以上説明したように、本発明は、ＰＬＡのビット線の真
、偽、及び出力の真、偽を変換することによりクロスト
ークに強いＰＬＡを実現できる効果がある。
、偽、及び出力の真、偽を変換することによりクロスト
ークに強いＰＬＡを実現できる効果がある。
第１図および第２図は夫々本発明の実施例を示す回路図
、第３図は従来例の回路図である。 １〜３・・・・・・ＰＬＡ入力、４〜６・・・・・・イ
ンバータ、１０〜２１・・・・・・ディスチャージＭＯ
８）ランジスタ、３０〜３３・・・・・・サンプリング
ＭＯ８）ランジスタ、４０〜４３・・・・・・プリチャ
ージＭＯ８）ランジスタ、５０〜５３・・・・・・イン
バータ、６０〜６３・・・・・・ワード線、７０〜７２
・・・・・・プリチャージＭＯＳトランジスタ、８０〜
８６・・・・・・ディスチャージＭＯ８）ランジスタ、
９０〜９２・・・・・・インバータ、９４〜９６・・・
・・・サンプリングＭＯ８）ランジスタ、９７〜９９・
・・・・・インバータ、１１０〜１１２・・・・・・ビ
ット線、１１３〜１１５・・・・・・インバータ、２０
０・・・・・・サンプリング信号、２０１〜２０２・・
・・・・電源、２０３．２０５・・・・・・プリチャー
ジ信号、２０４・・・・・・サンプリング信号。 代理人 弁理士 内 原 晋 阜 ｌ 図 華 図 革 回
、第３図は従来例の回路図である。 １〜３・・・・・・ＰＬＡ入力、４〜６・・・・・・イ
ンバータ、１０〜２１・・・・・・ディスチャージＭＯ
８）ランジスタ、３０〜３３・・・・・・サンプリング
ＭＯ８）ランジスタ、４０〜４３・・・・・・プリチャ
ージＭＯ８）ランジスタ、５０〜５３・・・・・・イン
バータ、６０〜６３・・・・・・ワード線、７０〜７２
・・・・・・プリチャージＭＯＳトランジスタ、８０〜
８６・・・・・・ディスチャージＭＯ８）ランジスタ、
９０〜９２・・・・・・インバータ、９４〜９６・・・
・・・サンプリングＭＯ８）ランジスタ、９７〜９９・
・・・・・インバータ、１１０〜１１２・・・・・・ビ
ット線、１１３〜１１５・・・・・・インバータ、２０
０・・・・・・サンプリング信号、２０１〜２０２・・
・・・・電源、２０３．２０５・・・・・・プリチャー
ジ信号、２０４・・・・・・サンプリング信号。 代理人 弁理士 内 原 晋 阜 ｌ 図 華 図 革 回
Claims (1)
- イナミック回路で構成されたプログラマブルロジックア
レイを有する集積回路において、論理和平面の一部のビ
ット線の真と偽を反転させ、一部の出力の真と偽を反転
させた事を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237014A JPH0284817A (ja) | 1988-09-20 | 1988-09-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237014A JPH0284817A (ja) | 1988-09-20 | 1988-09-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284817A true JPH0284817A (ja) | 1990-03-26 |
Family
ID=17009110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237014A Pending JPH0284817A (ja) | 1988-09-20 | 1988-09-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284817A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478134A2 (en) * | 1990-09-24 | 1992-04-01 | Altera Corporation | Methods and apparatus for reducing coupling noise in programmable logic devices |
| EP0891045A1 (en) * | 1997-07-11 | 1999-01-13 | Hewlett-Packard Company | A coupling charge compensation device for VLSI circuits |
| WO2004100377A1 (en) | 2003-05-12 | 2004-11-18 | Koninklijke Philips Electronics N.V. | Clamping circuit to counter parasitic coupling |
| US7275193B1 (en) * | 2005-08-11 | 2007-09-25 | Xilinx, Inc. | Method and apparatus for measuring crosstalk on a programmable logic device |
-
1988
- 1988-09-20 JP JP63237014A patent/JPH0284817A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478134A2 (en) * | 1990-09-24 | 1992-04-01 | Altera Corporation | Methods and apparatus for reducing coupling noise in programmable logic devices |
| EP0478134B1 (en) * | 1990-09-24 | 1997-06-25 | Altera Corporation | Methods and apparatus for reducing coupling noise in programmable logic devices |
| EP0891045A1 (en) * | 1997-07-11 | 1999-01-13 | Hewlett-Packard Company | A coupling charge compensation device for VLSI circuits |
| WO2004100377A1 (en) | 2003-05-12 | 2004-11-18 | Koninklijke Philips Electronics N.V. | Clamping circuit to counter parasitic coupling |
| US7275193B1 (en) * | 2005-08-11 | 2007-09-25 | Xilinx, Inc. | Method and apparatus for measuring crosstalk on a programmable logic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5612633A (en) | Circuit for simultaneously inputting and outputting signals on a single wire | |
| US4032894A (en) | Logic array with enhanced flexibility | |
| US4369500A (en) | High speed NXM bit digital, repeated addition type multiplying circuit | |
| JPH0645912A (ja) | 構成を変更可能な記憶回路 | |
| JPH0214488A (ja) | 半導体記憶装置とこれを用いたデータパス | |
| JP2747223B2 (ja) | 半導体集積回路 | |
| JPH08321183A (ja) | 半導体記憶装置のデータ入力回路 | |
| USRE31287E (en) | Asynchronous logic array | |
| JPH01216622A (ja) | 論理回路 | |
| JPH0284817A (ja) | 集積回路 | |
| US4583012A (en) | Logical circuit array | |
| KR860006875A (ko) | 반도체 장치 | |
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| US3584205A (en) | Binary arithmetic and logic manipulator | |
| JPH05210577A (ja) | チップ選択端子対を備える半導体装置 | |
| JP2501639B2 (ja) | 半導体集積回路装置 | |
| JPS60244111A (ja) | デイジタルフイルタ回路 | |
| US5493525A (en) | Carry-chain compiler | |
| JPS63186461A (ja) | 大規模集積回路 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPH01146188A (ja) | 半導体回路 | |
| JPS6145265B2 (ja) | ||
| JPH01202920A (ja) | 論理回路 | |
| JPS6391895A (ja) | 半導体記憶装置 | |
| JPS63215052A (ja) | 半導体集積回路装置 |