JPS6391895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6391895A JPS6391895A JP61237723A JP23772386A JPS6391895A JP S6391895 A JPS6391895 A JP S6391895A JP 61237723 A JP61237723 A JP 61237723A JP 23772386 A JP23772386 A JP 23772386A JP S6391895 A JPS6391895 A JP S6391895A
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- Japan
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- ram
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- gate array
- chip
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＲＡＭ ＆ ＬＯＧＩＣＯ成のチップにおいて、Ｒ
ＡＭの入出力ゲートをＬＯＧｉＣ部で構成することによ
りＲＡＭの高速化を図る。
ＡＭの入出力ゲートをＬＯＧｉＣ部で構成することによ
りＲＡＭの高速化を図る。
本発明は半導体記４．９装置、詳しくは１つのチップに
ＲＡＭ （ランダム アクセス メモリ）とＬＯＧ４Ｃ
（ゲートアレイによる論理回路）を搭載した集積回路装
置に関する。
ＲＡＭ （ランダム アクセス メモリ）とＬＯＧ４Ｃ
（ゲートアレイによる論理回路）を搭載した集積回路装
置に関する。
メモリやロジックはそれぞれ独立の集積回路で構成され
るのが普通であるが、これらを混存させて、メモリデー
タを論理回路で加工して入出力する等の用に供するもの
がある。
るのが普通であるが、これらを混存させて、メモリデー
タを論理回路で加工して入出力する等の用に供するもの
がある。
メモリ （ＲＡＭ）は一般に入カバソファ、デコーダド
ライバ、メモリセルアレイ、出カバソファの構成を有し
、メモリをアクセスするアドレスＡｉ（ｉ＝ｏ、１．２
．・・・・・・）が入カバソファでＡｉとＡｔにされ、
これらがデコーダに入って該アドレスで定まるワード線
及びビット線を選択し、これらのワード線とビ・ノド線
の交点のメモリセルの記憶データをセンスアンプで増幅
し、データバスを通して出カバソファへ導き、該出力バ
ッファより外部へ出力する。
ライバ、メモリセルアレイ、出カバソファの構成を有し
、メモリをアクセスするアドレスＡｉ（ｉ＝ｏ、１．２
．・・・・・・）が入カバソファでＡｉとＡｔにされ、
これらがデコーダに入って該アドレスで定まるワード線
及びビット線を選択し、これらのワード線とビ・ノド線
の交点のメモリセルの記憶データをセンスアンプで増幅
し、データバスを通して出カバソファへ導き、該出力バ
ッファより外部へ出力する。
このようなＲＡＭをチップ上に複数個例えば４個配設し
、該チップのＲＡＭ部以外の領域はゲートアレイとした
集積回路では、一般にゲートアレイのチップ周辺はポン
ディングパッド群、中央部は内部ゲート群、これらのポ
ンディングパッド群と内部ゲート群の間は入出力（Ｉ
１０）バッファ群であるので、メモリをアクセスするア
ドレスはポンディングパッドから大カバソファに入り、
それよりチップ上配線を通ってＲＡＭの入カバソファに
入り、という経路をとり、また出力データはＲＡＭの出
カバソファよりチップ上配線を通って上記入出カバソフ
ァ群の出カバソファへ入り、ボンディングバンドを通り
そしてパッケージの端子ピンを通して外部へ出力される
ことになる。
、該チップのＲＡＭ部以外の領域はゲートアレイとした
集積回路では、一般にゲートアレイのチップ周辺はポン
ディングパッド群、中央部は内部ゲート群、これらのポ
ンディングパッド群と内部ゲート群の間は入出力（Ｉ
１０）バッファ群であるので、メモリをアクセスするア
ドレスはポンディングパッドから大カバソファに入り、
それよりチップ上配線を通ってＲＡＭの入カバソファに
入り、という経路をとり、また出力データはＲＡＭの出
カバソファよりチップ上配線を通って上記入出カバソフ
ァ群の出カバソファへ入り、ボンディングバンドを通り
そしてパッケージの端子ピンを通して外部へ出力される
ことになる。
しかしながらか＼る経路では入出カバソファを２度通る
ことになり、信号伝播遅れが加わる等の問題がある。
ことになり、信号伝播遅れが加わる等の問題がある。
ポンディングパッド近傍の入出カバソファも、ＲＡＭの
人出カバソファも共通する所が多く、これらは一方で済
ませることができるものである。
人出カバソファも共通する所が多く、これらは一方で済
ませることができるものである。
ポンディングパッドから直接ＲＡＭの入出カバソファへ
導くようにすることも考えられるが、この場合は該ポン
ディングパッドからＲＡ Ｍ大カバソファまでの配線の
寄生容量が入力容量となり、チップ上に複数個のＲＡ
Ｍがある場合は各々への配線の寄生容量が全て入力容量
になり、かつ各々への配線の長さはそれぞれ異なるから
信号伝播遅れに差がある等の問題が生じる。
導くようにすることも考えられるが、この場合は該ポン
ディングパッドからＲＡ Ｍ大カバソファまでの配線の
寄生容量が入力容量となり、チップ上に複数個のＲＡ
Ｍがある場合は各々への配線の寄生容量が全て入力容量
になり、かつ各々への配線の長さはそれぞれ異なるから
信号伝播遅れに差がある等の問題が生じる。
本発明はか＼る点を改善したＲＡＭ搭載ゲートアレイを
提供しようとするものである。
提供しようとするものである。
第１図に示すように本発明ではチップ１０上に複数個本
例では４個のＲＡＭ１２，１４．１６゜１８を設け、こ
れらのＲＡＭ以外のチップ上領域はゲートアレイとする
。２２は該ゲートアレイのポンディングパッド群であり
、また図示しないがチップ中央部には内部ゲート群が構
成され、ポンディングパッド部と内部ゲート群の間の環
状領域には入／出カバソファが構成される。勿論ゲート
アレイであるからこれらは未結線のものであり、ユーザ
等の要求に従って結線して所要形式のゲート及びバッフ
ァとする。
例では４個のＲＡＭ１２，１４．１６゜１８を設け、こ
れらのＲＡＭ以外のチップ上領域はゲートアレイとする
。２２は該ゲートアレイのポンディングパッド群であり
、また図示しないがチップ中央部には内部ゲート群が構
成され、ポンディングパッド部と内部ゲート群の間の環
状領域には入／出カバソファが構成される。勿論ゲート
アレイであるからこれらは未結線のものであり、ユーザ
等の要求に従って結線して所要形式のゲート及びバッフ
ァとする。
本発明ではＲＡＭ１２，１４．１６．１８は入／出カバ
ソファのないＲＡＭ （裸のＲＡＭ）とする。即ちＲＡ
Ｍは前述のようにまた第３図に示すように大カバソファ
３２、デコーダドライバ３４、メモリセル３６、プリセ
ンスアンプ３８、センスアンプ４０、出力バッファ４２
の構成を有するが、入力バッファ３２および出カバソフ
ァ４２を除いて第２図の如くし、これらの大力バッファ
３２および出力バッファ４２はポンディングパッド近傍
のゲートアレイで構成する。第１図のバッファ４６がこ
れで、各ＲＡＭとは配線４８を通して接続する。ゲート
アレイであるから、メモリのＩ１０バッファに適した構
成の回路にすることはＳ易である。配線４８は、ゲート
アレイの配線領域を通して行なう。即ちゲートアレイは
素子形成領域と配線領域とがあり、配線領域は仮想格子
線で区分されるが、配線４８は該配線領域を該仮想格子
線に沿って形成する。
ソファのないＲＡＭ （裸のＲＡＭ）とする。即ちＲＡ
Ｍは前述のようにまた第３図に示すように大カバソファ
３２、デコーダドライバ３４、メモリセル３６、プリセ
ンスアンプ３８、センスアンプ４０、出力バッファ４２
の構成を有するが、入力バッファ３２および出カバソフ
ァ４２を除いて第２図の如くし、これらの大力バッファ
３２および出力バッファ４２はポンディングパッド近傍
のゲートアレイで構成する。第１図のバッファ４６がこ
れで、各ＲＡＭとは配線４８を通して接続する。ゲート
アレイであるから、メモリのＩ１０バッファに適した構
成の回路にすることはＳ易である。配線４８は、ゲート
アレイの配線領域を通して行なう。即ちゲートアレイは
素子形成領域と配線領域とがあり、配線領域は仮想格子
線で区分されるが、配線４８は該配線領域を該仮想格子
線に沿って形成する。
この半導体記憶装置では、アドレスＡｉ （ｉ＝０．
１１ ２．・・・・・・）は図示していないパッケージ
の端子ビン、配線、ボンディングワイヤを通ってチップ
のボンディングバンド２２に入り、更に入／出カバソフ
ァ４６に入ってこ＼でＡｉとＡｉにされ、配線（アドレ
スバス及びデータバス等）４８を通って各ＲＡＭ１２，
１４，１６．１８のデコーダドライバ３４に入る。該ア
ドレスに従ってワードデコーダはワード線選択出力を生
じ、コラムデコーダはコラム選択出力を生じる。該ワー
ド線選択出力によりワードドライバはワード線を選択し
くＨレベルにし）、コラム選択出力によりコラムゲート
は該当ビット線を電流源又はデータバス−１接続する。
１１ ２．・・・・・・）は図示していないパッケージ
の端子ビン、配線、ボンディングワイヤを通ってチップ
のボンディングバンド２２に入り、更に入／出カバソフ
ァ４６に入ってこ＼でＡｉとＡｉにされ、配線（アドレ
スバス及びデータバス等）４８を通って各ＲＡＭ１２，
１４，１６．１８のデコーダドライバ３４に入る。該ア
ドレスに従ってワードデコーダはワード線選択出力を生
じ、コラムデコーダはコラム選択出力を生じる。該ワー
ド線選択出力によりワードドライバはワード線を選択し
くＨレベルにし）、コラム選択出力によりコラムゲート
は該当ビット線を電流源又はデータバス−１接続する。
プリセンスアンプはワード線が選択されたことによりビ
ット線に出てきたセルデータを増幅し、この増幅された
データバス上のセルデータは配線４８を通って入／出力
バラツブ４６に入す、該バッファ４６、ポンディングパ
ッド２２、・・・・・・を通して外部へ出力される。
ット線に出てきたセルデータを増幅し、この増幅された
データバス上のセルデータは配線４８を通って入／出力
バラツブ４６に入す、該バッファ４６、ポンディングパ
ッド２２、・・・・・・を通して外部へ出力される。
メモリ書込みに際しては上記のアドレスと共に書込みデ
ータがポンディングパッド２２等を通してＩ１０バッフ
ァ４６へ送られ、配線４８を通して各ＲＡＭ１２．１４
．・・・・・・へ送られる。
ータがポンディングパッド２２等を通してＩ１０バッフ
ァ４６へ送られ、配線４８を通して各ＲＡＭ１２．１４
．・・・・・・へ送られる。
同一チップ上に構成された複数個のＲＡＭ１２゜１４、
・・・・・・は同一データを記憶することもあり、また
各々別のデータを記憶することもある。ＲＡＭデータが
各々別の場合はチップセレクト信号と同様な信号を各Ｒ
ＡＭへ導入し、各々を個々に選択する、またはアドレス
で個々を選択する等、適宜の方法をとればよい。
・・・・・・は同一データを記憶することもあり、また
各々別のデータを記憶することもある。ＲＡＭデータが
各々別の場合はチップセレクト信号と同様な信号を各Ｒ
ＡＭへ導入し、各々を個々に選択する、またはアドレス
で個々を選択する等、適宜の方法をとればよい。
この半導体記憶装置では、入／出力バラツブが２重にな
ることはないから、構成の簡単化、集積度向上、信号遅
延の阻止、消費電力の低減を図ることができる。また入
力容量は■／○バッファ４６のゲート容量で済み、配線
４８の寄生容量などは入らないから、該入力容量の低減
が可能である。
ることはないから、構成の簡単化、集積度向上、信号遅
延の阻止、消費電力の低減を図ることができる。また入
力容量は■／○バッファ４６のゲート容量で済み、配線
４８の寄生容量などは入らないから、該入力容量の低減
が可能である。
また入／出力バラツブ４６と各ＲＡＭ１２，１４゜１６
．１８を結ぶ配線４８の長さは互いに等しくすることが
可能で、これにより各ＲＡＭ０入／出力信号遅れが同じ
になる利点が得られる。
．１８を結ぶ配線４８の長さは互いに等しくすることが
可能で、これにより各ＲＡＭ０入／出力信号遅れが同じ
になる利点が得られる。
第４図（ａ）はゲートアレイで構成されるＯ Ｒ／ＮＯ
Ｒゲートで、Ｑ１〜Ｑ４はトランジスタ、Ｉｉは入力、
ＶＲは基準電圧である。２人力ならＩｉはＩｏとＩ１で
あり、トランジスタＱ１は２個（Ｑ＋ｏとＱｌｌ とす
る）並列に設けられる。■。
Ｒゲートで、Ｑ１〜Ｑ４はトランジスタ、Ｉｉは入力、
ＶＲは基準電圧である。２人力ならＩｉはＩｏとＩ１で
あり、トランジスタＱ１は２個（Ｑ＋ｏとＱｌｌ とす
る）並列に設けられる。■。
とＩ１のいずれか１つ以上がＨならＲ１０、Ｑｌｌ側が
オン、Ｑ２はオフ、Ｑ４の出力はＨ，Ｑｌの出力はして
ある。Ｉｎと１１のいずれもＬならＱＩＯＩ Ｑｌｌ
はオフ、Ｑ２はオン、Ｑ４出力はり、Ｑ３出力はＨに
なる。従ってＱ４はＯＲ出力、Ｑ３はＮＯＲ出力を生じ
る。ＲＡＭの大力バッファは第４図（Ｃ）に示すように
アドレスＡｉよりＡｔとＡｔを作るものであり、これは
上記（ａｌのＯＲ／ＮＯＲゲートと余り変るところはな
く、ｌ１＝Ａｉとすることにより０Ｒ−Ａ ｉ、Ｎ０Ｒ
＝Ａ ｉとすることができる。
オン、Ｑ２はオフ、Ｑ４の出力はＨ，Ｑｌの出力はして
ある。Ｉｎと１１のいずれもＬならＱＩＯＩ Ｑｌｌ
はオフ、Ｑ２はオン、Ｑ４出力はり、Ｑ３出力はＨに
なる。従ってＱ４はＯＲ出力、Ｑ３はＮＯＲ出力を生じ
る。ＲＡＭの大力バッファは第４図（Ｃ）に示すように
アドレスＡｉよりＡｔとＡｔを作るものであり、これは
上記（ａｌのＯＲ／ＮＯＲゲートと余り変るところはな
く、ｌ１＝Ａｉとすることにより０Ｒ−Ａ ｉ、Ｎ０Ｒ
＝Ａ ｉとすることができる。
アドレス信号などはランチしておくことがあり、これは
各ＲＡＭ回路に速度差がある端子を、時分割使用する等
に有効である。第４図（ｂｌはゲートアレイで構成する
ラッチ回路の例を示す。Ｑ１〜ＱＩＯはトランジスタ、
ＶＲＩ、ＶＲ２は基準電圧、Ｉｉは入力、ＣＬＫはクロ
ック、０１，０２は出力である。クロックＣＬＫがＬの
ときＱｌとＱ２で構成する差動対はＱｌがオン、従って
差動対Ｑ３．Ｑ４が有効である。従って入力゛Ｉｉの旧
りに従ってＱ３．Ｑ４は一方がオン、他方がオフになる
。こ＼では０４オン、Ｑ３オフとすると、トランジスタ
Ｑ？、ＱＢを介してＱ５のベースにはＬレベルが、Ｑ６
のベースにはＨレベルが与えられている。こ＼でクロッ
クＣＬＫがＨになるとＱ１オフ、Ｑ２オンで差動対Ｑ５
．Ｑ６が有〃Ｊになり、しかもＱ５オン、Ｑ５オフにな
る。即ち、差動対Ｑ３．Ｑ４は差動対Ｑ５．Ｑ６により
肩代りされたことになり、上記のＨ，Ｌ状態はトランジ
スタＱ９．ＱＩＯを通して○＋ ＝Ｈ，０２＝Ｌとして
出力される。クロックＣＬＫがなくなっても（Ｈレベル
になっても）上記状態が続き、従って本回路はラッチ回
路として慟らく。
各ＲＡＭ回路に速度差がある端子を、時分割使用する等
に有効である。第４図（ｂｌはゲートアレイで構成する
ラッチ回路の例を示す。Ｑ１〜ＱＩＯはトランジスタ、
ＶＲＩ、ＶＲ２は基準電圧、Ｉｉは入力、ＣＬＫはクロ
ック、０１，０２は出力である。クロックＣＬＫがＬの
ときＱｌとＱ２で構成する差動対はＱｌがオン、従って
差動対Ｑ３．Ｑ４が有効である。従って入力゛Ｉｉの旧
りに従ってＱ３．Ｑ４は一方がオン、他方がオフになる
。こ＼では０４オン、Ｑ３オフとすると、トランジスタ
Ｑ？、ＱＢを介してＱ５のベースにはＬレベルが、Ｑ６
のベースにはＨレベルが与えられている。こ＼でクロッ
クＣＬＫがＨになるとＱ１オフ、Ｑ２オンで差動対Ｑ５
．Ｑ６が有〃Ｊになり、しかもＱ５オン、Ｑ５オフにな
る。即ち、差動対Ｑ３．Ｑ４は差動対Ｑ５．Ｑ６により
肩代りされたことになり、上記のＨ，Ｌ状態はトランジ
スタＱ９．ＱＩＯを通して○＋ ＝Ｈ，０２＝Ｌとして
出力される。クロックＣＬＫがなくなっても（Ｈレベル
になっても）上記状態が続き、従って本回路はラッチ回
路として慟らく。
第４図（ｄ）はゲートアレイで構成した出カバソファを
示す。Ｑ１〜Ｑ７はトランジスタ、１１〜Ｉ４は入力、
Ｏは出力である。入力Ｉ３．１４ではＩ３がＨ，１４が
ＬとすればＱ１オン、Ｑ２オフとなり、差動対Ｑ３．Ｑ
４が有効になる。この状態で入力１１がＨ，Ｉ２がＬな
らＱ３オン、Ｑ４オフとなり、出力０はしてある。入力
■！がＬならＱ３オフ、Ｑ４オンで、出力ＯはＨである
。Ｉ３．Ｉ＜が切換って１３がり、１４がＨになると差
動対Ｑｓ。
示す。Ｑ１〜Ｑ７はトランジスタ、１１〜Ｉ４は入力、
Ｏは出力である。入力Ｉ３．１４ではＩ３がＨ，１４が
ＬとすればＱ１オン、Ｑ２オフとなり、差動対Ｑ３．Ｑ
４が有効になる。この状態で入力１１がＨ，Ｉ２がＬな
らＱ３オン、Ｑ４オフとなり、出力０はしてある。入力
■！がＬならＱ３オフ、Ｑ４オンで、出力ＯはＨである
。Ｉ３．Ｉ＜が切換って１３がり、１４がＨになると差
動対Ｑｓ。
Ｑ６がを効になり、出力○のＨ，Ｌは上記の逆になる（
この回路は１２＝ＩＩ、ｌ４＝Ｉ３とすると、２人力Ｉ
Ｉ、１３に対する排他オアになる）。
この回路は１２＝ＩＩ、ｌ４＝Ｉ３とすると、２人力Ｉ
Ｉ、１３に対する排他オアになる）。
第４図（ｃ）のＲＡ Ｍの出カバソファもセンスアンプ
の正、逆対の出力Ａ、Ｂを受けてＨ，Ｌ出力を生じる。
の正、逆対の出力Ａ、Ｂを受けてＨ，Ｌ出力を生じる。
この出力Ａ、Ｂを第４図（ｄｌのＩＩ、Ｉ２にすれば、
該（ｄ）の回路をＲＡＭの出カバソファとすることがで
きる。更に第４図（ｄｌの排他オア又は−致検出機能を
有効にして、Ｉ３．Ｉ４に他のＲＡＭの出力を用いれば
複数ＲＡＭの出力の一致／不一致を示す出力を生じるこ
とができる。また基準データを外部より入力して各ＲＡ
Ｍの出力の正誤、パリティエラーチェックなどを行なう
こともできる。
該（ｄ）の回路をＲＡＭの出カバソファとすることがで
きる。更に第４図（ｄｌの排他オア又は−致検出機能を
有効にして、Ｉ３．Ｉ４に他のＲＡＭの出力を用いれば
複数ＲＡＭの出力の一致／不一致を示す出力を生じるこ
とができる。また基準データを外部より入力して各ＲＡ
Ｍの出力の正誤、パリティエラーチェックなどを行なう
こともできる。
出力バッファはラッチにすることもあり、この場合は第
４図（ｅ）の回路を構成すればよい。なお第４図（Ｃ１
のＷＬ＋はワード線、ＷＬ−は同ホールド線、ＢＬ、Ｂ
Ｌはビット線対を示す。
４図（ｅ）の回路を構成すればよい。なお第４図（Ｃ１
のＷＬ＋はワード線、ＷＬ−は同ホールド線、ＢＬ、Ｂ
Ｌはビット線対を示す。
ＲＡＭの周囲のゲートアレイは、ＲＡＭに入る前の信号
（データ）の処理、ＲＡＭ間の信号処理、ＲＡＭからチ
ップ外に出力する前の信号処理等に使用される。勿論、
本装置を単なるメモリとしてもよく、この場合はゲート
アレイで入／出力へソファを構成する他は、該ゲートア
レイの残部は非結線とする。
（データ）の処理、ＲＡＭ間の信号処理、ＲＡＭからチ
ップ外に出力する前の信号処理等に使用される。勿論、
本装置を単なるメモリとしてもよく、この場合はゲート
アレイで入／出力へソファを構成する他は、該ゲートア
レイの残部は非結線とする。
メモリとしては図示のバイポーラ型の他、ＭＯＳ型を用
いてもよく、ゲートアレイも同様である。
いてもよく、ゲートアレイも同様である。
以上説明したように本発明によれば、ＲＡ Ｍとゲート
アレイを一体化するＲＡＭ＆ ＬＯＧＩＣにおいて、
ＲＡ Ｍを入／出カバソファのない裸のＲＡＭとし、該
入／出カバソファはチップの周辺のゲートアレイを用い
て共通に構成したので、構造の簡単化、高スピード化、
低消費電力化などを図ることができる。
アレイを一体化するＲＡＭ＆ ＬＯＧＩＣにおいて、
ＲＡ Ｍを入／出カバソファのない裸のＲＡＭとし、該
入／出カバソファはチップの周辺のゲートアレイを用い
て共通に構成したので、構造の簡単化、高スピード化、
低消費電力化などを図ることができる。
第１図は本発明の基本形を示す説明図、第２図および第
３図はメモリ部の説明図、第４図は各部の実施例を示す
回路図である。 第１図で１０はチップ、１２，１４，１６．１８はＲＡ
Ｍ、４６は入／出カバソファ、２２はポンディングパッ
ド、４８は配線である。
３図はメモリ部の説明図、第４図は各部の実施例を示す
回路図である。 第１図で１０はチップ、１２，１４，１６．１８はＲＡ
Ｍ、４６は入／出カバソファ、２２はポンディングパッ
ド、４８は配線である。
Claims (1)
- 【特許請求の範囲】 チップ上に複数個のＲＡＭを構成し、ＲＡＭ部以外の
チップ上領域はゲートアレイにした半導体記憶装置にお
いて、 該ＲＡＭは入／出力バッファを除いたものとし、該ＲＡ
Ｍの入／出力バッファはボンディングパッド近傍の前記
ゲートアレイにより共通に構成して、該共通入／出力バ
ッファと前記裸の各ＲＡＭとをチップ上配線により接続
したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61237723A JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61237723A JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6391895A true JPS6391895A (ja) | 1988-04-22 |
Family
ID=17019536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61237723A Pending JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6391895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018181A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 복합 반도체 장치의 어드레스 선택 방법 |
| US7187573B2 (en) | 2003-12-15 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Memory circuit and method of generating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
-
1986
- 1986-10-06 JP JP61237723A patent/JPS6391895A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
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