JPS60195796A - 集積回路メモリ装置 - Google Patents
集積回路メモリ装置Info
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- JPS60195796A JPS60195796A JP59050931A JP5093184A JPS60195796A JP S60195796 A JPS60195796 A JP S60195796A JP 59050931 A JP59050931 A JP 59050931A JP 5093184 A JP5093184 A JP 5093184A JP S60195796 A JPS60195796 A JP S60195796A
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- sense amplifier
- array
- data line
- circuit
- sense
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は集積回路技術さらＫはメモリ回路装置に適用し
て特に有効な技術に関するもので、たとえば、半導体ダ
イナミック・ランダム−アクセス・メモリ（ＤＲＡＭと
略称）Ｋ利用して有効な技術に関するものである。
て特に有効な技術に関するもので、たとえば、半導体ダ
イナミック・ランダム−アクセス・メモリ（ＤＲＡＭと
略称）Ｋ利用して有効な技術に関するものである。
本発明者はメモ１り回路技術、特にコンプリメンタリ・
ＭＯＳ （ＣＭＯＳと略称）構成のセンスアンプ（ブリ
・センス・アンプ）を有するＤＲＡＭＫついて以下にの
べるような技術を開発した。
ＭＯＳ （ＣＭＯＳと略称）構成のセンスアンプ（ブリ
・センス・アンプ）を有するＤＲＡＭＫついて以下にの
べるような技術を開発した。
第４図は本発明者が本願発明に先だち開発したＤＲＡＭ
回路のセンス・アンプ部分の概要およびレイアウトを示
す回路図である。第５図は同ＤＲＡＭ回路の読み出し動
作時のデータ線電位の変化を示す信号波形図である。第
９図は同ＤＲＡＭ回路装置のレイアウト図である。
回路のセンス・アンプ部分の概要およびレイアウトを示
す回路図である。第５図は同ＤＲＡＭ回路の読み出し動
作時のデータ線電位の変化を示す信号波形図である。第
９図は同ＤＲＡＭ回路装置のレイアウト図である。
第４図において、８ Ａ １〜Ｓ Ａ ｎは差動型ＣＭ
ＯＳセンスアンプ（フリセンス・アンプ）、 Ｒ＋〜Ｒ
ｎ−１およびπ、〜πｎ−１は配線抵抗、Ｑ、はＰチャ
ネル・エンハンスメン）型ＭＩｓＦＥＴ。
ＯＳセンスアンプ（フリセンス・アンプ）、 Ｒ＋〜Ｒ
ｎ−１およびπ、〜πｎ−１は配線抵抗、Ｑ、はＰチャ
ネル・エンハンスメン）型ＭＩｓＦＥＴ。
Ｔ、はＮチャネル・エンハンスメン）ｍＭＩｓＦＥＴ％
ＶＣＣおよびｖ８８（Ｇｎｄ ） は電源端子である。
ＶＣＣおよびｖ８８（Ｇｎｄ ） は電源端子である。
第９図において、１はＳｉチップ（基板）、２は電源（
Ｇｎｄ）端子、３はＲＡＳ系クワクロック制御回路はＣ
ＡＳ系クロック制御回路、７はセンステンプ（ブリセン
スアンプ）アレー、８はメイン拳センス・アンプ、９は
アドレス−バッファ、１０は電源（ＶＣＣ）端子、１１
はＹデコーダ、１２はＸデコーダ、１３はメモリプレー
ないしはメモリーマット、１４はセンスアンプ７の縦な
らびの２つのアレーに共通に電源を供給する共通電源供
給スイッチ回路である。
Ｇｎｄ）端子、３はＲＡＳ系クワクロック制御回路はＣ
ＡＳ系クロック制御回路、７はセンステンプ（ブリセン
スアンプ）アレー、８はメイン拳センス・アンプ、９は
アドレス−バッファ、１０は電源（ＶＣＣ）端子、１１
はＹデコーダ、１２はＸデコーダ、１３はメモリプレー
ないしはメモリーマット、１４はセンスアンプ７の縦な
らびの２つのアレーに共通に電源を供給する共通電源供
給スイッチ回路である。
本発明者が上記メモリ回路の読み出し動作を検討したと
ころ以下のような問題点があることが明らかとなった。
ころ以下のような問題点があることが明らかとなった。
すなわち、第５図に示すようＫ、コモン・ソースすなわ
ち、Ｑｌ 、Ｔ、からの距離が大きくなるに従って、配
線抵抗等の増大によりセンス動作の開始が遅れるという
問題である。このような遅延があると、データ読み出し
のタイミングは最も遅いものに合さざるを得す高速化の
妨げとなる。
ち、Ｑｌ 、Ｔ、からの距離が大きくなるに従って、配
線抵抗等の増大によりセンス動作の開始が遅れるという
問題である。このような遅延があると、データ読み出し
のタイミングは最も遅いものに合さざるを得す高速化の
妨げとなる。
本発明の一つの目的は検出回路の検出特性を向上させる
ことＫある。
ことＫある。
本発明の一つの目的はセンス回路の動作ばらつきを低減
することＫある。
することＫある。
本発明の一つの目的はメモリ回路におけるアクセスばら
つきを低減することＫある。
つきを低減することＫある。
本発明の一つの目的は大容量メモリに適合したセンス回
路技術を提供するととＫある。
路技術を提供するととＫある。
本発明の一つの目的は高速のメモリ回路技術を提供する
ことＫある。
ことＫある。
本発明の一つの目的は、ＣＭＯ８周辺回路を有するメモ
Ｑ Ｋ適合したレイアウト技術を提供することＫある。
Ｑ Ｋ適合したレイアウト技術を提供することＫある。
本発明の一つの目的は、高性能のＤＲＡＭを提供すると
とＫある。
とＫある。
本発明の一つの目的は、１／２ｖｃｃプリチヤ一ジ方式
に適合したセンス回路技術を提供するととＫある。
に適合したセンス回路技術を提供するととＫある。
本発明の一つの目的は、高集積度の集積回路装置を提供
することにある。
することにある。
本発明の一つの目的は、配線およびビット線（データ線
）のプロセス技術の自由度を増すととＫある。
）のプロセス技術の自由度を増すととＫある。
本発明の一つの目的はワード線ディレーの少ないメそり
回路罠適合したデータ読み出し技術を提供することにあ
る。
回路罠適合したデータ読み出し技術を提供することにあ
る。
本発明の前記ならびＫそのほかの目的と新規なｌ！＃徴
は、本明細書の記述および添付図面からあきらかＫなる
であろう。
は、本明細書の記述および添付図面からあきらかＫなる
であろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
スナワち、ＤＲＡＭのセンスアンプにおいて、電源配線
遅延を各ブリセンスアンプ間で揃えるように、上下の電
源スイツチ回路を供給されるべきセンスアンプアレーの
両端にわけてレイアウトすること罠よって、メモリ読み
出し動作の高速化を達成するものである。
遅延を各ブリセンスアンプ間で揃えるように、上下の電
源スイツチ回路を供給されるべきセンスアンプアレーの
両端にわけてレイアウトすること罠よって、メモリ読み
出し動作の高速化を達成するものである。
第１図は本発明のダイナミック・メモリ回路の要部を示
す回路図である。同図において、ＳＡＩはセンスアンプ
（ブリセンス・アンプ）、ＤＬおよびＤＬはＡ１ビット
線でいわゆる折り返しビット線構成罠なっている。ＷＬ
、、ＷＬ、はワード線＋ＴＩ＋ＴＩはセル選択用Ｎチャ
ネル・エンハンスメント型ＭＯ８ＦＥＴ％Ｃ３およびＣ
３はメモリセルを構成する蓄積用容量素子である。
す回路図である。同図において、ＳＡＩはセンスアンプ
（ブリセンス・アンプ）、ＤＬおよびＤＬはＡ１ビット
線でいわゆる折り返しビット線構成罠なっている。ＷＬ
、、ＷＬ、はワード線＋ＴＩ＋ＴＩはセル選択用Ｎチャ
ネル・エンハンスメント型ＭＯ８ＦＥＴ％Ｃ３およびＣ
３はメモリセルを構成する蓄積用容量素子である。
第２図は本発明のダイナミック・メモリ回路のＣＭＯＳ
センスアンプの具体的回路図である。同図において、Ｑ
ｓおよびＱ８は差動型センスアンプを構成するＰ型エン
ハンスメント型ＭＯ！３ＦＥＴ、Ｔ、およびＴ、は同じ
くＮ型エンハンスメント型ＭＯ８ＦＥＴ、ＱｓおよびＴ
、はセンス回路に電源電圧を供給するスイッチ回路を構
成するＰ型およびＮ型のエンハンスメント型ＭＯ８ＦＥ
Ｔ。
センスアンプの具体的回路図である。同図において、Ｑ
ｓおよびＱ８は差動型センスアンプを構成するＰ型エン
ハンスメント型ＭＯ！３ＦＥＴ、Ｔ、およびＴ、は同じ
くＮ型エンハンスメント型ＭＯ８ＦＥＴ、ＱｓおよびＴ
、はセンス回路に電源電圧を供給するスイッチ回路を構
成するＰ型およびＮ型のエンハンスメント型ＭＯ８ＦＥ
Ｔ。
φ およびＴ は所望のタイミングでセンス動ｐａ ｐ
ａ 作を開始させるためのセンスアンブードライブ用の相補
信号である。
ａ 作を開始させるためのセンスアンブードライブ用の相補
信号である。
第３図は本発明のダイナミック争メモリ回路の読み出し
動作を示す波形図である。同図に従って本発明の実施例
のメモリ回路の動作の概要を説明する。
動作を示す波形図である。同図に従って本発明の実施例
のメモリ回路の動作の概要を説明する。
ｒτ１信号の立下りに同期して、内部ｉτ１信号りが作
られる。内部π１１信号の立下りより遅延したアドレス
・バッファ制御信号φＡＲの立上りＫより、アドレス・
バッファから複数の内部ロウ・アドレスａｘｉがロー・
デコーダ（ＲＤ）Ｋ出力される。そして、上記アドレス
咎バッファ制御信号φＡＲから遅延した信号φ８がロー
・デコーダＲＤＫ印加されると先のアドレス情報に対応
するワードＩＩＷＬが選択される。ワード線ＷＬが選択
されてハイレベルとなると、例えば今ＷＬ、がハイレベ
ルになったとすると、スイッチＭＯ８ＦＥＴＴ、がオン
状態となり、データ線ＤＬＫ情報が出力される。データ
線はあらかじめ１ ／ ２ Ｖ、。
られる。内部π１１信号の立下りより遅延したアドレス
・バッファ制御信号φＡＲの立上りＫより、アドレス・
バッファから複数の内部ロウ・アドレスａｘｉがロー・
デコーダ（ＲＤ）Ｋ出力される。そして、上記アドレス
咎バッファ制御信号φＡＲから遅延した信号φ８がロー
・デコーダＲＤＫ印加されると先のアドレス情報に対応
するワードＩＩＷＬが選択される。ワード線ＷＬが選択
されてハイレベルとなると、例えば今ＷＬ、がハイレベ
ルになったとすると、スイッチＭＯ８ＦＥＴＴ、がオン
状態となり、データ線ＤＬＫ情報が出力される。データ
線はあらかじめ１ ／ ２ Ｖ、。
Ｋプリチャージされているので、ワード線ドライブ信号
φ８ より遅延したセンスアンプ・ドライブ信号φ□の
立上りに同期してセンスアンプが動作を開始する。セン
スアンプが始動すると、メモリセルの情報がハイレベル
かロウレベルかＫよって、データＭＤＬのレベルが１／
２■ｏｃからハイレベルまたはロウレベルに移行する。
φ８ より遅延したセンスアンプ・ドライブ信号φ□の
立上りに同期してセンスアンプが動作を開始する。セン
スアンプが始動すると、メモリセルの情報がハイレベル
かロウレベルかＫよって、データＭＤＬのレベルが１／
２■ｏｃからハイレベルまたはロウレベルに移行する。
一方、力２ム・アドレス・ストローブ信号ａは、ＲＡＳ
信号の立下りから、一定時間遅延して立下がり、これに
対応して内部ＣＡＳ信号Ｃ０が作られる。ｃｏから遅延
したアドレス・バッファ制御信号φＡＣがアドレスバッ
ファに印加されると外部からのカラム・アドレスに対応
した内部力ジム・アドレス信号ａ ｙ ）が、カラム・
デコーダＣＤに出力され、アドレス・バッファ制御信号
φ□。から遅延したカラム・スイッチ・ドライブ信号φ
。
信号の立下りから、一定時間遅延して立下がり、これに
対応して内部ＣＡＳ信号Ｃ０が作られる。ｃｏから遅延
したアドレス・バッファ制御信号φＡＣがアドレスバッ
ファに印加されると外部からのカラム・アドレスに対応
した内部力ジム・アドレス信号ａ ｙ ）が、カラム・
デコーダＣＤに出力され、アドレス・バッファ制御信号
φ□。から遅延したカラム・スイッチ・ドライブ信号φ
。
が立上るとメインアンプが動作し、出力端子Ｉ１０にデ
ータが出力される。
ータが出力される。
第６図は本発明の実施例のダイナミック・メモリ回路の
センス・アンプ・アレーの構成図である。
センス・アンプ・アレーの構成図である。
同図において、ＳＡＩ〜ＳＡｎはブリセンス書アンプで
各々第２図に示すような構造をしている。
各々第２図に示すような構造をしている。
Ｒ８〜Ｒ，１およびＩ、〜虱−１はそれぞれセンスアン
プ・アレー罠共通圧電源電圧を供給する電源ラインの配
線抵抗、Ｑ、およびＴ、はそれぞれＰチャネルおよびＮ
チャネルのＭＯＳＦＥＴでセンスアンプ・ドライブ信号
φｐａ 、 嶌几に、よって、センスアンプアレーの電
源をオン−オフさせるように設けられている。本実施例
では、■、。側のパワースイッチＱｓはセンスアンプＳ
Ａ Ｉ ＩＮＫ。
プ・アレー罠共通圧電源電圧を供給する電源ラインの配
線抵抗、Ｑ、およびＴ、はそれぞれＰチャネルおよびＮ
チャネルのＭＯＳＦＥＴでセンスアンプ・ドライブ信号
φｐａ 、 嶌几に、よって、センスアンプアレーの電
源をオン−オフさせるように設けられている。本実施例
では、■、。側のパワースイッチＱｓはセンスアンプＳ
Ａ Ｉ ＩＮＫ。
Ｖ８８ｍのパワースイッチＴ、はセンスアンプ８Ａｎ側
に設けることＫより、配線遅延のバランスをとづている
。
に設けることＫより、配線遅延のバランスをとづている
。
次忙本実施例のセンスアンプアレーの動作の詳細を説明
する。第７図は本発明の実施例のダイナミック・メモリ
回路のセンス動作を示す信号波形図である。同図におい
て、実線は選択されたメモリセルの情報が、′１”レベ
ルすなわち、ハイレベルである場合を例示したものであ
る。センスアンプＳ人１の場合、■ｃｃ側の配線抵抗は
比較的小さいので、データ＃ＤＬは急速に立上る。中央
に位置するセンス・アンプＳ Ａ ｎ ／ ２の場合は
、ＶＣＣおよびｖｓｓ側ともほば同じぐらいの配線抵抗
があるので、ＤＬおよびＤＬの電位はほば同一の速さで
ハイレベルまたはロウレベルに分枝する。
する。第７図は本発明の実施例のダイナミック・メモリ
回路のセンス動作を示す信号波形図である。同図におい
て、実線は選択されたメモリセルの情報が、′１”レベ
ルすなわち、ハイレベルである場合を例示したものであ
る。センスアンプＳ人１の場合、■ｃｃ側の配線抵抗は
比較的小さいので、データ＃ＤＬは急速に立上る。中央
に位置するセンス・アンプＳ Ａ ｎ ／ ２の場合は
、ＶＣＣおよびｖｓｓ側ともほば同じぐらいの配線抵抗
があるので、ＤＬおよびＤＬの電位はほば同一の速さで
ハイレベルまたはロウレベルに分枝する。
一方、ＶＢＢｔａソースに最も近い位置のセンスアンプ
ＳＡｎはＳＡＩと反対に百１の立下りは速いがＤＬの立
上りは少し遅延する。
ＳＡｎはＳＡＩと反対に百１の立下りは速いがＤＬの立
上りは少し遅延する。
本構成のセンスアンプアレーでは、ブリセンス・アンプ
の差動出力信号の電位差がメインアンプの検出誤差より
充分に大きくなった段階でメインアンプに出力される。
の差動出力信号の電位差がメインアンプの検出誤差より
充分に大きくなった段階でメインアンプに出力される。
よって、第７図忙示す如く、相補データ線間の電位差の
増加速度は各センスアンプＩＣついて揃っているので、
メインセンスアンプを始動させるタイミングは、早期に
設定することができる。
増加速度は各センスアンプＩＣついて揃っているので、
メインセンスアンプを始動させるタイミングは、早期に
設定することができる。
第８図は本発明の実施例のダイナミックーメそり回路の
チップ・レイアウト図である。同図において、１はＳｉ
ｆツブ（Ｐ型）、２はＶ、ｇ電源端子、３はＰＷＩ基板
上およびｎウェル領域に作られたＣＭＯ８ｍ成のＲＡＳ
系クマクロツク制御回路はＣＡＳ系りｐツク制御回路、
５はセンスアンプ駆動用ｖｓｓ側コモンソース回路、６
はｖｃｃｌＩコモンソース回路、７はセンスアンプ・ア
レー、８はメインセンス・アンプ、９はアドレス・バッ
ファ、ｌＯは■。。電源端子、１１はカラムデコーダ、
１２はロウデコーダ、１３はＮチャネルｌＭＯＳメモリ
アレーである。このレイアウトでは、上下１’ｌル１
対のコそン・ソースにより、縦につらなる１対のセンス
・アンプ・アレーを駆動するようＫしている。
チップ・レイアウト図である。同図において、１はＳｉ
ｆツブ（Ｐ型）、２はＶ、ｇ電源端子、３はＰＷＩ基板
上およびｎウェル領域に作られたＣＭＯ８ｍ成のＲＡＳ
系クマクロツク制御回路はＣＡＳ系りｐツク制御回路、
５はセンスアンプ駆動用ｖｓｓ側コモンソース回路、６
はｖｃｃｌＩコモンソース回路、７はセンスアンプ・ア
レー、８はメインセンス・アンプ、９はアドレス・バッ
ファ、ｌＯは■。。電源端子、１１はカラムデコーダ、
１２はロウデコーダ、１３はＮチャネルｌＭＯＳメモリ
アレーである。このレイアウトでは、上下１’ｌル１
対のコそン・ソースにより、縦につらなる１対のセンス
・アンプ・アレーを駆動するようＫしている。
センスアンプの電源供給をほぼ対称のレイアウトで行な
うようＫしたので、配線抵抗による各センスアンプの動
作タイミングのずれを減少させることができる。
うようＫしたので、配線抵抗による各センスアンプの動
作タイミングのずれを減少させることができる。
このことにより、メモリ回路におけるアクセス・タイム
のばらつきを低減することができる。
のばらつきを低減することができる。
多数のセンスアンプを共通の電源ソースに接続すること
ができるので、チップ上における占有面積を減少させる
ことができる。とくＫ、大容量メモリにおいては、多数
のセンスアンプを一対の電源回路で駆動できるので、チ
ップのレイアウトが容易になる。
ができるので、チップ上における占有面積を減少させる
ことができる。とくＫ、大容量メモリにおいては、多数
のセンスアンプを一対の電源回路で駆動できるので、チ
ップのレイアウトが容易になる。
たとえば、ＣＭＯＳセンスアンプの相補出力線間の電位
差の変化特性を各センスアンプについて、はぼ一致させ
るよう圧したので、各センスアンプについての動作タイ
ミングによる必要がないので、高速のメモリ回路を提供
することができる。
差の変化特性を各センスアンプについて、はぼ一致させ
るよう圧したので、各センスアンプについての動作タイ
ミングによる必要がないので、高速のメモリ回路を提供
することができる。
センスアンプをＣＭＯ８構成とし、その電源供給回路の
レイアウトを上下の電源について対称に設定したので、
１／２プリチヤージして読み出す場合、電気的回路的に
完全対称となるので、センス特性の向上が実現できる。
レイアウトを上下の電源について対称に設定したので、
１／２プリチヤージして読み出す場合、電気的回路的に
完全対称となるので、センス特性の向上が実現できる。
また、各センスアンプ間の動作タイミングのずれが小さ
いので、ワード線ディレーの少ないメタル・ワード線を
用いた場合にも、ワード線立上りとセンスアンプ始動の
ずれによる誤動作およびノイズマージンの減少がない。
いので、ワード線ディレーの少ないメタル・ワード線を
用いた場合にも、ワード線立上りとセンスアンプ始動の
ずれによる誤動作およびノイズマージンの減少がない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、０ＭＯ８構
成以外のセンスアンプ、また、１／２ｖｃｏプリチヤー
ジ以外のプリチャージ方式を用いたメモリ回路にも適用
できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、０ＭＯ８構
成以外のセンスアンプ、また、１／２ｖｃｏプリチヤー
ジ以外のプリチャージ方式を用いたメモリ回路にも適用
できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳｉチップ上に形成
されたＤＲＡＭのセンスアンプに適用した場合について
説明したが、それに限定されるものではなく、たとえば
、スタティック響ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）、リードオンリ・メモ！Ｊ（ＲＯＭ）およびＧａＡ
ｓ基板等を用いた単チャネル高速メモリ、Ｓｉバイポー
ラ・メモリ、磁気パルプのセンス回路、ジョセフノン接
合を用いたメモリ装置等に適用できる。
をその背景となった利用分野であるＳｉチップ上に形成
されたＤＲＡＭのセンスアンプに適用した場合について
説明したが、それに限定されるものではなく、たとえば
、スタティック響ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）、リードオンリ・メモ！Ｊ（ＲＯＭ）およびＧａＡ
ｓ基板等を用いた単チャネル高速メモリ、Ｓｉバイポー
ラ・メモリ、磁気パルプのセンス回路、ジョセフノン接
合を用いたメモリ装置等に適用できる。
本発明は、少なくとも複数のセンスアンプの動作タイミ
ングを揃えることＫより、データ検出特性の向上をはか
るものに適用できる。
ングを揃えることＫより、データ検出特性の向上をはか
るものに適用できる。
第１図は、本発明のダイナミック・メモリ回路の概略図
、 第２図は、本発明のダイナミック・メモリ回路のセンス
アンプ部分の具体的回路図、 第３図は、本発明のダイナミック・メモリ回路の読み出
し動作を示す波形図、 第４図は、本発明者が本願発明に先だち開発したタイナ
ミック・メモリ回路のセンスアンプ部分の構成図、 第５図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリ回路のセンス動作を示す信号波形図、 第６図は、本発明の実施例のダイナミック・メモリ回路
のセンス・アンプ部分の構成図、第７図は、本発明の実
施例のダイナミック・メモリ回路のセンス動作を示す信
号波形図、第８図は、本発明の実施例のダイナミック・
メモリ回路のチップ・レイアウト図である。 第９図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリのレイアウト図である。 〔記号の説明〕 Ｗ Ｌ ｒ 、 Ｗ Ｌ ｔ・・・ワード線、ＤＬ 、
ＤＬ・・・相補データ線、ＳＡ１〜ＳＡｎ・・・プリセ
ンスアンプ、Ｃ，、Ｃ，・・・メモリ用キャパシタ、Ｑ
ｔ 〜Ｑｓ・・・Ｐチャネル・エンハンスメン）ｍＭＩ
５ＦＥＴ。 Ｔ、〜Ｔ、・・・Ｎチャネル暢エンハンスメントｍＭｒ
８ＦＥＴ、φｐａｌ ’ｐａ”’相補センス・アンプ・
ドライブ信号、ｍ・・・ロウ−アドレス−ストローブ信
号、Ｒｏ・・・内部ロウ・アドレス参ストローブ信号、
ａｘｉ＋ ａｙｉ・・・内部ロウおよびカラムアドレス
信号、φ８・・・ワード線ドライブ信号、ＣＡＳ・・・
カラム・アドレス・ストローブ信号、ｃＯ・・・内部カ
ラム・アドレス・ストローブ信号、φ、・・・力２ム・
スイッチ・ドライブ信号、Ｉｌｏ・・・読出しデータ出
力、φＡＲ・・・アドレスバッファ制御信号、Ｒ１〜Ｒ
，、Ｒ１−Ｒｎ−０・・・プリセンスアンプへ電源を供
給する配線の抵抗、１・・・チップ、２・・・■ｓｓ電
極パッド、３・・・ＲＡＳ系クロック制御回路、４・・
・ＣＡ８系クロック制御回路、５・・・■８Ｂ側コモン
φソース、６・・・Ｖｏｃ側コモン・ソース、７・・・
プリセンス・アンプ、８・・・メイン・センス・アンプ
、９・・アドレス・バッファ、１０・・・■ｃｃ電極ハ
ツト、１１・・カラムデコーダ、１２・・・ロウデコー
ダ、１３・・・メモリ・アレイ、１４・・・コモン・ソ
ース、代理人 弁理士 高 橋 ｑ ＊ （′）第 １
図 第２図 ｃｃ １）ｌ ΦＺ ・ １ピ ＩＳ 姑 へゝ ′ｂ 勺 勺 第４図 第 ５ 図 埼間 第６図 ＶＣＣ ｎｔ 第 ７ 図 ｔｏ ｔノｔ２ でノ 時間 第 ８ 因 第 ９ 図
、 第２図は、本発明のダイナミック・メモリ回路のセンス
アンプ部分の具体的回路図、 第３図は、本発明のダイナミック・メモリ回路の読み出
し動作を示す波形図、 第４図は、本発明者が本願発明に先だち開発したタイナ
ミック・メモリ回路のセンスアンプ部分の構成図、 第５図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリ回路のセンス動作を示す信号波形図、 第６図は、本発明の実施例のダイナミック・メモリ回路
のセンス・アンプ部分の構成図、第７図は、本発明の実
施例のダイナミック・メモリ回路のセンス動作を示す信
号波形図、第８図は、本発明の実施例のダイナミック・
メモリ回路のチップ・レイアウト図である。 第９図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリのレイアウト図である。 〔記号の説明〕 Ｗ Ｌ ｒ 、 Ｗ Ｌ ｔ・・・ワード線、ＤＬ 、
ＤＬ・・・相補データ線、ＳＡ１〜ＳＡｎ・・・プリセ
ンスアンプ、Ｃ，、Ｃ，・・・メモリ用キャパシタ、Ｑ
ｔ 〜Ｑｓ・・・Ｐチャネル・エンハンスメン）ｍＭＩ
５ＦＥＴ。 Ｔ、〜Ｔ、・・・Ｎチャネル暢エンハンスメントｍＭｒ
８ＦＥＴ、φｐａｌ ’ｐａ”’相補センス・アンプ・
ドライブ信号、ｍ・・・ロウ−アドレス−ストローブ信
号、Ｒｏ・・・内部ロウ・アドレス参ストローブ信号、
ａｘｉ＋ ａｙｉ・・・内部ロウおよびカラムアドレス
信号、φ８・・・ワード線ドライブ信号、ＣＡＳ・・・
カラム・アドレス・ストローブ信号、ｃＯ・・・内部カ
ラム・アドレス・ストローブ信号、φ、・・・力２ム・
スイッチ・ドライブ信号、Ｉｌｏ・・・読出しデータ出
力、φＡＲ・・・アドレスバッファ制御信号、Ｒ１〜Ｒ
，、Ｒ１−Ｒｎ−０・・・プリセンスアンプへ電源を供
給する配線の抵抗、１・・・チップ、２・・・■ｓｓ電
極パッド、３・・・ＲＡＳ系クロック制御回路、４・・
・ＣＡ８系クロック制御回路、５・・・■８Ｂ側コモン
φソース、６・・・Ｖｏｃ側コモン・ソース、７・・・
プリセンス・アンプ、８・・・メイン・センス・アンプ
、９・・アドレス・バッファ、１０・・・■ｃｃ電極ハ
ツト、１１・・カラムデコーダ、１２・・・ロウデコー
ダ、１３・・・メモリ・アレイ、１４・・・コモン・ソ
ース、代理人 弁理士 高 橋 ｑ ＊ （′）第 １
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Claims (1)
- 【特許請求の範囲】 ｌ。 Ｉａｌ 複数のメモリセルをマトリクス状に配置したメ
モリＯアレイ ｌｂ） 上記メモリセルの情報を少なくとも１本のデー
タ線を介して読み出すための複数のセンス回路Ｉｃｌ
上記複数のセンス回路と第１の電源端子間に接続された
第１のスイッチ回路 ｌｄｌ 上記複数のセンス回路と第２の電源端子間に接
続された第２のスイッチ回路 よりなり、情報読み出し時に上記複数のセンス回路の動
作タイミングがバランスするように、上記第１および第
２のスイッチ回路を配置したことを％徴とする集積回路
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050931A JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050931A JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195796A true JPS60195796A (ja) | 1985-10-04 |
| JPH0746500B2 JPH0746500B2 (ja) | 1995-05-17 |
Family
ID=12872562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050931A Expired - Lifetime JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746500B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188092A (ja) * | 1986-02-13 | 1987-08-17 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6391895A (ja) * | 1986-10-06 | 1988-04-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01173390A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体記憶装置 |
| FR2632439A1 (fr) * | 1988-06-07 | 1989-12-08 | Samsung Electronics Co Ltd | Circuit distribue de controle de detection pour amplificateur de detection de composant memoire |
| JPH0411379A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体メモリ |
| KR100376126B1 (ko) * | 2000-11-14 | 2003-03-15 | 삼성전자주식회사 | 반도체 메모리 장치의 센싱제어회로 및 레이아웃 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
-
1984
- 1984-03-19 JP JP59050931A patent/JPH0746500B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
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| JPH01173390A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体記憶装置 |
| FR2632439A1 (fr) * | 1988-06-07 | 1989-12-08 | Samsung Electronics Co Ltd | Circuit distribue de controle de detection pour amplificateur de detection de composant memoire |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746500B2 (ja) | 1995-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |