JPS60164352A - ダイナミツク・ランダム・アクセス・メモリ装置 - Google Patents
ダイナミツク・ランダム・アクセス・メモリ装置Info
- Publication number
- JPS60164352A JPS60164352A JP59020157A JP2015784A JPS60164352A JP S60164352 A JPS60164352 A JP S60164352A JP 59020157 A JP59020157 A JP 59020157A JP 2015784 A JP2015784 A JP 2015784A JP S60164352 A JPS60164352 A JP S60164352A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- sense amplifier
- supply potential
- bonding pad
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003213 activating effect Effects 0.000 claims abstract 4
- 230000007423 decrease Effects 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002028 premature Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体メモリ装置、特にダイナミック・うど
ダム・アクセス・メモリ装置に関するものである。
ダム・アクセス・メモリ装置に関するものである。
従来例によるこの種のダイナミック・ランダム・アクセ
ス・メモリ（以下ｄＲＡＭと略称する）装置の回路ブロ
ック構成を第１図に示す。すなわち。
ス・メモリ（以下ｄＲＡＭと略称する）装置の回路ブロ
ック構成を第１図に示す。すなわち。
この第１図において、符号１はｄＲＡＭチップの全体を
示しておシ、また２はグラウンド電位のボンディング・
バンド、３は電源電位のボンディング・パッド、４はＸ
、Ｙ両方向に配列された複数のメモリセル、５は同メモ
リセル４のアレイ、６はＸ方向に配列された複数のワー
ド線、７は同ワード線６のワード線デコーダ、８はＹ方
向に配列された複数のセンスアンプ、９は各センスアン
プ７を構成するＭＯＳ）ランジスタ、１０は電源配線、
１１はグラウンド配線、１２．１３はＮチャネル形のＭ
ＯＳ）ランジスタ、φ、はセンスアンプ活性化信号、φ
２はプリチャージ信号、φ３はφ、のセット信号でおる
。
示しておシ、また２はグラウンド電位のボンディング・
バンド、３は電源電位のボンディング・パッド、４はＸ
、Ｙ両方向に配列された複数のメモリセル、５は同メモ
リセル４のアレイ、６はＸ方向に配列された複数のワー
ド線、７は同ワード線６のワード線デコーダ、８はＹ方
向に配列された複数のセンスアンプ、９は各センスアン
プ７を構成するＭＯＳ）ランジスタ、１０は電源配線、
１１はグラウンド配線、１２．１３はＮチャネル形のＭ
ＯＳ）ランジスタ、φ、はセンスアンプ活性化信号、φ
２はプリチャージ信号、φ３はφ、のセット信号でおる
。
続いてこの従来例による回路ブロックでの動作を第２図
（＆）〜（、）について述べる。初期状態においては、
プリチャージ信号φ２（ａ）が電源電圧Ｖｃｃ ＫＭＯ
８）ランジスタのしきい値電圧ＶＴｈを加えた電位以上
の高電位に保持されるために、センスアンプ活性化信号
φ、（ｄ）は電源電圧ｖｅｃに充電されておシ、ついで
プリチャージ信号φ、が低電位になって、ワード線デコ
ーダ７によ）選択されたワニド線６の電位（ｂ）が立上
シ、センスアンプ８のＭｏｉ ）ランジスタ９のドレイ
ンに、メモリセル４から読み出された電荷が微小な電位
差となって伝えられると、セット信号φ、（Ｃ）が高電
位に立上って、センスアンプ活性化信号φ、をグラウン
ド電位に放電させ、これによってセンスアンプ８を構成
している２個のＭＯＳ ）ランジスタ９の内の一方が導
通状態。
（＆）〜（、）について述べる。初期状態においては、
プリチャージ信号φ２（ａ）が電源電圧Ｖｃｃ ＫＭＯ
８）ランジスタのしきい値電圧ＶＴｈを加えた電位以上
の高電位に保持されるために、センスアンプ活性化信号
φ、（ｄ）は電源電圧ｖｅｃに充電されておシ、ついで
プリチャージ信号φ、が低電位になって、ワード線デコ
ーダ７によ）選択されたワニド線６の電位（ｂ）が立上
シ、センスアンプ８のＭｏｉ ）ランジスタ９のドレイ
ンに、メモリセル４から読み出された電荷が微小な電位
差となって伝えられると、セット信号φ、（Ｃ）が高電
位に立上って、センスアンプ活性化信号φ、をグラウン
ド電位に放電させ、これによってセンスアンプ８を構成
している２個のＭＯＳ ）ランジスタ９の内の一方が導
通状態。
他方が非導通状態になって、フリップフロップ回路の状
態が決定されるので１、このようにして選択されたメモ
リセルからのデータの読み出しおよび増幅作用がなされ
るのである。
態が決定されるので１、このようにして選択されたメモ
リセルからのデータの読み出しおよび増幅作用がなされ
るのである。
しかしながらこの第１図構成による従来例でのｄＲＡＭ
においては、センスアンプ活性化信号φ１のプリチャー
ジのためのＭＯＳ ）ランジスタ１２が、電源電位のボ
ンディング・パッド３に対してメモリセルアレイ５を挾
んだ反対側に配置されておシ。
においては、センスアンプ活性化信号φ１のプリチャー
ジのためのＭＯＳ ）ランジスタ１２が、電源電位のボ
ンディング・パッド３に対してメモリセルアレイ５を挾
んだ反対側に配置されておシ。
このために電源配線１０のインピーダンスが高くなって
、第２図の該当部分１０の破線に示すように、瞬間的な
電位低下を発生することがあシ、センスアンプ活性化信
号φ、にこれが取）込まれて。
、第２図の該当部分１０の破線に示すように、瞬間的な
電位低下を発生することがあシ、センスアンプ活性化信
号φ、にこれが取）込まれて。
同センスアンプ活性化信号φ１波形の、破線に見られる
ように、センスアンプの活性化が早くなルすぎて誤増幅
となる不都合があった。
ように、センスアンプの活性化が早くなルすぎて誤増幅
となる不都合があった。
この発明は従来のこのような欠点に鑑み、センスアンプ
活性化信号のプリチャージのためのＭＯＳトランジスタ
を、電源電位のボンディング・パッド側に配置させるこ
とによ′シ、電源配線のインピーダンスを下げて瞬間的
な電位低下を解消させ、早すぎるセンスアンプの活性化
による誤作動を防止できるようＫしたものでおる。
活性化信号のプリチャージのためのＭＯＳトランジスタ
を、電源電位のボンディング・パッド側に配置させるこ
とによ′シ、電源配線のインピーダンスを下げて瞬間的
な電位低下を解消させ、早すぎるセンスアンプの活性化
による誤作動を防止できるようＫしたものでおる。
以下この発明に係るダイナミック・ランダム・アクセス
・メモリ装置の一実施例につき、第３図を参照して詳細
に説明する。
・メモリ装置の一実施例につき、第３図を参照して詳細
に説明する。
第３図実施例装置は前記第１図従来例装置に対応して表
わしたもので、これらの各図中、同一符号は同一または
相当部分を示しておシ、この第３図実施例装置において
は□、前記第１図従来例装置の場合、電源電位のボンデ
ィング・パッド３に対し、メモリセルアレイ５を挾んだ
反対側に配置されていたところの、センスアンプ活性化
信号φ１を電源電位ｖｃｃまでプリチャージするための
ＭＯＳ）ランジスタ１２を、電源電位のボンディング・
パッド３側に配置させたものである。
わしたもので、これらの各図中、同一符号は同一または
相当部分を示しておシ、この第３図実施例装置において
は□、前記第１図従来例装置の場合、電源電位のボンデ
ィング・パッド３に対し、メモリセルアレイ５を挾んだ
反対側に配置されていたところの、センスアンプ活性化
信号φ１を電源電位ｖｃｃまでプリチャージするための
ＭＯＳ）ランジスタ１２を、電源電位のボンディング・
パッド３側に配置させたものである。
従ってこの第３図実施例装置の場合には、電源電位のボ
ンディング・パッド３からＭＯＳ）ランジスタ１２に至
るまでの電源配線１０が短かくなシ。
ンディング・パッド３からＭＯＳ）ランジスタ１２に至
るまでの電源配線１０が短かくなシ。
これに対応してこの電源配線１０のインピーダンスが充
分に低下され、このために前記第２図に示した瞬間的な
電位低下が抑制されると共に、センスアンプ活性化信号
φ１に取シ込まれる電源ノイズも少なくなつ【、センス
アンプ８を構成しているＭＯＳ）ツンジスタ９のしきい
値電圧ｖ−Ｉｈ を越えることがなくなル、前記従来例
で発生したような早すぎるセンスアンプ活性化による誤
作動の可能性を解消できるのである。
分に低下され、このために前記第２図に示した瞬間的な
電位低下が抑制されると共に、センスアンプ活性化信号
φ１に取シ込まれる電源ノイズも少なくなつ【、センス
アンプ８を構成しているＭＯＳ）ツンジスタ９のしきい
値電圧ｖ−Ｉｈ を越えることがなくなル、前記従来例
で発生したような早すぎるセンスアンプ活性化による誤
作動の可能性を解消できるのである。
なお、前記実施例においては、Ｎチャネル形のＭＯＳ）
ランジスタによるｄＲＡＭＫついて述べたが。
ランジスタによるｄＲＡＭＫついて述べたが。
電源レベルとか信号レベルなどを適当に変更するととＫ
よシ、Ｐチャネル形のＭＯＳ ）ランジスタ、あるいは
相補形のＭＯＳ ）ランジスタによるｄＲ，ＡＭにも適
用できることは勿論であシ、また前記実施例においては
、オーブン・ビット線構成のｄＲＡＭについて述べたが
、フォールデド・ビット線構成のｄＲＡＭであっても同
様の効果が得られるものである。
よシ、Ｐチャネル形のＭＯＳ ）ランジスタ、あるいは
相補形のＭＯＳ ）ランジスタによるｄＲ，ＡＭにも適
用できることは勿論であシ、また前記実施例においては
、オーブン・ビット線構成のｄＲＡＭについて述べたが
、フォールデド・ビット線構成のｄＲＡＭであっても同
様の効果が得られるものである。
以上詳述したようＫこの発明によれば、ダイナミック・
ランダム・アクセス・メモリ装置において、センスアン
プ活性化信号のプリチャージのためのＭＯＳ）ランジス
タを、電源電位のボンディング・パッド側に配置させて
電源配線の短縮化を図ったので、センスアンプの活性化
時点を適正に維持できると共に、このセンスアンプ活性
化信号に取シ込まれる電源ノイズが少なくなシ、安定し
たセンスアンプ動作のｄＲＡＭ装置を容易に得られる特
長がある。
ランダム・アクセス・メモリ装置において、センスアン
プ活性化信号のプリチャージのためのＭＯＳ）ランジス
タを、電源電位のボンディング・パッド側に配置させて
電源配線の短縮化を図ったので、センスアンプの活性化
時点を適正に維持できると共に、このセンスアンプ活性
化信号に取シ込まれる電源ノイズが少なくなシ、安定し
たセンスアンプ動作のｄＲＡＭ装置を容易に得られる特
長がある。
第１図は従来例に”よるダイナミック・ランダム・アク
セス・メモリ装置の概要を示す回路ブロック図、第２図
（、）〜（、）は同上従来例装置の動作を説明するタイ
ミングチャート、第３図はこの発明の一実施例によるダ
イナミック・ランダム・アクセス・メモリ装置の概要を
示す回路ブロック図である。 １・・・・ｄＲＡＭテップ、２・・・・グラウンド電位
のボンディング・パッド、３・・・・電源電位のボンデ
ィング・パッド、４・・−・・メモリセル、５・・−書
メモリセルアレイ、６・拳・・ワード線、７・・・・ワ
ード線デコーダ、８・・・・センスアンプ、１０・・・
・電源配線、１１・・・・グラウンド配線、１２・・・
・センスアンプ活性化信号のプリチャージのためのＭＯ
Ｓ）？ンジスタ。 第１図 〃；２図 Ｈ１３因 第１頁の続き ０発 明 者 諸 岡 毅 −伊丹市瑞原４丁アイ研究
所内
セス・メモリ装置の概要を示す回路ブロック図、第２図
（、）〜（、）は同上従来例装置の動作を説明するタイ
ミングチャート、第３図はこの発明の一実施例によるダ
イナミック・ランダム・アクセス・メモリ装置の概要を
示す回路ブロック図である。 １・・・・ｄＲＡＭテップ、２・・・・グラウンド電位
のボンディング・パッド、３・・・・電源電位のボンデ
ィング・パッド、４・・−・・メモリセル、５・・−書
メモリセルアレイ、６・拳・・ワード線、７・・・・ワ
ード線デコーダ、８・・・・センスアンプ、１０・・・
・電源配線、１１・・・・グラウンド配線、１２・・・
・センスアンプ活性化信号のプリチャージのためのＭＯ
Ｓ）？ンジスタ。 第１図 〃；２図 Ｈ１３因 第１頁の続き ０発 明 者 諸 岡 毅 −伊丹市瑞原４丁アイ研究
所内
Claims (1)
- 【特許請求の範囲】 チップ上にあって、電源電位のボンディング・バットと
、Ｘ、Ｙ両方向に配列された複数のメモリセル、および
これらのメモリセルのアレイト。 、Ｘ方向に配列された複数のワード線と、Ｙ方向に配列
された複数のセンスアンプと、これらのセンスアンプを
活性化するためのセンスアンプ活性化信号を電源電位に
充電するトランジスタとを少なくとも備え、前記メモリ
セルアレイに対して、前記電源電位のボンディング・ノ
（ラドとトランジスタとを、テップ上の同じ側に配置さ
せたことを特徴とするダイナミック、・ランダム・アク
セス・メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020157A JPS60164352A (ja) | 1984-02-06 | 1984-02-06 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020157A JPS60164352A (ja) | 1984-02-06 | 1984-02-06 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164352A true JPS60164352A (ja) | 1985-08-27 |
Family
ID=12019321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020157A Pending JPS60164352A (ja) | 1984-02-06 | 1984-02-06 | ダイナミツク・ランダム・アクセス・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
| JPS62188363A (ja) * | 1986-02-14 | 1987-08-17 | Nec Corp | 記憶回路装置 |
-
1984
- 1984-02-06 JP JP59020157A patent/JPS60164352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
| JPH0746500B2 (ja) * | 1984-03-19 | 1995-05-17 | 株式会社日立製作所 | 集積回路メモリ装置 |
| JPS62188363A (ja) * | 1986-02-14 | 1987-08-17 | Nec Corp | 記憶回路装置 |
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