JPS6237468B2 - - Google Patents
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- JPS6237468B2 JPS6237468B2 JP57051152A JP5115282A JPS6237468B2 JP S6237468 B2 JPS6237468 B2 JP S6237468B2 JP 57051152 A JP57051152 A JP 57051152A JP 5115282 A JP5115282 A JP 5115282A JP S6237468 B2 JPS6237468 B2 JP S6237468B2
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- Japan
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- memory cell
- transistors
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、MIS（Metal Insulator Semicon−
ductor）スタテイツク・ランダムアクセスメモリ
に関し、特に書込み直後のメモリセルの情報振幅
を拡大してメモリセルに記憶されている情報の安
定度を大きくしたランダムアクセスメモリに関す
る。
ductor）スタテイツク・ランダムアクセスメモリ
に関し、特に書込み直後のメモリセルの情報振幅
を拡大してメモリセルに記憶されている情報の安
定度を大きくしたランダムアクセスメモリに関す
る。
(2) 技術の背景
一般に、半導体メモリにおいてはα線の照射、
あるいは雑音の混入によつてメモリセルに記憶さ
れている情報が破壊されることがある。このよう
な情報の破壊は各メモリセルに記憶されている情
報の振幅、すなわち高レベル部分の電圧と低レベ
ル部分の電圧との差の電圧が小さいほど起りやす
い。したがつて、与えられた電源電圧等の制約の
中で各メモリセルの情報の振幅をできるだけ大き
くすることが必要とされる。
あるいは雑音の混入によつてメモリセルに記憶さ
れている情報が破壊されることがある。このよう
な情報の破壊は各メモリセルに記憶されている情
報の振幅、すなわち高レベル部分の電圧と低レベ
ル部分の電圧との差の電圧が小さいほど起りやす
い。したがつて、与えられた電源電圧等の制約の
中で各メモリセルの情報の振幅をできるだけ大き
くすることが必要とされる。
(3) 従来技術と問題点
第１図は、従来形のスタテイツク・ランダムア
クセスメモリ（以後スタテイツクRAMと称す
る）を示す。同図において、MCは４個のMISト
ランジスタQ1ないしQ4および２個の抵抗R1，R2
からなるメモリセル、BL，はビツト線、WL
はワード線、DB，はデータバスである。Q5，
Q6はそれぞれビツト線BL，とデータバス
DB，との間に接続された列選択用トランスフ
アゲートを構成するトランジスタ、Q11，Q12は
ビツト線BL，と電源ＶCCの間に接続された負
荷トランジスタ、Q7ないしQ10は書込み回路
WTCを構成するトランジスタである。RDは行デ
コーダ、RBはトランジスタQ13，Q14からなる行
ドライバである。また、データバスDB，はそ
の一端において図示しないセンスアンプSAに接
続されている。なお、第１図においては１個のメ
モリセルMC、１対のビツト線BL，、および
１本のワード線WLが示されているのみである
が、これらは実際には複数ずつ設けられている。
クセスメモリ（以後スタテイツクRAMと称す
る）を示す。同図において、MCは４個のMISト
ランジスタQ1ないしQ4および２個の抵抗R1，R2
からなるメモリセル、BL，はビツト線、WL
はワード線、DB，はデータバスである。Q5，
Q6はそれぞれビツト線BL，とデータバス
DB，との間に接続された列選択用トランスフ
アゲートを構成するトランジスタ、Q11，Q12は
ビツト線BL，と電源ＶCCの間に接続された負
荷トランジスタ、Q7ないしQ10は書込み回路
WTCを構成するトランジスタである。RDは行デ
コーダ、RBはトランジスタQ13，Q14からなる行
ドライバである。また、データバスDB，はそ
の一端において図示しないセンスアンプSAに接
続されている。なお、第１図においては１個のメ
モリセルMC、１対のビツト線BL，、および
１本のワード線WLが示されているのみである
が、これらは実際には複数ずつ設けられている。
第１図のスタテイツクRAMにおいて、メモリ
セルMCに情報を書き込む場合は、行デコーダ
RDの出力を反転増幅した高レベルの行選択信号
Ｗをワード線WLに印加するとともに、図示しな
い列デコーダ等によつて列選択トランジスタ
Q5，Q6のゲートに高レベルの列選択信号Ｙを印
加する。これにより、メモリセルMCのトランジ
スタQ3，Q4、および列選択用トランジスタQ5，
Q6が共にオンとなり、データバスDB，とビツ
ト線BL，およびビツト線BL，とメモリセ
ルMCのノードＡ，Ｂがそれぞれ接続される。こ
の状態で、第２図に示すようにライトイネーブル
信号を低レベルにして書込み回路WTCに書
込信号IN，を、例えば信号INが低レベル、信
号が高レベルになるように印加する。この場
合書込回路WTCのトランジスタQ7，Q10がオ
ン、トランジスタQ8，Q9がオフとなり、データ
バスおよびDBはそれぞれ高レベルおよび低レ
ベル、そしてビツト線およびBLがそれぞれ高
レベルおよび低レベルとなる。これにより、メモ
リセルMCのトランジスタQ1がオン、Q2がオフと
なり、メモリセルMC内のノードＡの電位は低レ
ベルになり、ノードＢの電位は高レベルに上昇す
る。なお、第２図はメモリセルMCに対して当初
から記憶されていた情報（１または０）と反対の
情報（０または１）を書き込む場合の波形を示し
ている。
セルMCに情報を書き込む場合は、行デコーダ
RDの出力を反転増幅した高レベルの行選択信号
Ｗをワード線WLに印加するとともに、図示しな
い列デコーダ等によつて列選択トランジスタ
Q5，Q6のゲートに高レベルの列選択信号Ｙを印
加する。これにより、メモリセルMCのトランジ
スタQ3，Q4、および列選択用トランジスタQ5，
Q6が共にオンとなり、データバスDB，とビツ
ト線BL，およびビツト線BL，とメモリセ
ルMCのノードＡ，Ｂがそれぞれ接続される。こ
の状態で、第２図に示すようにライトイネーブル
信号を低レベルにして書込み回路WTCに書
込信号IN，を、例えば信号INが低レベル、信
号が高レベルになるように印加する。この場
合書込回路WTCのトランジスタQ7，Q10がオ
ン、トランジスタQ8，Q9がオフとなり、データ
バスおよびDBはそれぞれ高レベルおよび低レ
ベル、そしてビツト線およびBLがそれぞれ高
レベルおよび低レベルとなる。これにより、メモ
リセルMCのトランジスタQ1がオン、Q2がオフと
なり、メモリセルMC内のノードＡの電位は低レ
ベルになり、ノードＢの電位は高レベルに上昇す
る。なお、第２図はメモリセルMCに対して当初
から記憶されていた情報（１または０）と反対の
情報（０または１）を書き込む場合の波形を示し
ている。
ところで、このようにして情報の書込みを行な
つた直後のメモリセルの高レベルの電圧、すなわ
ち上述のノードＢの電圧は電源電圧ＶCCよりも低
いレベルとなる。すなわち、第２図に示すよう
に、書込信号が低レベルからほぼ電源電圧ＶC
Ｃに等しい高レベルに変化した場合に、データバ
スの電圧は電源電圧ＶCCの電圧からトランジ
スタQ7のしきい値電圧Ｖth（Q7）をさし引いた電
圧ＶCC−Ｖth（Q7）に上昇する。また、ビツト線
の電圧は、トランジスタQ6のしきい値電圧を
Ｖth（Q6）としたとき、Ｖth（Q6）がＶth（Q7）より
大きい場合はＶCC−Ｖth（Q6）となり、Ｖth
（Q6）がＶth（Q7）より小さい場合はＶCC−Ｖth
（Q7）となる。したがつて、前述のノードＢの電
圧ＶBは ＶB＝ＶCC−Ｖth（Q4、Q6、Q7） で与えられる。ここで、Ｖth（Q4，Q6，Q7）は各
トランジスタQ4，Q6，Q7のしきい値電圧Ｖth
（Q4），Ｖth（Q6），Ｖth（Q7）の内で最も大きいも
のを示しており、また、ワード線WL、列選択信
号Ｙ、書込信号IN，の高レベルの電圧がすべ
てほぼ電源電圧ＶCCまで上昇するものとしてい
る。
つた直後のメモリセルの高レベルの電圧、すなわ
ち上述のノードＢの電圧は電源電圧ＶCCよりも低
いレベルとなる。すなわち、第２図に示すよう
に、書込信号が低レベルからほぼ電源電圧ＶC
Ｃに等しい高レベルに変化した場合に、データバ
スの電圧は電源電圧ＶCCの電圧からトランジ
スタQ7のしきい値電圧Ｖth（Q7）をさし引いた電
圧ＶCC−Ｖth（Q7）に上昇する。また、ビツト線
の電圧は、トランジスタQ6のしきい値電圧を
Ｖth（Q6）としたとき、Ｖth（Q6）がＶth（Q7）より
大きい場合はＶCC−Ｖth（Q6）となり、Ｖth
（Q6）がＶth（Q7）より小さい場合はＶCC−Ｖth
（Q7）となる。したがつて、前述のノードＢの電
圧ＶBは ＶB＝ＶCC−Ｖth（Q4、Q6、Q7） で与えられる。ここで、Ｖth（Q4，Q6，Q7）は各
トランジスタQ4，Q6，Q7のしきい値電圧Ｖth
（Q4），Ｖth（Q6），Ｖth（Q7）の内で最も大きいも
のを示しており、また、ワード線WL、列選択信
号Ｙ、書込信号IN，の高レベルの電圧がすべ
てほぼ電源電圧ＶCCまで上昇するものとしてい
る。
上述のようにして書込みが行なわれたメモリセ
ルの高レベル点すなわちノードＢの電圧ＶBは書
込終了後、メモリセルの負荷抵抗R2を介しての
電荷供給により時定数Ｒ・Ｃに従つて電源電圧Ｖ
CCに向つて上昇する。ここで、Ｒ＝R1＝R2であ
り、ＣはノードＢにおける容量である。ところ
が、近年のスタテイツクRAMにおいては、電力
消費を少なくするために抵抗Ｒの値をギガオーム
以上のオーダに設定する傾向にあり、時定数Ｒ・
Ｃもかなり大きくなつている。したがつて、上述
の従来形におけるスタテイツクRAMにおいて
は、メモリセルへの書込後メモリセルの高レベル
点の電圧が電源電圧ＶCCより低い状態にある期間
が長くなつており、この期間中にメモリセルに対
して与えられる外部雑音およびα線等によつて記
憶情報の破壊を生じやすいという不都合があつ
た。
ルの高レベル点すなわちノードＢの電圧ＶBは書
込終了後、メモリセルの負荷抵抗R2を介しての
電荷供給により時定数Ｒ・Ｃに従つて電源電圧Ｖ
CCに向つて上昇する。ここで、Ｒ＝R1＝R2であ
り、ＣはノードＢにおける容量である。ところ
が、近年のスタテイツクRAMにおいては、電力
消費を少なくするために抵抗Ｒの値をギガオーム
以上のオーダに設定する傾向にあり、時定数Ｒ・
Ｃもかなり大きくなつている。したがつて、上述
の従来形におけるスタテイツクRAMにおいて
は、メモリセルへの書込後メモリセルの高レベル
点の電圧が電源電圧ＶCCより低い状態にある期間
が長くなつており、この期間中にメモリセルに対
して与えられる外部雑音およびα線等によつて記
憶情報の破壊を生じやすいという不都合があつ
た。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
にかんがみ、MISスタテイツクRAMにおいて、
メモリセルに情報の書込が行なわれた直後にワー
ド線の電圧を一時的に電源電圧以上のレベルに引
上げるという構想にもとづき、メモリセルの書込
情報の電圧レベルを拡大し、メモリセルの記憶情
報の外部雑音等による破壊を防止することにあ
る。
にかんがみ、MISスタテイツクRAMにおいて、
メモリセルに情報の書込が行なわれた直後にワー
ド線の電圧を一時的に電源電圧以上のレベルに引
上げるという構想にもとづき、メモリセルの書込
情報の電圧レベルを拡大し、メモリセルの記憶情
報の外部雑音等による破壊を防止することにあ
る。
(5) 発明の構成
そしてこの目的は、本発明によれば、ビツト線
対とワード線との交差部に配置されたスタテイツ
ク形メモリセルを有するMISスタテイツクランダ
ムアクセスメモリにおいて、選択されたメモリセ
ルに接続されたワード線の電位を書込動作の後に
所定時間電源電圧以上に昇圧する手段を具備する
ことを特徴とするMISスタテイツクランダムアク
セスメモリを提供することによつて達成される。
対とワード線との交差部に配置されたスタテイツ
ク形メモリセルを有するMISスタテイツクランダ
ムアクセスメモリにおいて、選択されたメモリセ
ルに接続されたワード線の電位を書込動作の後に
所定時間電源電圧以上に昇圧する手段を具備する
ことを特徴とするMISスタテイツクランダムアク
セスメモリを提供することによつて達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
３図は、本発明の１実施例に係るMISスタテイツ
クRAMを示す。第３図のスタテイツクRAMが第
１図のものと異なる点は、行デコーダRDに接続
された行ドライバRBの電源を供給する高電圧供
給回路HVSを新たに設けたこと、ビツト線BL，
とデータバスDB，との間に接続された列
選択用トランスフアゲートがそれぞれＰ形および
Ｎ形のトランジスタQ15およびQ16，Q17および
Q18の並列回路で構成されていること、ビツト線
BL，の負荷トランジスタQ23，Q24にＰ形のも
のが使用されていること、そして書込み回路
WTC′がCMIS形インバータによつて構成されて
いることである。なお、高電圧供給回路HVSは
トランジスタQ25ないしQ31、コンデンサC1およ
び遅延回路DLによつて構成されている。
３図は、本発明の１実施例に係るMISスタテイツ
クRAMを示す。第３図のスタテイツクRAMが第
１図のものと異なる点は、行デコーダRDに接続
された行ドライバRBの電源を供給する高電圧供
給回路HVSを新たに設けたこと、ビツト線BL，
とデータバスDB，との間に接続された列
選択用トランスフアゲートがそれぞれＰ形および
Ｎ形のトランジスタQ15およびQ16，Q17および
Q18の並列回路で構成されていること、ビツト線
BL，の負荷トランジスタQ23，Q24にＰ形のも
のが使用されていること、そして書込み回路
WTC′がCMIS形インバータによつて構成されて
いることである。なお、高電圧供給回路HVSは
トランジスタQ25ないしQ31、コンデンサC1およ
び遅延回路DLによつて構成されている。
第３図のスタテイツクRAMにおいて、メモリ
セルMCにデータ書込みを行なう場合は、第１図
の場合と同様に、行デコーダRDの出力を反転増
幅した高レベルの行選択信号Ｘをワード線WLに
印加するとともに、図示しない列デコーダ等によ
つて列選択用トランスフアゲートを開くためＮ形
MISトランジスタQ16，Q17に高レベルの列選択信
号Ｙを印加し、Ｐ形トランジスタQ15，Q18に列
選択信号Ｙの反転信号を印加する。また、ライ
トイネーブル信号を低レベルにして書込み回
路WTC′に書込信号IN，を例えば信号INが低
レベル、信号が高レベルになるように印加す
る。この場合、第４図に示されるように、書込信
号INが低レベルになると、Ｐ形トランジスタQ19
がオンとなるのでデータ線の電圧はほぼ電源
電圧ＶCCまで引上げられる。また、列選択用トラ
ンスフアゲートはそれぞれＰ形およびＮ形のトラ
ンジスタの並列回路で構成されており、かつビツ
ト線の負荷トランジスタQ23，Q24がＰ形のトラ
ンジスタであるから、ビツト線の電位もほぼ
電源電圧ＶCCまで引上げられる。
セルMCにデータ書込みを行なう場合は、第１図
の場合と同様に、行デコーダRDの出力を反転増
幅した高レベルの行選択信号Ｘをワード線WLに
印加するとともに、図示しない列デコーダ等によ
つて列選択用トランスフアゲートを開くためＮ形
MISトランジスタQ16，Q17に高レベルの列選択信
号Ｙを印加し、Ｐ形トランジスタQ15，Q18に列
選択信号Ｙの反転信号を印加する。また、ライ
トイネーブル信号を低レベルにして書込み回
路WTC′に書込信号IN，を例えば信号INが低
レベル、信号が高レベルになるように印加す
る。この場合、第４図に示されるように、書込信
号INが低レベルになると、Ｐ形トランジスタQ19
がオンとなるのでデータ線の電圧はほぼ電源
電圧ＶCCまで引上げられる。また、列選択用トラ
ンスフアゲートはそれぞれＰ形およびＮ形のトラ
ンジスタの並列回路で構成されており、かつビツ
ト線の負荷トランジスタQ23，Q24がＰ形のトラ
ンジスタであるから、ビツト線の電位もほぼ
電源電圧ＶCCまで引上げられる。
一方、高電圧供給回路HVSに入力された反転
ライトイネーブル信号はトランジスタQ25，
Q26で構成されるCMISインバータで反転されて
ライトイネーブル信号WEとなり、トランジスタ
Q28，Q29に印加される。また、反転ライトイネ
ーブル信号は遅延回路DLにおいて一定時間
遅延され遅延信号dとしてトランジスタQ27，
Q30に印加される。トランジスタQ27ないしQ30は
ノアゲートを構成し、ライトイネーブル信号WE
と遅延信号dとが共に低レベルの場合にのみ
トランジスタQ27，Q28がオン、トランジスタ
Q29，Q30がオフトなつて出力（Ｄ点）が高レベ
ルになる。すなわち、反転ライトイネーブル信号
の印加が終了して再び高レベルとなつた時か
ら遅延回路の遅延時間に相当する時間幅のパルス
がＤ点に得られる。また、トランジスタQ31はＤ
点の電位が低レベルのときにオンとなり、コンデ
ンサC1をほぼＶCCの電位差に充電する。したが
つて、Ｄ点の電位が高レベルとなつたときはトラ
ンジスタQ31がオフになるとともに、該高レベル
の電圧にコンデンサC1の充電電圧が加算された
電圧、すなわち電源電圧ＶCC以上の電圧が点Ｅに
発生し行ドライバRBに印加される。したがつ
て、ワード線WLの電圧Ｘは書込み終了後一時的
に電源電圧ＶCC以上のレベルに引上げられる。こ
の場合、ビツト線の電圧は前述のようにほぼ
電源電圧ＶCCまで引上げられているから、メモリ
セルMCにおけるノードＢの電圧は書込終了後急
速にほぼＶCCまで引上げられ、外部雑音等による
記憶情報の破壊が起り難くなる。
ライトイネーブル信号はトランジスタQ25，
Q26で構成されるCMISインバータで反転されて
ライトイネーブル信号WEとなり、トランジスタ
Q28，Q29に印加される。また、反転ライトイネ
ーブル信号は遅延回路DLにおいて一定時間
遅延され遅延信号dとしてトランジスタQ27，
Q30に印加される。トランジスタQ27ないしQ30は
ノアゲートを構成し、ライトイネーブル信号WE
と遅延信号dとが共に低レベルの場合にのみ
トランジスタQ27，Q28がオン、トランジスタ
Q29，Q30がオフトなつて出力（Ｄ点）が高レベ
ルになる。すなわち、反転ライトイネーブル信号
の印加が終了して再び高レベルとなつた時か
ら遅延回路の遅延時間に相当する時間幅のパルス
がＤ点に得られる。また、トランジスタQ31はＤ
点の電位が低レベルのときにオンとなり、コンデ
ンサC1をほぼＶCCの電位差に充電する。したが
つて、Ｄ点の電位が高レベルとなつたときはトラ
ンジスタQ31がオフになるとともに、該高レベル
の電圧にコンデンサC1の充電電圧が加算された
電圧、すなわち電源電圧ＶCC以上の電圧が点Ｅに
発生し行ドライバRBに印加される。したがつ
て、ワード線WLの電圧Ｘは書込み終了後一時的
に電源電圧ＶCC以上のレベルに引上げられる。こ
の場合、ビツト線の電圧は前述のようにほぼ
電源電圧ＶCCまで引上げられているから、メモリ
セルMCにおけるノードＢの電圧は書込終了後急
速にほぼＶCCまで引上げられ、外部雑音等による
記憶情報の破壊が起り難くなる。
次にワード線の電位を書込み動作後一時的に電
源電圧以上とすることによつて、メモリセルに書
込まれている情報の安定度を向上させることがで
きる理由を説明する。前述のように本発明のスタ
テイツクRAMでは、メモリセルの高レベル側ノ
ードは書込み直後にＶCCまで引上げられ、従来の
スタテイツクRAMの場合よりＶthだけ高くする
ことができ、書込後放置した後の値と同じにする
ことができる。すなわち、メモリセルの容量をＣ
とすれば、書込み直後にメモリセルが保持する電
荷は従来のスタテイツクRAMでは（ＶCC−Ｖt
ｈ）・Ｃであるが、本発明のスタテイツクRAMで
はＶCC・Ｃとなり、Ｖth・Ｃだけ保持電荷量が多
くなる。ICのパツケージ材料等から放出される
α線がICチツプに入射すると、エレクトロンと
ホールの対を生成することが知られており、例え
ばＮチヤネルのFETでは、このうちのホールは
負電位の印加されたサブストレートに吸収され、
エレクトロンはn+拡散に収容される。従つて、
α線がスタテイツクRAMのメモリセルが配置さ
れた領域に入射すると、前述の生成されたエレク
トロンはメモリセルのノードを構成する拡散に吸
収され、メモりセルの保持している高レベルを引
き下げる作用をする。メモリセルの保持電荷量が
多ければ、このような妨害に対しても強くなり、
動作が安定となる。
源電圧以上とすることによつて、メモリセルに書
込まれている情報の安定度を向上させることがで
きる理由を説明する。前述のように本発明のスタ
テイツクRAMでは、メモリセルの高レベル側ノ
ードは書込み直後にＶCCまで引上げられ、従来の
スタテイツクRAMの場合よりＶthだけ高くする
ことができ、書込後放置した後の値と同じにする
ことができる。すなわち、メモリセルの容量をＣ
とすれば、書込み直後にメモリセルが保持する電
荷は従来のスタテイツクRAMでは（ＶCC−Ｖt
ｈ）・Ｃであるが、本発明のスタテイツクRAMで
はＶCC・Ｃとなり、Ｖth・Ｃだけ保持電荷量が多
くなる。ICのパツケージ材料等から放出される
α線がICチツプに入射すると、エレクトロンと
ホールの対を生成することが知られており、例え
ばＮチヤネルのFETでは、このうちのホールは
負電位の印加されたサブストレートに吸収され、
エレクトロンはn+拡散に収容される。従つて、
α線がスタテイツクRAMのメモリセルが配置さ
れた領域に入射すると、前述の生成されたエレク
トロンはメモリセルのノードを構成する拡散に吸
収され、メモりセルの保持している高レベルを引
き下げる作用をする。メモリセルの保持電荷量が
多ければ、このような妨害に対しても強くなり、
動作が安定となる。
第５図ａは本発明の他の実施例に係るMISスタ
テイツクRAMを示す。同図のスタテイツクRAM
においては、ビツト線BL，の負荷トランジス
タQ32，Q33および列選択用トランスフアゲート
用のトランジスタQ34，Q35を共にしきい値の低
いＮ形トランジスタとし、かつ書込み回路
WTC″を負荷トランジスタをデプレツシヨン形ト
ランジスタQ36およびQ38とした２つのインバー
タ回路で構成することにより、ビツト線の高レベ
ル電圧をほぼ電源電圧ＶCCまで引上げている。そ
の他の部分は第３図のものと同じである。
テイツクRAMを示す。同図のスタテイツクRAM
においては、ビツト線BL，の負荷トランジス
タQ32，Q33および列選択用トランスフアゲート
用のトランジスタQ34，Q35を共にしきい値の低
いＮ形トランジスタとし、かつ書込み回路
WTC″を負荷トランジスタをデプレツシヨン形ト
ランジスタQ36およびQ38とした２つのインバー
タ回路で構成することにより、ビツト線の高レベ
ル電圧をほぼ電源電圧ＶCCまで引上げている。そ
の他の部分は第３図のものと同じである。
なお、第５図ａにおけるビツト線BL，の負
荷トランジスタQ32，Q33は、第５図ｂに示すよ
うにデプレツシヨン形トランジスタQ40，Q41に
置きかえることも可能である。
荷トランジスタQ32，Q33は、第５図ｂに示すよ
うにデプレツシヨン形トランジスタQ40，Q41に
置きかえることも可能である。
(7) 発明の効果
このように、本発明によれば、メモリセルの高
レベル点の電位を書込み直後にほぼ電源電圧レベ
ルまで引上げることができるから、外部雑音やα
線等によつてメモリセルの記憶情報が破壊される
危険が少なくなり、信頼性の高いメモリが得られ
る。
レベル点の電位を書込み直後にほぼ電源電圧レベ
ルまで引上げることができるから、外部雑音やα
線等によつてメモリセルの記憶情報が破壊される
危険が少なくなり、信頼性の高いメモリが得られ
る。
第１図は、従来形のMISスタテイツク・ランダ
ムアクセスメモリを示すブロツク回路図、第２図
は、第１図のメモリの動作を説明するための波形
図、第３図は、本発明の１実施例に係るMISスタ
テイツク・ランダムアクセスメモリを示すブロツ
ク回路図、第４図は、第３図のメモリの動作を説
明するための波形図、そして第５図ａおよび第５
図ｂは、本発明の他の実施例を示すブロツク回路
図である。 MC；メモリセル、RB；行ドライバ、RD；行
デコーダ、WTC，WTC′，WTC″；書込回路、
SA；センスアンプ、WL；ワード線、BL，；
ビツト線、DB，；データバス、HVS；高電圧
供給回路、DL；遅延回路、Q1，………，Q4；メ
モリセル用トランジスタ、Q5，Q6，Q15，……
…，Q18，Q34，Q35；トランフアゲート用トラン
ジスタ、Q7，………，Q10，Q19，………，Q22，
Q36，………，Q39；書込回路用トランジスタ、
Q11，Q12，Q23，Q24，Q32，Q33，Q40，Q41；ビ
ツト線負荷用トランジスタ、Q25，………，
Q31；高電圧供給回路用トランジスタ。
ムアクセスメモリを示すブロツク回路図、第２図
は、第１図のメモリの動作を説明するための波形
図、第３図は、本発明の１実施例に係るMISスタ
テイツク・ランダムアクセスメモリを示すブロツ
ク回路図、第４図は、第３図のメモリの動作を説
明するための波形図、そして第５図ａおよび第５
図ｂは、本発明の他の実施例を示すブロツク回路
図である。 MC；メモリセル、RB；行ドライバ、RD；行
デコーダ、WTC，WTC′，WTC″；書込回路、
SA；センスアンプ、WL；ワード線、BL，；
ビツト線、DB，；データバス、HVS；高電圧
供給回路、DL；遅延回路、Q1，………，Q4；メ
モリセル用トランジスタ、Q5，Q6，Q15，……
…，Q18，Q34，Q35；トランフアゲート用トラン
ジスタ、Q7，………，Q10，Q19，………，Q22，
Q36，………，Q39；書込回路用トランジスタ、
Q11，Q12，Q23，Q24，Q32，Q33，Q40，Q41；ビ
ツト線負荷用トランジスタ、Q25，………，
Q31；高電圧供給回路用トランジスタ。
Claims (1)
- １ ビツト線対とワード線との交差部に配置され
たスタテイツク形メモリセルを有するMISスタテ
イツク・ランダムアクセスメモリにおいて、選択
されたメモリセルに接続されたワード線の電位を
書込動作の後に所定時間電源電圧以上に昇圧する
手段を具備することを特徴とするMISスタテイツ
クランダムアクセスメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051152A JPS58169958A (ja) | 1982-03-31 | 1982-03-31 | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
| DE8383301734T DE3380235D1 (en) | 1982-03-31 | 1983-03-28 | Static-type random-access memory device |
| EP83301734A EP0090632B1 (en) | 1982-03-31 | 1983-03-28 | Static-type random-access memory device |
| US06/480,582 US4563754A (en) | 1982-03-31 | 1983-03-30 | Static-type random-access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051152A JPS58169958A (ja) | 1982-03-31 | 1982-03-31 | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169958A JPS58169958A (ja) | 1983-10-06 |
| JPS6237468B2 true JPS6237468B2 (ja) | 1987-08-12 |
Family
ID=12878841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051152A Granted JPS58169958A (ja) | 1982-03-31 | 1982-03-31 | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4563754A (ja) |
| EP (1) | EP0090632B1 (ja) |
| JP (1) | JPS58169958A (ja) |
| DE (1) | DE3380235D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286756U (ja) * | 1985-11-20 | 1987-06-03 | ||
| JPH0631256U (ja) * | 1992-09-24 | 1994-04-22 | アイホン株式会社 | フックスイッチ機構 |
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| JPS6238592A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型メモリの行選択線駆動回路 |
| US4901280A (en) * | 1986-07-11 | 1990-02-13 | Texas Instruments Incorporated | Pull-up circuit for high impedance word lines |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| US4769564A (en) * | 1987-05-15 | 1988-09-06 | Analog Devices, Inc. | Sense amplifier |
| JP2654548B2 (ja) * | 1987-10-02 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
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| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
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| JP3228759B2 (ja) * | 1990-01-24 | 2001-11-12 | セイコーエプソン株式会社 | 半導体記憶装置及びデータ処理装置 |
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| WO2003016596A1 (en) | 2001-08-14 | 2003-02-27 | Magnesium Technology Limited | Magnesium anodisation system and methods |
| US7466582B2 (en) * | 2005-08-15 | 2008-12-16 | International Business Machines Corporation | Voltage controlled static random access memory |
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| US10325648B2 (en) | 2016-12-14 | 2019-06-18 | Qualcomm Incorporated | Write driver scheme for bit-writable memories |
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| JPS5619585A (en) * | 1979-07-26 | 1981-02-24 | Toshiba Corp | Semiconductor memory unit |
| JPS5831677B2 (ja) * | 1979-11-26 | 1983-07-07 | 富士通株式会社 | 半導体記億装置 |
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| US4451907A (en) * | 1981-10-26 | 1984-05-29 | Motorola, Inc. | Pull-up circuit for a memory |
-
1982
- 1982-03-31 JP JP57051152A patent/JPS58169958A/ja active Granted
-
1983
- 1983-03-28 EP EP83301734A patent/EP0090632B1/en not_active Expired
- 1983-03-28 DE DE8383301734T patent/DE3380235D1/de not_active Expired
- 1983-03-30 US US06/480,582 patent/US4563754A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286756U (ja) * | 1985-11-20 | 1987-06-03 | ||
| JPH0631256U (ja) * | 1992-09-24 | 1994-04-22 | アイホン株式会社 | フックスイッチ機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3380235D1 (en) | 1989-08-24 |
| EP0090632A3 (en) | 1986-10-15 |
| EP0090632B1 (en) | 1989-07-19 |
| EP0090632A2 (en) | 1983-10-05 |
| JPS58169958A (ja) | 1983-10-06 |
| US4563754A (en) | 1986-01-07 |
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