JPS6196588A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS6196588A
JPS6196588A JP59217836A JP21783684A JPS6196588A JP S6196588 A JPS6196588 A JP S6196588A JP 59217836 A JP59217836 A JP 59217836A JP 21783684 A JP21783684 A JP 21783684A JP S6196588 A JPS6196588 A JP S6196588A
Authority
JP
Japan
Prior art keywords
row
selection signal
memory cell
potential
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59217836A
Other languages
English (en)
Inventor
Katsuki Ichinose
一瀬　勝樹
Hiroshi Shinohara
尋史 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59217836A priority Critical patent/JPS6196588A/ja
Priority to DE8585307431T priority patent/DE3576602D1/de
Priority to EP85307431A priority patent/EP0178914B1/en
Priority to US06/788,228 priority patent/US4709354A/en
Publication of JPS6196588A publication Critical patent/JPS6196588A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に行選択信号の
タイミングとレベルとを改良して、低消費電力化を図っ
たものに関するものである。
〔従来の技術〕
従来、この種の装置として第２図に示すものがあった。
第２図（ａ）はスタティック型半導体記憶装置を示す図
であり、図において、■はメモリセル、２は複数のメモ
リセル１からなるメモリセル行、３はＮＡＮＤ回路等に
より構成され行アドレスに応じた行選択信号線に電源電
圧Ｖｃｃを与える行デコーダ、４は行選択信号線、５は
ビット線、６は周辺回路、７はビット線負荷トランジス
タ又はその他の回路である。
また同図（ｂ）は同図（ａ）の行選択信号線４によって
１つのメモリセル行２に与えられる行選択信号のタイミ
ング図であり、同図において、８は行選択信号、９は読
出し期間、１ｏは書込み期間を示す。
次に動作について説明する。全てのメモリセル１が非選
択の時、全ての行選択信号線４は接地電位になっている
。次いで、１つのメモリセル１を選択する場合、外部か
ら入力された行アドレスに従って、行デコーダ３により
このメモリセル１につながる１つの行選択信号線４の電
位が電源電位Ｖｃｃに上昇し、その結果、該メモリセル
１を含む１つのメモリセル行２が選択される。
そしてこの１つのメモリセル行が選択されると、電源Ｖ
ｃｃ、ビット線負荷トランジスタ又はその他の回路７．
ビット線５９選、択されたメモリセル行２中のメモリセ
ル、の経路でカラム電流が流れる。
前記カラム電流は行選択信号線４の電位が電源電位であ
る期間中、選択されたメモリセル行の全てのメモリセル
に接続されたビット線を流れ続ける。
そこで消費電流を低減するために、ある一定の長さの読
出し期間９と、書込み期間１０にのみ行選択信号線４を
電源電位に上昇させ、前記読出し期間９と書込み期間１
０以外の期間では前記カラム電流が流れるのを防止して
いる。
〔発明が解決しようとする問題点〕
従来の半導体記憶装置は以上のように構成されており、
読出し期間９と書込み期間１０の雨期間ともに行選択信
号８を電源電位にまで上昇させている。ところが、書込
み期間１０では、行選択信号８は電源電位以下の電位で
も書込み可能であるにもかかわらず、電源電位にまで上
昇させているので、行選択信号の電位が高い分だけ無駄
なカラム電流が流れるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、無駄なカラム電流を抑え、消費電
力を十分小さくできる半導体記憶装置を提供することを
目的としている。
〔問題点を解決するための手段〕
この発明に係る半導体記憶装置は、書込み期間中、電源
電位と接地電位との中間電位を行選択信号線に与える行
デコーダを設けたものである。
〔作用〕
この発明においては行デコーダが書き込み時において電
源と接地の中間電位の行選択信号を出力する。
〔実施例〕
以下、この発明の実施例を図に、ついて説明する。
第１図（ａｌはこの発明の一実施例による半導体記憶装
置の構成を示す図であり、図において、１はメモリセル
、２は複数のメモリセル１からなるメモリセル行、３は
行デコーダ本体３ａ及び３値信号発生回路３ｂからなる
行デコーダであり、該行デコーダ本体３ａは従来の行デ
コーダ３と同様に構成されているが、従来のもののよう
に記憶装置の電源電位Ｖｃｃが直接その電源電圧となる
のではなく、３値信号発生回路３ｂの出力電圧がその電
源電圧となるものである。
なお、３値信号発生回路３ｂは外部からの書込みパルス
が入力されている間はこれを書込み期間とみなして上記
中間電位を出力し、記憶装置の入力アドレスが変化した
時これをチップ内部で検知して発生される内部同期信号
が入力されてからの所定期間はこれを続出し期間とみな
して上記電源電圧を出力し、その他の期間は接地電位を
出力するものである。
また、４は行選択信号線、５はビット線、６は周辺回路
、７はビット線負荷トランジスタ又はその他の回路であ
る。
また第１図（ｂ）は同図＋ａｌＯ行選択信号線４によっ
て１つのメモリセル行２に与えられる行選択信号のタイ
ミング図である・。図において、８は行選択信号、９は
読出し期間、１０は書込み期間を示す。
次に本発明の一実施例による半導体記憶装置の動作につ
いて説明する。第１図において、１つのメモリセル１を
選択する場合、外部から入力された行アドレスに従って
、行デコーダ３により、このメモリセル１を含む１つの
行選択信号線４の電位が電源電位に上昇し、１つのメモ
リセル行２が選択される。そしてこの１つのメモリセル
行２が選択されると、電源ビット線負荷トランジスタ又
はその他の回路７．ビット線５１選択されたメモリセル
行２中のメモリセル１．の経路でカラム電流が流れる。
前記カラム電流は行選択信号線４の電位が電源電位であ
る期間中、選択されたメモリセル行２の全てのメモリセ
ル１に接続されたビット線に流れ続ける。そこで本実施
例装置の行デコーダ３はある一定の長さの読出し期間９
と、書込み期間１０において、行選択信号線４の電位を
、読出し期間９では電源電位、書込み期間１０では電源
電位以下の中間電位、読出し期間９．ｉＦ込み期間１０
以外の期間は接地電位に保つようにしており、こうする
ことにより、書込み期間ｌＯでの行選択信号線４の電位
を電源電位にした場合に比べ、書込み期間１０でのカラ
ム電流を減少させることができる。なお、書込み期間１
０では行選択信号線４の電位が電源電位以下の中間電位
であっても書込み期間を増大させることなく、書込みは
可能である。
〔発明の効果〕
以上のように、この発明によれば、メモリセルへのデー
タの書込み期間中は行選択信号線の電位を電源電位以下
の中間電位に保ち、これにより書込みを行うようにした
ので、書込み期間中のカラム電流を低減することができ
、その結果、消費電力の小さい半導体記憶装置が得られ
る効果がある。
【図面の簡単な説明】
選択信号のタイミングを示す図である。 １・・・メモリセル、２・・・メモリセル行、３・・・
行デコーダ、３ａ・・・行デコーダ本体、３ｂ・・・３
値信号発生回路、４・・・行選択信号線、５・・・ビッ
ト線、６・・・周辺回路、７・・・ビット線負荷トラン
ジスタ又はその他の回路、８・・・行選択信号、９・・
・続出し期間、１０・・・書込み期間。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）複数のメモリセルからなる複数のメモリセル行と
    、該メモリセル行に行選択信号を伝達するための複数の
    行選択信号線と、外部からの行アドレスに応じたメモリ
    セル行につながる行選択信号線に読出し期間には電源電
    位を、書込み期間には接地と電源の中間電位を、書込み
    、読出し以外の期間には接地電位の行選択信号を与える
    行デコーダとを備えたことを特徴とする半導体記憶装置
    。
JP59217836A 1984-10-16 1984-10-16 半導体記憶装置 Pending JPS6196588A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59217836A JPS6196588A (ja) 1984-10-16 1984-10-16 半導体記憶装置
DE8585307431T DE3576602D1 (de) 1984-10-16 1985-10-15 Halbleiterspeicheranordnung.
EP85307431A EP0178914B1 (en) 1984-10-16 1985-10-15 A semiconductor memory device
US06/788,228 US4709354A (en) 1984-10-16 1985-10-16 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59217836A JPS6196588A (ja) 1984-10-16 1984-10-16 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPS6196588A true JPS6196588A (ja) 1986-05-15

Family

ID=16710510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59217836A Pending JPS6196588A (ja) 1984-10-16 1984-10-16 半導体記憶装置

Country Status (4)

Country Link
US (1) US4709354A (ja)
EP (1) EP0178914B1 (ja)
JP (1) JPS6196588A (ja)
DE (1) DE3576602D1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104394A (ja) * 1984-10-22 1986-05-22 Mitsubishi Electric Corp 半導体記憶装置
JPS6337269A (ja) * 1986-08-01 1988-02-17 Fujitsu Ltd モ−ド選定回路
JP2569538B2 (ja) * 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置
US5046052A (en) * 1988-06-01 1991-09-03 Sony Corporation Internal low voltage transformation circuit of static random access memory
JP3006014B2 (ja) * 1990-02-13 2000-02-07 日本電気株式会社 半導体メモリ
US5295100A (en) * 1992-08-14 1994-03-15 Micron Semiconductor, Inc. Method for providing a faster ones voltage level restore operation in a DRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57120294A (en) * 1981-01-19 1982-07-27 Nec Corp Memory control circuit

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55101185A (en) * 1979-01-29 1980-08-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory device
US4539661A (en) * 1982-06-30 1985-09-03 Fujitsu Limited Static-type semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57120294A (en) * 1981-01-19 1982-07-27 Nec Corp Memory control circuit

Also Published As

Publication number Publication date
EP0178914B1 (en) 1990-03-14
EP0178914A3 (en) 1987-09-30
US4709354A (en) 1987-11-24
EP0178914A2 (en) 1986-04-23
DE3576602D1 (de) 1990-04-19

Similar Documents

Publication Publication Date Title
US4879690A (en) Static random access memory with reduced soft error rate
US5696729A (en) Power reducing circuit for synchronous semiconductor device
US5455803A (en) Semiconductor device which operates at a frequency controlled by an external clock signal
JPS6161198B2 (ja)
US5020029A (en) Static semiconductor memory device with predetermined threshold voltages
US5373473A (en) Amplifier circuit and semiconductor memory device employing the same
JP2662822B2 (ja) 半導体記憶装置
JPS6196588A (ja) 半導体記憶装置
JPH0814994B2 (ja) 半導体記憶装置
US3705390A (en) Content addressed memory cell with selective bit writing
JPH08321176A (ja) 半導体メモリセル
JP3313641B2 (ja) 半導体記憶装置
CN115148241A (zh) 灵敏放大器和半导体存储器
JPH04154212A (ja) 半導体記憶装置の出力回路
JPH08297969A (ja) ダイナミック型半導体記憶装置
JPS5839117A (ja) Ｍｏｓトランジスタ駆動回路
JPS58161195A (ja) スタテイツク型半導体記憶装置
JPH05120881A (ja) 半導体記憶装置
US5563840A (en) Integrated semiconductor device
JPH06103782A (ja) Ｍｏｓ型スタティックｒａｍ
JP2662821B2 (ja) 半導体記憶装置
JPS6313276B2 (ja)
JPH11176153A (ja) 半導体集積回路
JPH03116490A (ja) スタティックｒａｍ
JPS6342097A (ja) 多値論理記憶回路