JPH03116490A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPH03116490A JPH03116490A JP1254264A JP25426489A JPH03116490A JP H03116490 A JPH03116490 A JP H03116490A JP 1254264 A JP1254264 A JP 1254264A JP 25426489 A JP25426489 A JP 25426489A JP H03116490 A JPH03116490 A JP H03116490A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- supply line
- power source
- source supply
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭに関し、特に高抵抗負荷型
メモリセルを有するスタティックＲＡＭに関する。
メモリセルを有するスタティックＲＡＭに関する。
従来、この種のスタティックＲＡＭは、ビット線および
ワード線間に高抵抗負荷やトランス７ｙ−ＭＯＳＦＥＴ
および駆動用ＭＯＳＦＥＴを接続したアレー状メモリセ
ルにより構成している。
ワード線間に高抵抗負荷やトランス７ｙ−ＭＯＳＦＥＴ
および駆動用ＭＯＳＦＥＴを接続したアレー状メモリセ
ルにより構成している。
第２図はかかる従来の一例を示すスタティックＲＡＭの
回路図である。
回路図である。
第２図に示すように、かかる従来のスタティックＲＡＭ
におけるメモリセルは、ビット線Ｄ＋、Ｄ＋と、ワード
線ＷＬ、、ｗ：ｃ、、間に、高抵抗負荷Ｒ１゜Ｒ２とト
ランスファートランジスタＱ？ｌ、Ｑ１０と、駆動トラ
ンジスタＱ□１ＱＤ２とを接続することにより構成され
ている。特に、高抵抗負荷Ｒ１，Ｒ２は直接内部電源供
給線３ （Ｖｃｃ）に接続されている。
におけるメモリセルは、ビット線Ｄ＋、Ｄ＋と、ワード
線ＷＬ、、ｗ：ｃ、、間に、高抵抗負荷Ｒ１゜Ｒ２とト
ランスファートランジスタＱ？ｌ、Ｑ１０と、駆動トラ
ンジスタＱ□１ＱＤ２とを接続することにより構成され
ている。特に、高抵抗負荷Ｒ１，Ｒ２は直接内部電源供
給線３ （Ｖｃｃ）に接続されている。
第３図は第２図における短周期動作時のメモリセルノー
ドの電位を示す図である。
ドの電位を示す図である。
第３図に示すように、ここではメモリセルノードＮ ＋
、 Ｎ ！の電位は内部電源ＶＣＣと接地ＧＮＤ間で
互いに反対に変化することを表わしている。
、 Ｎ ！の電位は内部電源ＶＣＣと接地ＧＮＤ間で
互いに反対に変化することを表わしている。
上述した従来のスタティックＲＡＭは、メモリセルの高
抵抗負荷に対する電源供給線として直接内部電源配線を
接続しているため、メモリセルノードに電荷を供給する
能力は動作時およびスタンドバイ時にかかわらず、メモ
リセル内の高抵抗負荷の抵抗値で決定される。
抵抗負荷に対する電源供給線として直接内部電源配線を
接続しているため、メモリセルノードに電荷を供給する
能力は動作時およびスタンドバイ時にかかわらず、メモ
リセル内の高抵抗負荷の抵抗値で決定される。
通常、スタンドバイ時のメモリセルに対スる電荷供給能
力は、メモリセルノードのハイレベルを保持する程度、
すなわちメモリセルノードに寄生する拡散層リーク等の
ＧＮＤへの漏れ電流を補償する程度でよく、また抵抗値
としては数Ｔ（テラ）〜数ＬＯＴΩ以下であれば良い。
力は、メモリセルノードのハイレベルを保持する程度、
すなわちメモリセルノードに寄生する拡散層リーク等の
ＧＮＤへの漏れ電流を補償する程度でよく、また抵抗値
としては数Ｔ（テラ）〜数ＬＯＴΩ以下であれば良い。
しかしながら、動作時においては、以下の様な問題が生
ずる。すなわち、ワード線Ｗ Ｌ ＋の電位が上昇する
と、メモリセルノードＮ １． Ｎ ２はトランスファ
ートランジスタＱ丁、、Ｑ、、を介してビット線Ｄ１．
「と電気的接続される。書き込み時を除くト、ヒツト線
Ｄ＋、Ｄ＋は、電源レベル等のハイＬ／ ヘ／ｌ／にあ
る。初期状態として、メモリセルノードＮ、がハイレベ
ル％Ｎ２がロウレベルとなっていた場合を想定すると、
ワード線ＷＬ、が上昇したとき、トランスファートラン
ジスタＱＴ２を介してセルノードＮ２のレベルが上昇す
る。これに伴って、駆動トランジスタＱＴ□が導通状態
になり、Ｎ１のレベルが下降する。ワード線ＷＬ１の電
位が下降後、高抵抗負荷Ｒ１を介して再びＮ１は、はぼ
電源電位Ｖ。。まで上昇する。但し、メモリセルが安定
する以前にワード線ＷＬ、が再び上昇するような短周期
でワード線ＷＬ、の電位が上昇と下降を繰り返すと、製
造上のばらつき等でメモリセルやビット線電位にアンバ
ランスがあった場合、第３図に示すようにメモリセルデ
ータが反転してしまうことがある。
ずる。すなわち、ワード線Ｗ Ｌ ＋の電位が上昇する
と、メモリセルノードＮ １． Ｎ ２はトランスファ
ートランジスタＱ丁、、Ｑ、、を介してビット線Ｄ１．
「と電気的接続される。書き込み時を除くト、ヒツト線
Ｄ＋、Ｄ＋は、電源レベル等のハイＬ／ ヘ／ｌ／にあ
る。初期状態として、メモリセルノードＮ、がハイレベ
ル％Ｎ２がロウレベルとなっていた場合を想定すると、
ワード線ＷＬ、が上昇したとき、トランスファートラン
ジスタＱＴ２を介してセルノードＮ２のレベルが上昇す
る。これに伴って、駆動トランジスタＱＴ□が導通状態
になり、Ｎ１のレベルが下降する。ワード線ＷＬ１の電
位が下降後、高抵抗負荷Ｒ１を介して再びＮ１は、はぼ
電源電位Ｖ。。まで上昇する。但し、メモリセルが安定
する以前にワード線ＷＬ、が再び上昇するような短周期
でワード線ＷＬ、の電位が上昇と下降を繰り返すと、製
造上のばらつき等でメモリセルやビット線電位にアンバ
ランスがあった場合、第３図に示すようにメモリセルデ
ータが反転してしまうことがある。
このような状況を想定すると、メモリセルノードＮ１．
Ｎ２のハイレベルを回復するスピードを速めるために、
高抵抗負荷Ｒ１，Ｒ２の抵抗値はできるだけ小さい方が
良い。この高抵抗負荷Ｒ１，Ｒ２の抵抗値の下限は書き
込みの可否で決定され、メモリセルのトランスファート
ランジスタの電流駆動能力によるが、数Ｍ〜数１０ＭΩ
である。
Ｎ２のハイレベルを回復するスピードを速めるために、
高抵抗負荷Ｒ１，Ｒ２の抵抗値はできるだけ小さい方が
良い。この高抵抗負荷Ｒ１，Ｒ２の抵抗値の下限は書き
込みの可否で決定され、メモリセルのトランスファート
ランジスタの電流駆動能力によるが、数Ｍ〜数１０ＭΩ
である。
以上のように、従来のスタティックＲＡＭにおいては、
スタンドバイ時のデータ保持電流を考慮すると、高抵抗
負荷の抵抗値は高い方が良く、また動作時のメモリセル
の安定性を考慮すると、低い方が良という矛盾を生じる
欠点がある。
スタンドバイ時のデータ保持電流を考慮すると、高抵抗
負荷の抵抗値は高い方が良く、また動作時のメモリセル
の安定性を考慮すると、低い方が良という矛盾を生じる
欠点がある。
本発明の目的は、動作時およびスタンバイ時とで電荷供
給能力を変化させ、スタンバイ電流を小さくしてメモリ
セルを安定動作させることのできるスタティックＲＡＭ
を提供することにある。
給能力を変化させ、スタンバイ電流を小さくしてメモリ
セルを安定動作させることのできるスタティックＲＡＭ
を提供することにある。
本発明のスタティックＲＡＭは、高抵抗負荷型メモリセ
ルな有するスタティックＲＡＭにおいて、前記メモリセ
ルの電源供給線と内部電源供給線の間に抵抗素子および
ＰチャンネルＭＯＳＦＥＴを並列に接続し、前記Ｐチャ
ンネルＭＯ３ＦＥＴのゲート入力信号としてチップイネ
ーブル信号を供給するように構成される。
ルな有するスタティックＲＡＭにおいて、前記メモリセ
ルの電源供給線と内部電源供給線の間に抵抗素子および
ＰチャンネルＭＯＳＦＥＴを並列に接続し、前記Ｐチャ
ンネルＭＯ３ＦＥＴのゲート入力信号としてチップイネ
ーブル信号を供給するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すスタティックＲＡＭの
回路図である。
回路図である。
第１図に示すように、本実施例はメモリセルアレイ部の
電源供給線回路を示し、点線で囲まれたメモリセル１（
Ｍ−Ｃ）と、ビット線り、、Ｄ、。
電源供給線回路を示し、点線で囲まれたメモリセル１（
Ｍ−Ｃ）と、ビット線り、、Ｄ、。
ＤｉＤｌと、ワード線Ｗ Ｌ １． Ｗ Ｌ ２と、メ
モリセル電源供給線２および内部電源供給線（Ｖｃｃ）
３と、これら内部電源供給線と（ＶＣＣ） ３とメ
モリセル電源供給線２の間に並列に接続された抵抗素子
ＲｖおよびＰチャンネルＭＯ８）ランジスタＱｖとを設
けて構成される。また、ＰチャンネルＭＯＳトランジス
タＱｖのゲートには、チップイネーブル信号（τ丁）が
入力される。
モリセル電源供給線２および内部電源供給線（Ｖｃｃ）
３と、これら内部電源供給線と（ＶＣＣ） ３とメ
モリセル電源供給線２の間に並列に接続された抵抗素子
ＲｖおよびＰチャンネルＭＯ８）ランジスタＱｖとを設
けて構成される。また、ＰチャンネルＭＯＳトランジス
タＱｖのゲートには、チップイネーブル信号（τ丁）が
入力される。
また、高抵抗負荷Ｒ＋ 、 Ｒｔの抵抗値は動作時の最
適値（数Ｍ〜数１０ＭΩ）に設定されている。
適値（数Ｍ〜数１０ＭΩ）に設定されている。
かかる動作時においては、チップイネーブル信号ＣＥは
ロウレベルであり、ＰチャンネルＭＯ８）ランジスタＱ
ｖが導通状態になっている。このトランジスタＱｖの電
流駆動能力はメモリセルの高抵抗負荷の抵抗値に対して
十分に大きく設定しておけば、動作時のメモリセル不安
定状態からの回復が十分に早くなる。更に、スタンドバ
イ時はチップイネーブル信号■がハイとなるため、メモ
リセル電源供給線には抵抗Ｒｖを通してのみ電荷が供給
される。
ロウレベルであり、ＰチャンネルＭＯ８）ランジスタＱ
ｖが導通状態になっている。このトランジスタＱｖの電
流駆動能力はメモリセルの高抵抗負荷の抵抗値に対して
十分に大きく設定しておけば、動作時のメモリセル不安
定状態からの回復が十分に早くなる。更に、スタンドバ
イ時はチップイネーブル信号■がハイとなるため、メモ
リセル電源供給線には抵抗Ｒｖを通してのみ電荷が供給
される。
従って、抵抗素子Ｒｖは、全メモリセルのＧＮＤへの漏
れ電流分を補償できる程度の抵抗値、すなわち（数Ｔ〜
数ＬＯＴ）／メモリセル数以下に設定しておけば、メモ
リセルデータは保持されている。しかも、スタンドバイ
時に流れる漏れ電流は従来例において説明した最適値と
比較しても同程度しか流れない。
れ電流分を補償できる程度の抵抗値、すなわち（数Ｔ〜
数ＬＯＴ）／メモリセル数以下に設定しておけば、メモ
リセルデータは保持されている。しかも、スタンドバイ
時に流れる漏れ電流は従来例において説明した最適値と
比較しても同程度しか流れない。
以上説明したように、本発明のスタティックＲＡＭは、
メモリセル電源供給線と内部電源供給線間に抵抗素子お
よびＰチャンネルＭＯＳＦＥＴの並列回路を接続するこ
とにより、動作時にはメモリセルノードにできるだけ多
くの電荷を供給する一方、スタンドバイ時には、可能な
限り少ない電荷を供給することができるので、スタンド
バイ電流を小さく且つメモリセルを安定動作させること
ができるという効果がある。
メモリセル電源供給線と内部電源供給線間に抵抗素子お
よびＰチャンネルＭＯＳＦＥＴの並列回路を接続するこ
とにより、動作時にはメモリセルノードにできるだけ多
くの電荷を供給する一方、スタンドバイ時には、可能な
限り少ない電荷を供給することができるので、スタンド
バイ電流を小さく且つメモリセルを安定動作させること
ができるという効果がある。
第１図は本発明の一実施例を示すスタティックＲＡＭの
回路図、第２図は従来の一例を示すスタティックＲＡＭ
の回路図、第３図は第２図における短周期動作時のメモ
リセルノードの電位を示す図である。 ｌ・・・・・・メモリセル（Ｍ−Ｃ）、２・旧・・メモ
リセル電源供給線、３・・・・・・内部電源供給線（Ｖ
ｃ ｃ）、Ｒｖ・・・・・・抵抗素子、Ｑｖ・・・・
・・ＰチャンネルＭＯＳＦＥＴ、Ｒ＋ 、 Ｒｚ・・・
・・・高抵抗負荷、■・・・・・・チップイネーブル信
号、ＤＩ、ＤＩ、Ｄ２．Ｄ・・川・ビット線、ＷＬ、、
ＷＬ２・・・・・・ワード線、Ｑ４＋ 、 ＱＴ２ 、
ＱＤＩ ｒＱＤ２・・・・・・ＮチャンネルＭＯＳ
Ｆ Ｅ Ｔ。
回路図、第２図は従来の一例を示すスタティックＲＡＭ
の回路図、第３図は第２図における短周期動作時のメモ
リセルノードの電位を示す図である。 ｌ・・・・・・メモリセル（Ｍ−Ｃ）、２・旧・・メモ
リセル電源供給線、３・・・・・・内部電源供給線（Ｖ
ｃ ｃ）、Ｒｖ・・・・・・抵抗素子、Ｑｖ・・・・
・・ＰチャンネルＭＯＳＦＥＴ、Ｒ＋ 、 Ｒｚ・・・
・・・高抵抗負荷、■・・・・・・チップイネーブル信
号、ＤＩ、ＤＩ、Ｄ２．Ｄ・・川・ビット線、ＷＬ、、
ＷＬ２・・・・・・ワード線、Ｑ４＋ 、 ＱＴ２ 、
ＱＤＩ ｒＱＤ２・・・・・・ＮチャンネルＭＯＳ
Ｆ Ｅ Ｔ。
Claims (1)
- 高抵抗負荷型メモリセルを有するスタティックＲＡＭ
において、前記メモリセルの電源供給線と内部電源供給
線の間に抵抗素子およびＰチャンネルＭＯＳＦＥＴを並
列に接続し、前記ＰチャンネルＭＯＳＦＥＴのゲート入
力信号としてチップイネーブル信号を供給することを特
徴とするスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254264A JPH03116490A (ja) | 1989-09-28 | 1989-09-28 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254264A JPH03116490A (ja) | 1989-09-28 | 1989-09-28 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116490A true JPH03116490A (ja) | 1991-05-17 |
Family
ID=17262561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254264A Pending JPH03116490A (ja) | 1989-09-28 | 1989-09-28 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04366493A (ja) * | 1991-06-13 | 1992-12-18 | Nec Corp | スタティックｒａｍ |
| KR100313494B1 (ko) * | 1998-05-07 | 2001-12-20 | 김영환 | 저전력정적램(sram) |
| CN100378251C (zh) * | 2001-10-10 | 2008-04-02 | Oro公司 | 电极的配置、用于制作电极的方法及其应用 |
-
1989
- 1989-09-28 JP JP1254264A patent/JPH03116490A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04366493A (ja) * | 1991-06-13 | 1992-12-18 | Nec Corp | スタティックｒａｍ |
| KR100313494B1 (ko) * | 1998-05-07 | 2001-12-20 | 김영환 | 저전력정적램(sram) |
| CN100378251C (zh) * | 2001-10-10 | 2008-04-02 | Oro公司 | 电极的配置、用于制作电极的方法及其应用 |
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