JPH08321176A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH08321176A JPH08321176A JP7336557A JP33655795A JPH08321176A JP H08321176 A JPH08321176 A JP H08321176A JP 7336557 A JP7336557 A JP 7336557A JP 33655795 A JP33655795 A JP 33655795A JP H08321176 A JPH08321176 A JP H08321176A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】本発明の目的は、使用する素子の数を減らして
チップの集積度を向上させ、ＳＲＡＭセルに記録された
データを恒常安定な状態に維持し、パワーの消耗を減ら
し得るＳＲＡＭセルを提供しようとするものである。 【解決手段】入力するデータが貯蔵されるキャパシタ
と、ワードラインによりスイッチングされビットライン
及びビットラインバーのデータを前記キャパシタに書き
込み、前記キャパシタに貯蔵されたデータをビットライ
ン及びビットラインバーに読み取る第１、第２トランジ
スタと、前記キャパシタに貯蔵されたデータを維持させ
るデータ維持手段とから構成される。
チップの集積度を向上させ、ＳＲＡＭセルに記録された
データを恒常安定な状態に維持し、パワーの消耗を減ら
し得るＳＲＡＭセルを提供しようとするものである。 【解決手段】入力するデータが貯蔵されるキャパシタ
と、ワードラインによりスイッチングされビットライン
及びビットラインバーのデータを前記キャパシタに書き
込み、前記キャパシタに貯蔵されたデータをビットライ
ン及びビットラインバーに読み取る第１、第２トランジ
スタと、前記キャパシタに貯蔵されたデータを維持させ
るデータ維持手段とから構成される。
Description
【０００１】
【産業上の利用分野】夲発明は半導体メモリセルに係る
もので、特に、使用される素子の数を減らしてチップの
集積度を向上させ、セルに書き込まれたデータを恒常安
定な状態に維持し、パワーの消耗を減らし得るＳＲＡＭ
セル（ＳＲＡＭ Ｃｅｌｌ）に関するものである。
もので、特に、使用される素子の数を減らしてチップの
集積度を向上させ、セルに書き込まれたデータを恒常安
定な状態に維持し、パワーの消耗を減らし得るＳＲＡＭ
セル（ＳＲＡＭ Ｃｅｌｌ）に関するものである。
【０００２】
【従来の技術】従来使用されているＳＲＡＭセルにおい
ては、図３に示すように、四つのＮＭＯＳトランジスタ
（Ｑ１−Ｑ４）と二つの抵抗（Ｒ１，Ｒ２）とを備え、
次のように構成されていた。
ては、図３に示すように、四つのＮＭＯＳトランジスタ
（Ｑ１−Ｑ４）と二つの抵抗（Ｒ１，Ｒ２）とを備え、
次のように構成されていた。
【０００３】即ち、ＮＭＯＳトランジスタ（Ｑ１）のソ
ースはビットライン（ＢＬ）に連結され、ゲートはワー
ドラインに連結され、ドレインはノードＡに連結されて
いる。且つ、ＮＭＯＳトランジスタ（Ｑ２）のソースは
ビットラインバー（／ＢＬ）に連結され、ゲートはワー
ドライン（Ｗ／Ｌ）に連結され、ドレインはノードＢに
連結されている。ここで、前記ビットライン（ＢＬ）と
ビットラインバー（／ＢＬ）とは相補的（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）な関係 にある。又、ＮＭＯＳトラン
ジスタ（Ｑ３）のソースは接地され、ゲートはノードＡ
に連結され、ドレインはノードＢに連結されている。更
に、ＮＭＯＳトランジスタ（Ｑ４）のソースは接地さ
れ、ゲートはノードＢに連結され、ドレインはノードＡ
に連結され、それらノードＡ，Ｂに各抵抗Ｒ１、Ｒ２の
他方側端子が夫々連結され、一方側端子には夫々外部電
圧（Ｖｃｃ）が印加されるようになっている。
ースはビットライン（ＢＬ）に連結され、ゲートはワー
ドラインに連結され、ドレインはノードＡに連結されて
いる。且つ、ＮＭＯＳトランジスタ（Ｑ２）のソースは
ビットラインバー（／ＢＬ）に連結され、ゲートはワー
ドライン（Ｗ／Ｌ）に連結され、ドレインはノードＢに
連結されている。ここで、前記ビットライン（ＢＬ）と
ビットラインバー（／ＢＬ）とは相補的（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）な関係 にある。又、ＮＭＯＳトラン
ジスタ（Ｑ３）のソースは接地され、ゲートはノードＡ
に連結され、ドレインはノードＢに連結されている。更
に、ＮＭＯＳトランジスタ（Ｑ４）のソースは接地さ
れ、ゲートはノードＢに連結され、ドレインはノードＡ
に連結され、それらノードＡ，Ｂに各抵抗Ｒ１、Ｒ２の
他方側端子が夫々連結され、一方側端子には夫々外部電
圧（Ｖｃｃ）が印加されるようになっている。
【０００４】そして、このように構成された従来技術に
よるＳＲＡＭセルの作用を説明すると次のようであっ
た。
よるＳＲＡＭセルの作用を説明すると次のようであっ
た。
【０００５】先ず、ハイ状態のデータをＳＲＡＭセルに
書き込むためにはワードライン（Ｗ／Ｌ）及びビットラ
イン（ＢＬ）の全てはハイ状態になるべきであって、ワ
ードライン（Ｗ／Ｌ）がハイであると、各ＮＭＯＳトラ
ンジスタＱ１、Ｑ２はターンオンされてノードＡにはビ
ットラインのハイ電位が伝達され、ノードＢにはビット
ラインバーのロー電位が伝達される。ノードＡ及びノー
ドＢが夫々ハイ及びローであると、ＮＭＯＳトランジス
タ（Ｑ３）はターンオン、ＮＭＯＳトランジスタ（Ｑ
４）はターンオフされる。ＮＮＯＳトランジスタ（Ｑ
３）がターンオンになるとノードＢはロー状態を維持
し、ＮＭＯＳトランジスタ（Ｑ４）がターンオフになる
とノードＡは外部電圧（Ｖｃｃ）によりハイ状態を継続
維持する。
書き込むためにはワードライン（Ｗ／Ｌ）及びビットラ
イン（ＢＬ）の全てはハイ状態になるべきであって、ワ
ードライン（Ｗ／Ｌ）がハイであると、各ＮＭＯＳトラ
ンジスタＱ１、Ｑ２はターンオンされてノードＡにはビ
ットラインのハイ電位が伝達され、ノードＢにはビット
ラインバーのロー電位が伝達される。ノードＡ及びノー
ドＢが夫々ハイ及びローであると、ＮＭＯＳトランジス
タ（Ｑ３）はターンオン、ＮＭＯＳトランジスタ（Ｑ
４）はターンオフされる。ＮＮＯＳトランジスタ（Ｑ
３）がターンオンになるとノードＢはロー状態を維持
し、ＮＭＯＳトランジスタ（Ｑ４）がターンオフになる
とノードＡは外部電圧（Ｖｃｃ）によりハイ状態を継続
維持する。
【０００６】このようにノードＡ及びノードＢが夫々ハ
イ及びローを維持することにより、ハイ状態のデータは
ＳＲＡＭセルに書き込まれて維持され、この時、ＮＭＯ
Ｓトランジスタ（Ｑ３）は恒常ターンオンの状態を維持
する。
イ及びローを維持することにより、ハイ状態のデータは
ＳＲＡＭセルに書き込まれて維持され、この時、ＮＭＯ
Ｓトランジスタ（Ｑ３）は恒常ターンオンの状態を維持
する。
【０００７】一方、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードライン（ＷＬ）はハイ、ビット
ライン（ＢＬ）はローになるべきであって、ワードライ
ンがハイになると、各ＮＭＯＳトランジスタＱ１、Ｑ２
はターンオンされてノードＡにはビットライン（ＢＬ）
のロー電位が伝達され、ノードＢにはビットラインバー
（／ＢＬ）のハイ電位が伝達される。次いで、ノードＡ
がローで、ノードＢがハイになると、ＮＭＯＳトランジ
スタ（Ｑ３）はターンオフされ、ＮＭＯＳトランジスタ
（Ｑ４）はターンオンされるので、ノードＡは前記ター
ンオンされたＮＭＯＳトランジスタ（Ｑ４）によりロー
の状態を維持し、ノードＢは前記ＮＭＯＳトランジスタ
（Ｑ３）のターンオフ状態及び外部電圧（Ｖｃｃ）によ
りハイ状態を維持する。
書き込むためにはワードライン（ＷＬ）はハイ、ビット
ライン（ＢＬ）はローになるべきであって、ワードライ
ンがハイになると、各ＮＭＯＳトランジスタＱ１、Ｑ２
はターンオンされてノードＡにはビットライン（ＢＬ）
のロー電位が伝達され、ノードＢにはビットラインバー
（／ＢＬ）のハイ電位が伝達される。次いで、ノードＡ
がローで、ノードＢがハイになると、ＮＭＯＳトランジ
スタ（Ｑ３）はターンオフされ、ＮＭＯＳトランジスタ
（Ｑ４）はターンオンされるので、ノードＡは前記ター
ンオンされたＮＭＯＳトランジスタ（Ｑ４）によりロー
の状態を維持し、ノードＢは前記ＮＭＯＳトランジスタ
（Ｑ３）のターンオフ状態及び外部電圧（Ｖｃｃ）によ
りハイ状態を維持する。
【０００８】このようにノードＡ、Ｂが夫々ロー及びハ
イの状態に維持され、ロー状態のデータがＳＲＡＭセル
に書き込まれ、このとき、ＮＭＯＳトランジスタ（Ｑ
４）は恒常ターンオンの状態を維持する。
イの状態に維持され、ロー状態のデータがＳＲＡＭセル
に書き込まれ、このとき、ＮＭＯＳトランジスタ（Ｑ
４）は恒常ターンオンの状態を維持する。
【０００９】この場合、ＳＲＡＭセルに書き込まれたデ
ータを待機モード（Ｓｔａｎｄ−ｂｙ Ｍｏｄｅ）に維
持するときは、前記ＮＭＯＳトランジスタ（Ｑ３又はＱ
４）が恒常ターンオンの状態を維持するので、セルの内
部では外部電圧と接地との間に電流路（Ｃｕｒｒｅｎｔ
Ｐａｔｈ）が形成され、該電流路を流れる電流（ｉ）
は次の式のように示される。
ータを待機モード（Ｓｔａｎｄ−ｂｙ Ｍｏｄｅ）に維
持するときは、前記ＮＭＯＳトランジスタ（Ｑ３又はＱ
４）が恒常ターンオンの状態を維持するので、セルの内
部では外部電圧と接地との間に電流路（Ｃｕｒｒｅｎｔ
Ｐａｔｈ）が形成され、該電流路を流れる電流（ｉ）
は次の式のように示される。
【００１０】ｉ＝Ｖｃｃ／（ＲＬ＋ＲＯＮ） ここで、ＲＬとＲＯＮは、ＮＭＯＳトランジスタ（Ｑ
４）がターンオンの場合には抵抗Ｒ１及びトランジスタ
（Ｑ４）の抵抗値であり、ＮＭＯＳトランジスタ（Ｑ
３）がターンオフの場合には抵抗Ｒ２及びトランジスタ
（Ｑ３）の抵抗値である。
４）がターンオンの場合には抵抗Ｒ１及びトランジスタ
（Ｑ４）の抵抗値であり、ＮＭＯＳトランジスタ（Ｑ
３）がターンオフの場合には抵抗Ｒ２及びトランジスタ
（Ｑ３）の抵抗値である。
【００１１】一方、前記のようにＳＲＡＭセルに読み込
まれたデータを読み取るためにはワードラインがハイに
なるべきであって、ワードラインがハイになるとＮＭＯ
Ｓトランジスタ（Ｑ１，Ｑ２）の全てはターンオンさ
れ、このとき、ビットライン（ＢＬ）とビットラインバ
ー（／ＢＬ）とに夫々ノードＡ、Ｂの状態が伝達され、
ＳＲＡＭセルに書き込まれたデータが読み取られる。
まれたデータを読み取るためにはワードラインがハイに
なるべきであって、ワードラインがハイになるとＮＭＯ
Ｓトランジスタ（Ｑ１，Ｑ２）の全てはターンオンさ
れ、このとき、ビットライン（ＢＬ）とビットラインバ
ー（／ＢＬ）とに夫々ノードＡ、Ｂの状態が伝達され、
ＳＲＡＭセルに書き込まれたデータが読み取られる。
【００１２】
【発明が解決しようとする課題】然るに、このように構
成された従来ＳＲＡＭセルにおいては、四つのＮＭＯＳ
トランジスタ（Ｑ１−Ｑ４）と二つの抵抗（Ｒ１、Ｒ
２）とから構成され、待機モードでターンオンされるＮ
ＭＯＳトランジスタ（Ｑ３，Ｑ４）により電流路が形成
されるようになっているため、パワーの消耗が大きく、
チップの集積度を恒常し得ないという不都合な点があっ
た。
成された従来ＳＲＡＭセルにおいては、四つのＮＭＯＳ
トランジスタ（Ｑ１−Ｑ４）と二つの抵抗（Ｒ１、Ｒ
２）とから構成され、待機モードでターンオンされるＮ
ＭＯＳトランジスタ（Ｑ３，Ｑ４）により電流路が形成
されるようになっているため、パワーの消耗が大きく、
チップの集積度を恒常し得ないという不都合な点があっ
た。
【００１３】又、待機電流（Ｓｔａｎｄ−ｂｙ ｃｕｒ
ｒｅｎｔ）を減らすために抵抗Ｒ１及びＲ２の抵抗値を
大きくするようになって、やはり集積度の向上を図り得
ないという不都合な点があった。
ｒｅｎｔ）を減らすために抵抗Ｒ１及びＲ２の抵抗値を
大きくするようになって、やはり集積度の向上を図り得
ないという不都合な点があった。
【００１４】それで、本発明の目的は、ＳＲＡＭセルの
構成に必要な素子の数を減らしてチップの集積度を向上
させ、電流路の形成を防止してパワーの消耗を減し、電
荷の漏泄を補償して、書き込まれたデータを損失なく恒
常安定な状態に維持し得るＳＲＡＭセルを提供しようと
するものである。
構成に必要な素子の数を減らしてチップの集積度を向上
させ、電流路の形成を防止してパワーの消耗を減し、電
荷の漏泄を補償して、書き込まれたデータを損失なく恒
常安定な状態に維持し得るＳＲＡＭセルを提供しようと
するものである。
【００１５】
【課題を解決するための手段】そして、上記の目的を達
成するため本発明は、入力したデータが貯蔵されるキャ
パシタと、ワードラインによりスイッチングされビット
ラインのデータを前記キャパシタに書き込み、該キャパ
シタに貯蔵されたデータをビットラインに読み取る第１
トランジスタと、ワードラインによりスイッチングされ
ビットラインバーのデータを前記キャパシタに書き込
み、該キャパシタに貯蔵されたデータをビットラインバ
ーに読み取る第２トランジスタと、前記キャパシタに貯
蔵されたデータを維持するデータ維持手段とを備えて半
導体メモリセルを構成している。
成するため本発明は、入力したデータが貯蔵されるキャ
パシタと、ワードラインによりスイッチングされビット
ラインのデータを前記キャパシタに書き込み、該キャパ
シタに貯蔵されたデータをビットラインに読み取る第１
トランジスタと、ワードラインによりスイッチングされ
ビットラインバーのデータを前記キャパシタに書き込
み、該キャパシタに貯蔵されたデータをビットラインバ
ーに読み取る第２トランジスタと、前記キャパシタに貯
蔵されたデータを維持するデータ維持手段とを備えて半
導体メモリセルを構成している。
【００１６】
【作用】第１、第２トランジスタを通ってキャパシタに
記録されたデータに電荷の漏泄が発生してもデータ維持
手段が前記損失されたデータを補償して、記録されたデ
ータは恒常安定な状態に維持される。
記録されたデータに電荷の漏泄が発生してもデータ維持
手段が前記損失されたデータを補償して、記録されたデ
ータは恒常安定な状態に維持される。
【００１７】
【実施例】本発明に係る第１実施例のＳＲＡＭセルは、
図１に示すように、三つのＰＭＯＳトランジスタ（Ｔ１
−Ｔ３）と一つのキャパシタ（Ｃ１）とから構成され
る。
図１に示すように、三つのＰＭＯＳトランジスタ（Ｔ１
−Ｔ３）と一つのキャパシタ（Ｃ１）とから構成され
る。
【００１８】即ち、ＰＭＯＳトランジスタ（Ｔ１）のド
レインがビットライン（ＢＬ）に連結され、ゲートはワ
ードライン（Ｗ／Ｌ）に連結され、ソースはノードＣに
連結される。且つ、ＰＭＯＳトランジスタ（Ｔ２）のド
レインがビットラインバー（／ＢＬ）に連結され、ゲー
トはワードライン（Ｗ／Ｌ）に連結され、ソースはノー
ドＤに連結される。又、ＰＭＯＳトランジスタ（Ｔ３）
のソースが外部電圧に連結され、ゲートはノードＤに連
結され、ドレインは前記ノードＣに連結され、電荷（ｃ
ｈａｒｇｅ）を貯蔵するためキャパシタ（Ｃ１）が前記
ノードＣとノードＤの間に連結されている。
レインがビットライン（ＢＬ）に連結され、ゲートはワ
ードライン（Ｗ／Ｌ）に連結され、ソースはノードＣに
連結される。且つ、ＰＭＯＳトランジスタ（Ｔ２）のド
レインがビットラインバー（／ＢＬ）に連結され、ゲー
トはワードライン（Ｗ／Ｌ）に連結され、ソースはノー
ドＤに連結される。又、ＰＭＯＳトランジスタ（Ｔ３）
のソースが外部電圧に連結され、ゲートはノードＤに連
結され、ドレインは前記ノードＣに連結され、電荷（ｃ
ｈａｒｇｅ）を貯蔵するためキャパシタ（Ｃ１）が前記
ノードＣとノードＤの間に連結されている。
【００１９】そして、このように構成された本発明に係
る第１実施例のＳＲＡＭセルの作用を説明すると、次の
ようである。
る第１実施例のＳＲＡＭセルの作用を説明すると、次の
ようである。
【００２０】先ず、ハイ状態のデータをＳＲＡＭセルに
書き込むためワードライン（Ｗ／Ｌ）はローに、ビット
ライン（ＢＬ）はハイになるべきであって、ワードライ
ンがロー状態になると、ＰＭＯＳトランジスタ（Ｔ１、
Ｔ２）の全てはターンオンされてノードＣにはビットラ
インのハイ電位が伝達され、ノードＤにはビットライン
バー（／ＢＬ）のロー電位が伝達される。従って、ノー
ドＣのハイ電位がキャパシタＣ１に充電され、ハイ状態
のデータがＳＲＡＭセルに書き込まれる。
書き込むためワードライン（Ｗ／Ｌ）はローに、ビット
ライン（ＢＬ）はハイになるべきであって、ワードライ
ンがロー状態になると、ＰＭＯＳトランジスタ（Ｔ１、
Ｔ２）の全てはターンオンされてノードＣにはビットラ
インのハイ電位が伝達され、ノードＤにはビットライン
バー（／ＢＬ）のロー電位が伝達される。従って、ノー
ドＣのハイ電位がキャパシタＣ１に充電され、ハイ状態
のデータがＳＲＡＭセルに書き込まれる。
【００２１】このとき、前記ＰＭＯＳトランジスタ（Ｔ
３）のゲートにはノードＤのロー状態が印加しターンオ
ンの状態を維持するので、ワードラインがハイになって
ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターンオフされ
ても、ＳＲＡＭセルは前記ハイ状態のデータを損失なく
継続維持する。即ち、前記キャパシタＣ１から電荷の漏
泄が発生しても前記ＰＭＯＳトランジスタ（Ｔ３）はタ
ーンオンされているので、外部電圧（Ｖｃｃ）により漏
泄電荷が補償され、ＳＲＡＭセルは記録されたハイ状態
のデータを恒常安定な状態に維持する。
３）のゲートにはノードＤのロー状態が印加しターンオ
ンの状態を維持するので、ワードラインがハイになって
ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターンオフされ
ても、ＳＲＡＭセルは前記ハイ状態のデータを損失なく
継続維持する。即ち、前記キャパシタＣ１から電荷の漏
泄が発生しても前記ＰＭＯＳトランジスタ（Ｔ３）はタ
ーンオンされているので、外部電圧（Ｖｃｃ）により漏
泄電荷が補償され、ＳＲＡＭセルは記録されたハイ状態
のデータを恒常安定な状態に維持する。
【００２２】一方、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードライン及びビットラインはロー
になるべきであって、該ワードラインがローになると各
ＰＭＯＳトランジスタＴ１、Ｔ２は全てターンオンさ
れ、、ノードＣにはビットライン（ＢＬ）のロー電位が
伝達されノードＤにはビットラインバー（／ＢＬ）のハ
イ電位が伝達される。次いで、ノードＣはロー、ノード
Ｄはハイと夫々なってロー状態のデータが書き込まれ、
このとき、ノードＤがハイであるので、ＰＭＯＳトラン
ジスタＴ３はターンオフされる。
書き込むためにはワードライン及びビットラインはロー
になるべきであって、該ワードラインがローになると各
ＰＭＯＳトランジスタＴ１、Ｔ２は全てターンオンさ
れ、、ノードＣにはビットライン（ＢＬ）のロー電位が
伝達されノードＤにはビットラインバー（／ＢＬ）のハ
イ電位が伝達される。次いで、ノードＣはロー、ノード
Ｄはハイと夫々なってロー状態のデータが書き込まれ、
このとき、ノードＤがハイであるので、ＰＭＯＳトラン
ジスタＴ３はターンオフされる。
【００２３】このようにＳＲＡＭセルに書き込まれたデ
ータを読み取るためにはワードラインがローになるべき
であって、該ワードラインがローになるとＰＭＯＳトラ
ンジスタＴ１及びＴ２の全てはターンオンされ、このと
き、ビットライン（ＢＬ）とビットラインバー（／Ｂ
Ｌ）には各ノードＣ、ノードＤの状態が夫々伝達され書
き込まれたデータが読み取られる。
ータを読み取るためにはワードラインがローになるべき
であって、該ワードラインがローになるとＰＭＯＳトラ
ンジスタＴ１及びＴ２の全てはターンオンされ、このと
き、ビットライン（ＢＬ）とビットラインバー（／Ｂ
Ｌ）には各ノードＣ、ノードＤの状態が夫々伝達され書
き込まれたデータが読み取られる。
【００２４】以上説明した本発明の第１実施例のＳＲＡ
Ｍセルにおいては、三つのＭＯＳトランジスタ（Ｔ１−
Ｔ３）と一つのキャパシタ（Ｃ１）とにより構成されて
いるので、セルの大きさを減らしチップの集積度を向上
させることができる。又、待機モード（ｓｔａｎｄ−ｂ
ｙ ｍｏｄｅ）の場合、ＰＭＯＳトランジスタＴ３によ
り書き込まれたデータを維持するだけの電流のみを消耗
し他の電流路は形成されないためパワーの消耗を減らし
得る効果がある。且つ、本発明の第１実施例においてＰ
ＭＯＳトランジスタ（Ｔ１，Ｔ２）をＮＭＯＳトランジ
スタに代置し、ワードラインのアクティブ（ａｃｔｉｖ
ｅ）を高くしても同様な効果を奏することが出きる。
Ｍセルにおいては、三つのＭＯＳトランジスタ（Ｔ１−
Ｔ３）と一つのキャパシタ（Ｃ１）とにより構成されて
いるので、セルの大きさを減らしチップの集積度を向上
させることができる。又、待機モード（ｓｔａｎｄ−ｂ
ｙ ｍｏｄｅ）の場合、ＰＭＯＳトランジスタＴ３によ
り書き込まれたデータを維持するだけの電流のみを消耗
し他の電流路は形成されないためパワーの消耗を減らし
得る効果がある。且つ、本発明の第１実施例においてＰ
ＭＯＳトランジスタ（Ｔ１，Ｔ２）をＮＭＯＳトランジ
スタに代置し、ワードラインのアクティブ（ａｃｔｉｖ
ｅ）を高くしても同様な効果を奏することが出きる。
【００２５】この場合、本発明の第１実施例においてロ
ー状態のデータがＳＲＡＭセルに書き込まれている場
合、ノードＣ及びノードＤが夫々ロー及びハイになる
と、キャパシタから発生した漏泄電荷の補償が難しくな
るという憂いがあるので、次のような第２実施例を使用
することもできる。即ち、図２に示すように、本発明に
係る第１実施例の回路にＰＭＯＳトランジスタＴ４を追
加して備えている。該ＰＭＯＳトランジスタＴ４のソー
スは外部電圧（Ｖｃｃ）に連結され、ゲートはノード
Ｃ、ドレインはノードＤに夫々連結されている。
ー状態のデータがＳＲＡＭセルに書き込まれている場
合、ノードＣ及びノードＤが夫々ロー及びハイになる
と、キャパシタから発生した漏泄電荷の補償が難しくな
るという憂いがあるので、次のような第２実施例を使用
することもできる。即ち、図２に示すように、本発明に
係る第１実施例の回路にＰＭＯＳトランジスタＴ４を追
加して備えている。該ＰＭＯＳトランジスタＴ４のソー
スは外部電圧（Ｖｃｃ）に連結され、ゲートはノード
Ｃ、ドレインはノードＤに夫々連結されている。
【００２６】このように構成された本発明に係る第２実
施例のＳＲＡＭセルの作用を説明する。先ず、ハイ状態
のデータをＳＲＡＭセルに記録するためワードラインは
ロー、ビットラインはハイになるべきであって、ワード
ラインがローになると、ＰＭＯＳトランジスタＴ１，Ｔ
２の全てはターンオンされてノードＣにはビットライン
のハイ電位が伝達され、ノードＤにはビットラインバー
（／ＢＬ）のロー電位が伝達される。
施例のＳＲＡＭセルの作用を説明する。先ず、ハイ状態
のデータをＳＲＡＭセルに記録するためワードラインは
ロー、ビットラインはハイになるべきであって、ワード
ラインがローになると、ＰＭＯＳトランジスタＴ１，Ｔ
２の全てはターンオンされてノードＣにはビットライン
のハイ電位が伝達され、ノードＤにはビットラインバー
（／ＢＬ）のロー電位が伝達される。
【００２７】従って、ノードＣのハイ電位によりキャパ
シタＣ１が充電されハイ状態のデータがＳＲＡＭセルに
書き込まれる。このとき、前記ノードＤのロー電位がＰ
ＭＯＳトランジスタＴ３のゲートに印加され、ＰＭＯＳ
トランジスタＴ３はターンオンの状態を維持する。従っ
て、ＳＲＡＭセルは第１実施例で説明したように、ワー
ドラインがハイになってＰＭＯＳトランジスタＴ１，Ｔ
２がターンオフされても、前記ハイ状態のデータは損失
なく継続維持される。
シタＣ１が充電されハイ状態のデータがＳＲＡＭセルに
書き込まれる。このとき、前記ノードＤのロー電位がＰ
ＭＯＳトランジスタＴ３のゲートに印加され、ＰＭＯＳ
トランジスタＴ３はターンオンの状態を維持する。従っ
て、ＳＲＡＭセルは第１実施例で説明したように、ワー
ドラインがハイになってＰＭＯＳトランジスタＴ１，Ｔ
２がターンオフされても、前記ハイ状態のデータは損失
なく継続維持される。
【００２８】且つ、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードライン及びビットラインは夫々
ローになるべきであって、ワードライン（Ｗ／Ｌ）がロ
ーであると、各ＰＭＯＳトランジスタＴ１、Ｔ２はター
ンオンされてノードＣにはビットラインのロー電位が伝
達され、ノードＤにはビットラインバーのハイ電位が伝
達される。
書き込むためにはワードライン及びビットラインは夫々
ローになるべきであって、ワードライン（Ｗ／Ｌ）がロ
ーであると、各ＰＭＯＳトランジスタＴ１、Ｔ２はター
ンオンされてノードＣにはビットラインのロー電位が伝
達され、ノードＤにはビットラインバーのハイ電位が伝
達される。
【００２９】次いで、該ノードＤのハイ電位はキャパシ
タに充電されロー状態のデータがＳＲＡＭセルに書き込
まれる。このとき、ＰＭＯＳトランジスタＴ４は前記ノ
ードＣのロー電位が印加してターンオンの状態を維持
し、ワードラインがハイとなって各ＰＭＯＳトランジス
タＴ１、Ｔ２がターンオフされても、該ＳＲＡＭ前記セ
ルはローの状態を継続維持する。従って、前記キャパシ
タＣ１から電荷の漏泄が発生しても前記ＰＭＯＳトラン
ジスタＴ４はターンオンされているので、外部電圧（Ｖ
ｃｃ）により前記漏泄電荷が補償され、ＳＲＡＭセルは
ロー状態のデータを恒常安定な状態に維持し得る。
タに充電されロー状態のデータがＳＲＡＭセルに書き込
まれる。このとき、ＰＭＯＳトランジスタＴ４は前記ノ
ードＣのロー電位が印加してターンオンの状態を維持
し、ワードラインがハイとなって各ＰＭＯＳトランジス
タＴ１、Ｔ２がターンオフされても、該ＳＲＡＭ前記セ
ルはローの状態を継続維持する。従って、前記キャパシ
タＣ１から電荷の漏泄が発生しても前記ＰＭＯＳトラン
ジスタＴ４はターンオンされているので、外部電圧（Ｖ
ｃｃ）により前記漏泄電荷が補償され、ＳＲＡＭセルは
ロー状態のデータを恒常安定な状態に維持し得る。
【００３０】一方、前述したようにＳＲＡＭセルに貯蔵
された情報を読み取るためにはワードラインがロー状態
になるべきであって、ワードラインがローになると、各
ＰＭＯＳトランジスタＴ１、Ｔ２がターンオンされ、ビ
ットラインとビットラインバーとにはノードＣ及びノー
ドＤの状態が夫々伝達され、書き込まれたデータが読み
取られる。
された情報を読み取るためにはワードラインがロー状態
になるべきであって、ワードラインがローになると、各
ＰＭＯＳトランジスタＴ１、Ｔ２がターンオンされ、ビ
ットラインとビットラインバーとにはノードＣ及びノー
ドＤの状態が夫々伝達され、書き込まれたデータが読み
取られる。
【００３１】このように本発明の第２実施例において、
第１実施例と同様に、チップの集積度を向上させ、パワ
ーの消耗を減らし得る効果がある。且つ、データを書き
込み／読み取るの際に恒常安定なデータを得ることがで
きるという効果がある。
第１実施例と同様に、チップの集積度を向上させ、パワ
ーの消耗を減らし得る効果がある。且つ、データを書き
込み／読み取るの際に恒常安定なデータを得ることがで
きるという効果がある。
【００３２】又、本発明の第２実施例においてＰＭＯＳ
トランジスタＴ１及びＰＭＯＳトランジスタＴ２を夫々
ＮＭＯＳトランジスタに代置し、ワードラインのアクテ
ィブを高くしても同様な効果を奏することができる。
トランジスタＴ１及びＰＭＯＳトランジスタＴ２を夫々
ＮＭＯＳトランジスタに代置し、ワードラインのアクテ
ィブを高くしても同様な効果を奏することができる。
【００３３】
【発明の効果】以上説明したように、本発明に係るＳＲ
ＡＭセルにおいては、素子の数を減らしてチップの集積
度を向上させ、ＳＲＡＭセルに記録されたデータを恒常
安定な状態に維持し、パワーの消耗を減らし得るという
効果がある。
ＡＭセルにおいては、素子の数を減らしてチップの集積
度を向上させ、ＳＲＡＭセルに記録されたデータを恒常
安定な状態に維持し、パワーの消耗を減らし得るという
効果がある。
【図１】本発明の第１実施例に係るＳＲＡＭセルの構成
図である。
図である。
【図２】本発明の第２実施例に係るＳＲＡＭセルの構成
図である。
図である。
【図３】従来ＳＲＡＭセルの構成図である。
Ｔ１，Ｔ２，Ｔ３，Ｔ４：ＰＭＯＳトランジスタ Ｃ１：キャパシタ ＢＬ：ビットライン ／ＢＬ：ビットラインバー Ｗ／Ｌ：ワードライン
Claims (11)
- 【請求項１】入力するデータが貯蔵されるキャパシタ
（Ｃ１）と、 ワードライン（Ｗ／Ｌ）によりスイッチングされビット
ラインのデータを前記キャパシタに書き込み、該キャパ
シタに貯蔵されたデータをビットライン（ＢＬ）に読み
取る第１トランジスタ（Ｔ１）と、 ワードライン（Ｗ／Ｌ）によりスイッチングされビット
ラインバー（／ＢＬ）のデータを前記キャパシタに書き
込み、該キャパシタに貯蔵されたデータをビットライン
バー（／ＢＬ）に読み取る第２トランジスター（Ｔ２）
と、 前記キャパシタに貯蔵されたデータを維持させるデータ
維持手段と、を備えてなる半導体メモリセル。 - 【請求項２】前記データ維持手段は、トランジスタであ
る請求項１記載の半導体メモリセル。 - 【請求項３】前記データ維持手段は、一つのトランジス
タ（Ｔ３）からなることを特徴とする請求項２記載の半
導体メモリセル。 - 【請求項４】前記トランジスタ（Ｔ３）は、ＰＭＯＳト
ランジスタである請求項３記載の半導体メモリセル。 - 【請求項５】前記トランジスタ（Ｔ３）は、該トランジ
スタ（Ｔ３）のソースが外部電圧に連結され、ドレイン
は第１トランジスタ（Ｔ１）とキャパシタ（Ｃ１）との
接続点に連結され、ゲートは第２トランジスタ（Ｔ２）
とキャパシタ（Ｃ１）との接続点に連結されることを特
徴とする請求項３記載の半導体メモリセル。 - 【請求項６】前記データ維持手段は、前記キャパシタ
（Ｃ１）と第１トランジスタ（Ｔ１）との接続点でハイ
状態を維持することを特徴とする請求項２記載の半導体
メモリセル。 - 【請求項７】前記データ維持手段は、二つのトランジス
タ（Ｔ３，Ｔ４）から構成される請求項２記載の半導体
メモリセル。 - 【請求項８】前記二つのトランジスタ（Ｔ３，Ｔ４）
は、ＰＭＯＳトランジスタであることを特徴とする請求
項７記載の半導体メモリセル。 - 【請求項９】前記二つのトランジスタ（Ｔ３，Ｔ４）
は、該トランジスタ（Ｔ３）のソースが外部電圧に連結
され、ドレインは前記第１トランジスタ（Ｔ１）とキャ
パシタ（Ｃ１）との接続点に連結され、ゲートは前記第
２トランジスタ（Ｔ２）とキャパシタ（Ｃ１）との接続
点に連結され、該トランジスタ（Ｔ４）は、ソースが外
部電圧に連結され、ドレインは前記第２トランジスタと
キャパシタ（Ｃ１）との接続点に連結され、ゲートは前
記第１トランジスタ（Ｔ１）とキャパシタ（Ｃ１）との
接続点に連結されることを特徴とする請求項７記載の半
導体メモリセル。 - 【請求項１０】前記データ維持手段は、トランジスタ
（Ｔ３）が前記キャパシタ（Ｃ１）と第１トランジスタ
（Ｔ１）との接続点でハイ状態を維持し、トランジスタ
（Ｔ４）は、前記第２トランジスタ（Ｔ２）とキャパシ
タ（Ｃ１）との接続点でハイ状態を維持することを特徴
とする請求項７記載の半導体メモリセル。 - 【請求項１１】前記キャパシタ（Ｃ１）は、寄生的に生
成されるキャパシタと代替し得ることを特徴とする請求
項１記載の半導体メモリセル。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P13192 | 1995-05-25 | ||
| KR1019950013192A KR0146075B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321176A true JPH08321176A (ja) | 1996-12-03 |
| JP3142763B2 JP3142763B2 (ja) | 2001-03-07 |
Family
ID=19415352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07336557A Expired - Fee Related JP3142763B2 (ja) | 1995-05-25 | 1995-12-25 | 半導体メモリセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5684735A (ja) |
| JP (1) | JP3142763B2 (ja) |
| KR (1) | KR0146075B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051496A (ja) * | 2014-08-29 | 2016-04-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666306A (en) * | 1996-09-06 | 1997-09-09 | Micron Technology, Inc. | Multiplication of storage capacitance in memory cells by using the Miller effect |
| US5995410A (en) * | 1997-06-20 | 1999-11-30 | Micron Technology, Inc. | Multiplication of storage capacitance in memory cells by using the Miller effect |
| DE29915512U1 (de) * | 1999-09-03 | 2001-01-18 | Weidmueller Interface | Federklemme zum Anschließen elektrischer Leiter |
| US6487107B1 (en) * | 1999-09-29 | 2002-11-26 | Infineon Technologies Ag | Retention time of memory cells by reducing leakage current |
| US6731533B2 (en) | 2000-10-31 | 2004-05-04 | Texas Instruments Incorporated | Loadless 4T SRAM cell with PMOS drivers |
| US7414460B1 (en) | 2006-03-31 | 2008-08-19 | Integrated Device Technology, Inc. | System and method for integrated circuit charge recycling |
| US8072797B2 (en) * | 2008-07-07 | 2011-12-06 | Certichip Inc. | SRAM cell without dedicated access transistors |
| US8363455B2 (en) | 2008-12-04 | 2013-01-29 | David Rennie | Eight transistor soft error robust storage cell |
| CN102714209B (zh) * | 2010-01-22 | 2015-09-16 | 株式会社半导体能源研究所 | 半导体存储器件及其驱动方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982697A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | メモリセル |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103342A (en) * | 1976-06-17 | 1978-07-25 | International Business Machines Corporation | Two-device memory cell with single floating capacitor |
| US4921813A (en) * | 1988-10-17 | 1990-05-01 | Motorola, Inc. | Method for making a polysilicon transistor |
| US5145799A (en) * | 1991-01-30 | 1992-09-08 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
-
1995
- 1995-05-25 KR KR1019950013192A patent/KR0146075B1/ko not_active IP Right Cessation
- 1995-12-25 JP JP07336557A patent/JP3142763B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/623,371 patent/US5684735A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982697A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | メモリセル |
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| JP2016051496A (ja) * | 2014-08-29 | 2016-04-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10304488B2 (en) | 2014-08-29 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0146075B1 (ko) | 1998-11-02 |
| KR960042732A (ko) | 1996-12-21 |
| JP3142763B2 (ja) | 2001-03-07 |
| US5684735A (en) | 1997-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |
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