KR100732388B1 - 반도체 메모리의 셀 구조 - Google Patents

반도체 메모리의 셀 구조 Download PDF

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매그나칩 반도체 유한회사
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본 발명은 단위 셀에서 리드/라이트 경로를 분리하여 구성하여 데이터의 입출력 속도를 향상시킨 반도체 메모리의 셀 구조에 관한 것으로, 인버터 체인 형태로 구성되어 데이터를 저장하는 데이터 저장 셀;리드시의 데이터 경로로 사용되는 리드 경로,라이트시에 데이터 경로로 사용되는 라이트 경로;상기 리드 경로와 데이터 저장 셀 사이에 구성되어 리드 동작시에 on되는 리드 스위칭 트랜지스터;상기 라이트 경로와 데이터 저장 셀 사이에 구성되어 라이트 동작시에 on되는 라이트 스위칭 트랜지스터;상기 데이터 저장 셀의 인버터 체인의 입력단과 출력단에 각각의 전극이 연결되어 셀 데이터의 전압을 보정하기 위한 전압 보정 트랜지스터를 포함하여 단위 셀이 구성된다.
SRAM

Description

반도체 메모리의 셀 구조{Cell structure of semiconductor memory}

도 1은 종래 기술의 SRAM 셀의 구성도

도 2는 본 발명에 따른 반도체 메모리의 셀 구성도

*도면의 주요 부분에 대한 부호의 설명*

21. 라이트 스위칭 트랜지스터 22. 리드 스위칭 트랜지스터

23. 전압 보정 트랜지스터 24. 데이터 저장 셀

25. 라이트 경로 26. 리드 경로

본 발명은 반도체 메모리에 관한 것으로, 구체적으로 단위 셀에서 리드/라이트 경로를 분리하여 구성하여 데이터의 입출력 속도를 향상시킨 반도체 메모리의 셀 구조에 관한 것이다.

에스램의 메모리 셀은 크게 두 가지로 분류된다. 그 하나는 고저항을 부하소 자로 채택하는 고저항 셀(high load resistorcell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 셀이다.

씨모스 셀은 다시 두 가지로 분류된다. 그 하나는 박막 트랜지스터를 부하소자로 채택하는 박막 트랜지스터 셀이고, 다른 하나는 벌크 트랜지스터를 부하소자로 채택하는 완전 씨모스 셀이다.

이하에서 종래 기술의 SRAM에 관하여 설명한다.

도 1은 종래 기술의 SRAM 셀의 구성도이다.

씨모스 에스램 셀은 한 쌍의 구동 트랜지스터(a pair of driver transistor; TD1, TD2), 한 쌍의 전송트랜지스터(a pair of transfer transistor; TA1, TA2) 및 한 쌍의 부하 트랜지스터(a pair of load transistor; TL1,TL2)로 구성된다.

여기서, 상기 한 쌍의 구동 트랜지스터(TD1, TD2) 및 한 쌍의 전송 트랜지스터(TA1, TA2)는 모두 NMOS트랜지스터로 형성하는 반면에, 한 쌍의 부하 트랜지스터(TL1, TL2)는 모두 PMOS 트랜지스터로 형성한다.

제 1 구동 트랜지스터(TD1)과 제 1 전송 트랜지스터(TA1)는 서로 직렬 연결된다.

제 1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(Vss)과 연결되고, 제 1 전송 트랜지스터(TA1)의 드레인 영역은 제 1 비트라인(BL)과 연결된다.

이와 마찬가지로, 제2 구동 트랜지스터(TD2)과 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다.

그리고 제 2 구동 트랜지스터(TD2)의 소오스 영역은 접지라인(Vss)과 연결된다.

한편, 제 1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역, 즉 제1 노드(N1)와 접속된다.

이와 마찬가지로, 제 2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역, 즉 제2 노드(N2)와 접속된다.

상기 제1 구동 트랜지스터의 게이트 전극 및 제 1 부하 트랜지스터의 게이트 전극은 모두 제 2 노드(N2)와 접속되고, 제 2 구동 트랜지스터의 게이트 전극 및 제 2 부하 트랜지스터의 게이트 전극은 모두 제 1 노드(N1)와 접속된다.

또한, 제1 및 제 2 전송 트랜지스터(TA1, TA2)의 게이트 전극은 워드라인(WL)과 접속된다.

이와 같은 종래 기술의 6 트랜지스터 SRAM 셀 구조는 리드와 라이트 경로가 동일하고, 비트 라인과 /비트 라인이 각각 구성되어 6개의 트랜지스터를 갖는 구조이다.

비트 라인과 /비트 라인이 있어 리드 또는 라이트시에 두 라인을 비교하여 상반되게 증폭시켜주어야 한다.

그러나 이와 같은 종래 기술의 반도체 메모리에 있어서는 다음과 같은 문제가 있다.

종래 기술의 SRAM에 있어서는 증폭기가 따로 구성되고, 리드나 라이트시 같은 워드 라인을 사용하며 한 워드라인이 한 셀의 두개의 트랜지스터를 구동하게 된다.

그러므로 리드를 마친 후에 라이트 워드 라인을 사용할 수 있게 된다.

이와 같이, 리드나 라이트시에 동시의 경로를 사용하기 때문에 빠른 속도가 요구되는 경우 이를 충족시키지 못한다.

본 발명은 이와 같은 종래 기술의 반도체 메모리의 문제를 해결하기 위한 것으로, 단위 셀에서 리드/라이트 경로를 분리하여 구성하여 데이터의 입출력 속도를 향상시킨 반도체 메모리의 셀 구조를 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 셀 구조는 인버터 체인 형태로 구성되어 데이터를 저장하는 데이터 저장 셀;리드시의 데이터 경로로 사용되는 리드 경로,라이트시에 데이터 경로로 사용되는 라이트 경로;상기 리드 경로와 데이터 저장 셀 사이에 구성되어 리드 동작시에 on되는 리드 스위칭 트랜지스터;상기 라이트 경로와 데이터 저장 셀 사이에 구성되어 라이트 동작시에 on되는 라이트 스위칭 트랜지스터;상기 데이터 저장 셀의 인버터 체인의 입력단과 출력단에 각각의 전극이 연결되어 셀 데이터의 전압을 보정하기 위한 전압 보정 트 랜지스터를 포함하여 단위 셀이 구성되는 것을 특징으로 한다.

이하에서 본 발명에 따른 반도체 메모리의 셀 구조에 관하여 상세히 설명한다.

도 2는 본 발명에 따른 반도체 메모리의 셀 구성도이다.

본 발명은 셀 데이터를 증폭시키지 않아도 되며 리드와 라이트 경로를 따로 두어 빠른 속도로 리드와 라이트 동작을 반복할 수 있도록 한 것이다.

본 발명은 셀의 데이터가 지나가도록 게이트 역할을 하는 2개의 NMOS 트랜지스터가 있다. 한 개는 리드시에 사용하고 한 개는 라이트시에 사용하게 된다.

그리고 데이터를 계속해서 유지하기 위해 인버터 체인으로 구성된 4개의 트랜지스터가 있고, 데이터의 전압을 보정해 주기 위한 NMOS의 스위치 트랜지스터가 한 개있다.

그 구성은 리드시의 데이터 경로로 사용되는 라이트 경로(25), 리드시에 데이터 경로로 사용되는 리드 경로(26)와, 상기 라이트 경로(25)에 일측 전극이 연결되고 타측 전극이 데이터 저장 셀(24)의 일측에 연결되는 라이트 스위칭 트랜지스터(21)와, 일측 전극이 상기 리드 경로(26)에 연결되고 타측 전극이 데이터 저장 셀(24)의 타측에 연결되는 리드 스위칭 트랜지스터(22)와, 상기 라이트 스위칭 트랜지스터(21)의 타측 전극과 리드 스위칭 트랜지스터(22)의 타측 전극에 각각의 일측과 타측 전극이 연결되어 셀 데이터의 전압을 보정하기 위한 전압 보정 트랜지스터(23)와, 인버터 체인 형태로 구성되어 데이터를 저장하는 데이터 저장 셀(24)로 구성된다.

여기서, 각각의 라이트 스위칭 트랜지스터(21),리드 스위칭 트랜지스터(22),전압 보정 트랜지스터(23)의 게이트에는 각각 리드 동작시에 인에이블되는 리드 제어 신호(ri),라이트 동작시에 인에이블되는 라이트 제어 신호(wi),셀 데이터 유지 신호(si)가 각각 인가된다.

이와 같은 본 발명에 따른 반도체 메모리 셀은 라이트시에 라이트 스위칭 트랜지스터(21)가 열려 데이터가 인버터 체인 즉, 데이터 저장 셀(24)로 들어오면 라이트 스위칭 트랜지스터(21)가 닫힌다. 이때 리드 스위칭 트랜지스터(22)는 닫혀있다.

이어, 전압 보정 트랜지스터(23)가 열리고 인버터 체인은 한 전압을 유지하며 계속해서 동작하게 된다.

그리고 리드시에 전압 보정 트랜지스터(23)는 닫히고 리드 스위칭 트랜지스터(22)가 열리며 인버터 체인에 의해 유지되어온 전압이 리드 경로(26)로 전달된다.

본 발명은 SRAM 셀 구조와 비슷하나 7개의 트랜지스터로 구성되어 있으며 SRAM에서는 데이터 경로인 비트 라인과 /비트 라인으로 구분되어 있으나 여기서는 구분되어 있지 않다.

그리고 리드(read)와 라이트(write) 경로가 각각 분리되어 구성된다.

이와 같은 본 발명에 따른 반도체 메모리의 셀 구조는 다음과 같은 효과가 있다.

본 발명은 리드와 라이트 경로를 분리하여 각각 구성하여 리드와 라이트 동작의 반복 속도를 빠르게 할 수 있다.

또한, 전류 소모를 많이 하는 증폭기를 사용하지 않아도 되므로 저전력의 메모리 디바이스를 제공하는 효과가 있다.

Claims (2)

  1. 인버터 체인 형태로 구성되어 데이터를 저장하는 데이터 저장 셀;
    리드시의 데이터 경로로 사용되는 리드 경로,라이트시에 데이터 경로로 사용되는 라이트 경로;
    상기 리드 경로와 데이터 저장 셀 사이에 구성되어 리드 동작시에 on되는 리드 스위칭 트랜지스터;
    상기 라이트 경로와 데이터 저장 셀 사이에 구성되어 라이트 동작시에 on되는 라이트 스위칭 트랜지스터;
    상기 데이터 저장 셀의 인버터 체인의 입력단과 출력단에 각각의 전극이 연결되어 셀 데이터의 전압을 보정하기 위한 전압 보정 트랜지스터를 포함하여 단위 셀이 구성되는 것을 특징으로 하는 반도체 메모리의 셀 구조.
  2. 제 1 항에 있어서, 리드 스위칭 트랜지스터,라이트 스위칭 트랜지스터,전압 보정 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 셀 구조.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182259B1 (ko) * 1996-01-17 1999-04-15 김광호 정적 메모리 장치의 메모리 셀
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