JPS5982697A - メモリセル - Google Patents
メモリセルInfo
- Publication number
- JPS5982697A JPS5982697A JP57193180A JP19318082A JPS5982697A JP S5982697 A JPS5982697 A JP S5982697A JP 57193180 A JP57193180 A JP 57193180A JP 19318082 A JP19318082 A JP 19318082A JP S5982697 A JPS5982697 A JP S5982697A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- drain electrode
- memory cell
- potential
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリセルに関し、さらに詳しくはα粒子等に
より引起こされるンフトエラーの発生しにくいスタティ
ックメモリセルに関する。
より引起こされるンフトエラーの発生しにくいスタティ
ックメモリセルに関する。
以下の説明においてはNチャネルMO8FETを例に行
なうが、本発明はNチャネルMOS F E T’に限
定されるものではなくPチャネルIViOS F E
Tにも同様に適用し得る。
なうが、本発明はNチャネルMOS F E T’に限
定されるものではなくPチャネルIViOS F E
Tにも同様に適用し得る。
第1図は従来の7リツプフロツプ型のスタティックメモ
リセルの一例の回路図である。
リセルの一例の回路図である。
第1図において、ワード線WLを高電位にすることによ
シ、スイッチングトランジスタSGI、802が導通し
、ビット線BL、BLの情報が節点No、、N2に読み
込まれる。例えばビット線BLが高電位。
シ、スイッチングトランジスタSGI、802が導通し
、ビット線BL、BLの情報が節点No、、N2に読み
込まれる。例えばビット線BLが高電位。
BLが低電位であったとすると、Nlは高電位。
N2は低電位になり、トランジスタG1は非導通、トラ
ンジスタG2は導通状態となり、Nlはほぼ電源電圧V
DD N2は接地電位となり安定状態となる。電源電圧
を加えておけばこの状態は保持され記憶した情報が失な
われることがない。この特徴のため手軽に使えマイクロ
コンビーータや端末機器に広く用いられている。
ンジスタG2は導通状態となり、Nlはほぼ電源電圧V
DD N2は接地電位となり安定状態となる。電源電圧
を加えておけばこの状態は保持され記憶した情報が失な
われることがない。この特徴のため手軽に使えマイクロ
コンビーータや端末機器に広く用いられている。
ところが微細化が進み素子寸法が小さくなると共にα粒
子等放射線の入射によって記憶している情報の反転が生
じるという問題が発生してきた。
子等放射線の入射によって記憶している情報の反転が生
じるという問題が発生してきた。
前述の例で説明すると高電位の節点NIVcα粒子が入
射すると、瞬時に大電流が流れ(数十ピコ秒の間に数百
マイクロアンペア程度)、節点N1の電位が急激に降下
しトランジスタG2のしきい値電圧Vth以下に低下す
る。その後負荷電流によってNl、N2の両節点の電位
は上昇しようとするが、節点Nl側の電位はα粒子によ
る電流のため上昇が止められ節点N2の電位が上昇し、
フリップフロップの反転が生じるのである。
射すると、瞬時に大電流が流れ(数十ピコ秒の間に数百
マイクロアンペア程度)、節点N1の電位が急激に降下
しトランジスタG2のしきい値電圧Vth以下に低下す
る。その後負荷電流によってNl、N2の両節点の電位
は上昇しようとするが、節点Nl側の電位はα粒子によ
る電流のため上昇が止められ節点N2の電位が上昇し、
フリップフロップの反転が生じるのである。
この従来のフリップフロップ型スタティックメモリの5
点は微細化され、節点Nl、N2の容量が小さくなる程
顕著となる。
点は微細化され、節点Nl、N2の容量が小さくなる程
顕著となる。
本発明の目的は、上記の欠点を除去し、α粒子等の放射
性粒子がメモリセルに入射してもソフトエラーを発生し
にくいメモリセルを提供することにある。
性粒子がメモリセルに入射してもソフトエラーを発生し
にくいメモリセルを提供することにある。
本発明によれば、第1の負荷素子を介してドレイン電極
が第1の基準電位に接続されソース電極が箱2の基準電
位に接続された第1のF E Tと、ドレイン電極が前
記第1のF ETのゲート電極に接続しかつ442の負
荷素子を介して前記第1の基準電1位に接i:)んしソ
ース電極が前記第2の基準電位に接続しゲート電極が前
記第1の1i″(、、Tのドレ、インに接続する第2の
FETと、ゲート電極がワード線に接続されソース電極
が前記第1のF’ E Tのドレイン電極に接続されド
レイン電極が一つのビット114に接続される第1のス
イッチングトランジスタと、ゲート電極が前記ワード瓶
!に接続されソース電極が前記第2のFETのドレイン
電極に接続されドレイン電極が前記ピット線とは別のピ
ット線に接続される第2のスイッチングトランジスタと
、前記第1のFETのドレイン電極と前記第2のFET
のドレイン電極との間に結合される容量とを含むことを
特徴とするメモリセルが得られる。
が第1の基準電位に接続されソース電極が箱2の基準電
位に接続された第1のF E Tと、ドレイン電極が前
記第1のF ETのゲート電極に接続しかつ442の負
荷素子を介して前記第1の基準電1位に接i:)んしソ
ース電極が前記第2の基準電位に接続しゲート電極が前
記第1の1i″(、、Tのドレ、インに接続する第2の
FETと、ゲート電極がワード線に接続されソース電極
が前記第1のF’ E Tのドレイン電極に接続されド
レイン電極が一つのビット114に接続される第1のス
イッチングトランジスタと、ゲート電極が前記ワード瓶
!に接続されソース電極が前記第2のFETのドレイン
電極に接続されドレイン電極が前記ピット線とは別のピ
ット線に接続される第2のスイッチングトランジスタと
、前記第1のFETのドレイン電極と前記第2のFET
のドレイン電極との間に結合される容量とを含むことを
特徴とするメモリセルが得られる。
次に、本発明の実施例について説明する。
第2図は本発明の一実施例の回路図である。
この実施例のメモリセルは、第1の負荷素子R1を介し
てドレイン電極が第1の基準電2位VDD に接続され
、ソース電極が第2の基準電位(ここでは接地電位)に
接続された第10FET:Glと、ドレイン電極が^3
1のFET:Gl のゲート電極にI妾i読しかつ第2
の負荷素子R2を介して第1の基準電位VDDVc接続
しソース電極が前記第2の基準電位(接地電位)に接続
しゲート電極が第1のFET:G1のドレインに接続す
る第2のF E ’r : G 2と、ゲート電極がワ
ード線に接続されソース電極が準1のFET:Glのド
レイン電極に接続されドレイン電極が一つのピット線B
Lに接続される第1のスイッチングトランジスタSG1
と、ゲート電極がワード線WLVc接続されソース電極
が第りのIi’ET:G2 のドレイン電極に接続され
ドレイン電極がHiJ記ビット線13Lとは別のビット
線BLVI−接続される第2のスイッチングトランジス
タSGIと、第10FET:Glのドレイン電極と第2
のF E T : 02のドレイン電極との間に結合さ
れるカップリングコンデンサCcとを含んで構成される
。
てドレイン電極が第1の基準電2位VDD に接続され
、ソース電極が第2の基準電位(ここでは接地電位)に
接続された第10FET:Glと、ドレイン電極が^3
1のFET:Gl のゲート電極にI妾i読しかつ第2
の負荷素子R2を介して第1の基準電位VDDVc接続
しソース電極が前記第2の基準電位(接地電位)に接続
しゲート電極が第1のFET:G1のドレインに接続す
る第2のF E ’r : G 2と、ゲート電極がワ
ード線に接続されソース電極が準1のFET:Glのド
レイン電極に接続されドレイン電極が一つのピット線B
Lに接続される第1のスイッチングトランジスタSG1
と、ゲート電極がワード線WLVc接続されソース電極
が第りのIi’ET:G2 のドレイン電極に接続され
ドレイン電極がHiJ記ビット線13Lとは別のビット
線BLVI−接続される第2のスイッチングトランジス
タSGIと、第10FET:Glのドレイン電極と第2
のF E T : 02のドレイン電極との間に結合さ
れるカップリングコンデンサCcとを含んで構成される
。
第2図から明らかなように、本発明のメモリセルは第1
のFET:Glと第20F1うT:G2のそれぞれのド
レイン電極を容量Ccで結合したことに特徴がある。カ
ップリング・コンデンサを設けると、節点N1にα粒子
等が入射して電位が低下した場合、カップリングコンデ
ンサC8Kより節点N2の市、位も低下し、フリップフ
ロップの反転を防ぐことができる。このため、従来型の
スタティックメモリセルでは、節点N1及びN2の容量
を大きくして節点に保持される電荷量をα粒子によって
流入する電荷量より大きくする必要があったが、本発明
に示したカップリングコンデンサ全付加することにより
、節点の容量が小さくてもα粒子の影・岸全受けにくく
なる。
のFET:Glと第20F1うT:G2のそれぞれのド
レイン電極を容量Ccで結合したことに特徴がある。カ
ップリング・コンデンサを設けると、節点N1にα粒子
等が入射して電位が低下した場合、カップリングコンデ
ンサC8Kより節点N2の市、位も低下し、フリップフ
ロップの反転を防ぐことができる。このため、従来型の
スタティックメモリセルでは、節点N1及びN2の容量
を大きくして節点に保持される電荷量をα粒子によって
流入する電荷量より大きくする必要があったが、本発明
に示したカップリングコンデンサ全付加することにより
、節点の容量が小さくてもα粒子の影・岸全受けにくく
なる。
例えば、第1図の従来例において、NlとN2の電位差
2 V it、1=Jも2=IMΩの場合、節点容量C
5は0.04pF程度なければα粒子の入射によシ情報
の反転が生じる。これに対し、本地へ明のメモリセルで
は、同じ条件でカップリングコンデンザ’i o、o
ipF付加すれば節点容j北csは0.02pF程度で
α粒子の入射で情報の反転を生じず、カップリングの効
果によシ節点の容量が小さくても情報の反転を防ぐこと
が可能となる。つまクカップリングコンデンサ全付加す
ることにより全体の容−4ヲ付カロしない場合に比べて
小さく出来、メモリセルの1IiI7fjを小さくする
ことが可能となる。
2 V it、1=Jも2=IMΩの場合、節点容量C
5は0.04pF程度なければα粒子の入射によシ情報
の反転が生じる。これに対し、本地へ明のメモリセルで
は、同じ条件でカップリングコンデンザ’i o、o
ipF付加すれば節点容j北csは0.02pF程度で
α粒子の入射で情報の反転を生じず、カップリングの効
果によシ節点の容量が小さくても情報の反転を防ぐこと
が可能となる。つまクカップリングコンデンサ全付加す
ることにより全体の容−4ヲ付カロしない場合に比べて
小さく出来、メモリセルの1IiI7fjを小さくする
ことが可能となる。
以上詳細に説明した様に、本発明によれば、α粒子等放
射性粒子の影%5に受けにくいメモリセル全行ることが
できるので、その効果は非常に太きい。
射性粒子の影%5に受けにくいメモリセル全行ることが
できるので、その効果は非常に太きい。
grr 1図は従来のフリップフロップ型スタティック
メモリセルの一例の回路図、第2図は本発明の一実施例
の回路図である。 13L、 tJT、・・・・・ビット線、01.C10
・・ ・F E li、111も1,1.(,2・・・
・負荷素子、SGl、SG2・・−・スイッチングトラ
ンジスタ、WL・・・・ ワード腺。 ■ 神1ド ロ9 ’DD
メモリセルの一例の回路図、第2図は本発明の一実施例
の回路図である。 13L、 tJT、・・・・・ビット線、01.C10
・・ ・F E li、111も1,1.(,2・・・
・負荷素子、SGl、SG2・・−・スイッチングトラ
ンジスタ、WL・・・・ ワード腺。 ■ 神1ド ロ9 ’DD
Claims (1)
- 第1の負荷素子を介してドレイン電極が第1の基準電位
に接続されソース電極が第2の基準電位に接続された第
1のFETと、ドレイン電極が前記第1のF E ’I
”のゲート電極に接続しかつ第2の負荷素子を介して前
記第1の基準電位に接続しソース電極が前記第2の基準
電位に接続しゲート電極が前記第1のF’ ETのドレ
インに接続する第2のF’ETと、ゲート電極がワード
線に接続されソース電極が前記第1のF E Tのドレ
イン電極に接続されドレイン電極が一つのビット線に接
続される第1のスイッチングトランジスタと、ゲート電
極が前記ワード線に接続されソース電極が前記第2のF
ETのドレイン電極に接続されドレイン電極が前記ビッ
ト線とは別のビット線に接続される第2のスイッチング
トランジスタと、前記第1のFETのドレイン電極と前
記第2のFETのドレイン電極との間に結合される容量
とを含むこと全特敵とするメモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57193180A JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57193180A JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5982697A true JPS5982697A (ja) | 1984-05-12 |
Family
ID=16303630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57193180A Pending JPS5982697A (ja) | 1982-11-02 | 1982-11-02 | メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5982697A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6166296A (ja) * | 1984-09-07 | 1986-04-05 | Nec Corp | 相補型mosメモリ装置 |
JPH08321176A (ja) * | 1995-05-25 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリセル |
-
1982
- 1982-11-02 JP JP57193180A patent/JPS5982697A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6166296A (ja) * | 1984-09-07 | 1986-04-05 | Nec Corp | 相補型mosメモリ装置 |
JPH08321176A (ja) * | 1995-05-25 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリセル |
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