JPH01300318A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH01300318A JPH01300318A JP63326413A JP32641388A JPH01300318A JP H01300318 A JPH01300318 A JP H01300318A JP 63326413 A JP63326413 A JP 63326413A JP 32641388 A JP32641388 A JP 32641388A JP H01300318 A JPH01300318 A JP H01300318A
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＤＲＡＭにおけるアドレスバッファーの基準
電圧発生回路に係るもので、特に低電圧（Ｖｃｃ）にお
いては基準電圧の形成端に電荷を印加し、又高電圧にお
いては基準電圧の形成端で電流成分の一部分を放電させ
て基準電圧のレベルの電圧の変化を減少し、低電圧領域
における過渡現象を除去することができるチャージアッ
プ及びディスチャージ回路を利用した基準電圧発生回路
に係るものである。
電圧発生回路に係るもので、特に低電圧（Ｖｃｃ）にお
いては基準電圧の形成端に電荷を印加し、又高電圧にお
いては基準電圧の形成端で電流成分の一部分を放電させ
て基準電圧のレベルの電圧の変化を減少し、低電圧領域
における過渡現象を除去することができるチャージアッ
プ及びディスチャージ回路を利用した基準電圧発生回路
に係るものである。
−ａに、ＤＲＡＭに基準電圧発生回路はアドレスバッフ
ァーからのアドレス情報を“１”又は０”と区別するた
めのものである。ところが、従来においては添付されて
いる第１図及び第２図等のものが主に使用されて来てあ
った。
ァーからのアドレス情報を“１”又は０”と区別するた
めのものである。ところが、従来においては添付されて
いる第１図及び第２図等のものが主に使用されて来てあ
った。
第１図及び第２図を具体的に観察して見ると、次の通り
である。
である。
第１図はＰＭＯ３）ランシスターＭ１からＮＭＯ５）ラ
ンシスターＭｔを直列し、上記のＮＭＯＳトランジスタ
ーＭ２はダイオード構造で基準電圧を調節、そしてＰＭ
Ｏ３）ランシスターＭ１はダイオード構造で基準電圧を
調節するようになっているが、基準電圧のレベルが印加
電源（ＶｃＣ）によって敏感に反応する欠点等があった
し、そして第２図の場合においてはＮ、ＰＭＯ５）ラン
シスターＭ１、Ｍ４とダイオードＤ＋、Ｄｉとから構成
されており、電源電圧（Ｖｃｃ）によって８ＭＯ３）ラ
ンシスターＭ４がターンオンされると共にＰＭＯ３）ラ
ンシスターＭ３がターンオンされるように構成されであ
るので、Ｐ、ＮＭＯＳトランジスターＭ３、Ｍ４が常に
ターンオンされである。これにより待機（Ｓｔａｎｄ
−ｂｙ）状態における電流の量を制限し、基準電圧のレ
ベルは二つのダイオードＤ＋−Ｄｚのしきい電圧とＮＭ
ＯＳトランジスターＭ４のＯＮ抵抗により決定されるよ
うになっであるが、低電圧（Ｖｃｃ）の領域から出力電
源（Ｖｃｃ）のレベルが過渡的に変化（Ｓｈｏｏｔｉｎ
ｇ）されてしまう問題点があった。
ンシスターＭｔを直列し、上記のＮＭＯＳトランジスタ
ーＭ２はダイオード構造で基準電圧を調節、そしてＰＭ
Ｏ３）ランシスターＭ１はダイオード構造で基準電圧を
調節するようになっているが、基準電圧のレベルが印加
電源（ＶｃＣ）によって敏感に反応する欠点等があった
し、そして第２図の場合においてはＮ、ＰＭＯ５）ラン
シスターＭ１、Ｍ４とダイオードＤ＋、Ｄｉとから構成
されており、電源電圧（Ｖｃｃ）によって８ＭＯ３）ラ
ンシスターＭ４がターンオンされると共にＰＭＯ３）ラ
ンシスターＭ３がターンオンされるように構成されであ
るので、Ｐ、ＮＭＯＳトランジスターＭ３、Ｍ４が常に
ターンオンされである。これにより待機（Ｓｔａｎｄ
−ｂｙ）状態における電流の量を制限し、基準電圧のレ
ベルは二つのダイオードＤ＋−Ｄｚのしきい電圧とＮＭ
ＯＳトランジスターＭ４のＯＮ抵抗により決定されるよ
うになっであるが、低電圧（Ｖｃｃ）の領域から出力電
源（Ｖｃｃ）のレベルが過渡的に変化（Ｓｈｏｏｔｉｎ
ｇ）されてしまう問題点があった。
したがって、本発明の目的はアドレスバッファーにおけ
る低電圧時の過渡現象を除去すると共に印加電圧により
変化の微少な基準電圧を発生・供給してアドレス情報の
“Ｏ“又はｌ”の区別を安定化することが出来る回路を
提供しようとするのにその目的がある。
る低電圧時の過渡現象を除去すると共に印加電圧により
変化の微少な基準電圧を発生・供給してアドレス情報の
“Ｏ“又はｌ”の区別を安定化することが出来る回路を
提供しようとするのにその目的がある。
以下、本発明を添付図面を参照して詳細に説明する。
第３図は本発明に係る回路図であって、電源端（Ｖｃｃ
）からＮＭＯＳトランジスター１をダイオードで形成し
て抵抗成分を持つ第１抵抗性回路１０と、上記の第１抵
抗性回路１０のＮＭＯ５）ランシスターｌのソース端ａ
にＮＭＯＳトランジスター２１をダイオード型で形成し
、上記のＮＭＯＳトランジスター２１のソースに８ＭＯ
３）ランシスター２２〜２６をｎ個で直列連結し、上記
の８ＭＯ３）ランシスター２２〜２６のゲートに電圧端
（Ｖｃｃ）を連結して抵抗成分を持つ第２抵抗性回路２
０と、上記の第２抵抗性回路２０のＮＭＯＳｌ−ランシ
スター２６のソースノードｂに８ＭＯ３）ランシスター
３１をダイオードの形態に形成して一定の電圧を維持す
る第１手段３０と、上記の電圧端（Ｖｃｃ）からＮＭＯ
Ｓｌ−ランシスター４１〜４３のようにｍ個を直列連結
し、上記の８ＭＯ３）ランシスター４１〜４３のゲート
が上記のノードａと連結されて所定の抵抗成分を持つ第
３抵抗性回路４０と、上記のノードａがＮＭＯＳトラン
ジスター５１〜５５のゲートに連結され、上記のＮＭＯ
Ｓトランジスター５１〜５３のようにＸ個連結され、上
記の８ＭＯ３）ランシスター５３のソース端ノード（ｃ
）の出力端Ｖｏｕ ｔとＮＭＯＳトランジスター５４の
ドレイン端が連結されて上記のＮＭＯＳトランジスター
５４からｙ個のＮＭＯＳｌ−ランシスターを８ＭＯ３）
ランシスター５５のように連結して抵抗成分を持つ第４
抵抗性回路５０と、上記の第４抵抗性回路５０のＮＭＯ
Ｓトランジスター５５のソース端ノードｄに８ＭＯ３）
ランシスター６１をダイオードで形成して一定電圧を維
持する第２手段６０と、電圧端Ｖｃｃから８ＭＯ３）ラ
ンシスター７１〜７４を２個で直列連結し、上記の８Ｍ
Ｏ３）ランシスター７１〜７４のゲートに電圧端（Ｖｃ
ｃ）を連結して所定の抵抗成分を持つ第５抵抗性回路７
０と、上記の第３、第４抵抗性回路４０．５０の連結ノ
ード（ｅ）に８ＭＯ３）ランシスター８１のドレインと
ゲートを連結し、上記のＮＭＯＳトランジスター８１の
ソースノードにＮＭＯＳトランジスター８２のドレイン
を連結してダイオード形態でＴ個に構成した後、接地さ
せて電圧端（Ｖｃｃ）の変化に関係なしに一定のレベル
が掛けるようにする第３手段８０とから構成される。
）からＮＭＯＳトランジスター１をダイオードで形成し
て抵抗成分を持つ第１抵抗性回路１０と、上記の第１抵
抗性回路１０のＮＭＯ５）ランシスターｌのソース端ａ
にＮＭＯＳトランジスター２１をダイオード型で形成し
、上記のＮＭＯＳトランジスター２１のソースに８ＭＯ
３）ランシスター２２〜２６をｎ個で直列連結し、上記
の８ＭＯ３）ランシスター２２〜２６のゲートに電圧端
（Ｖｃｃ）を連結して抵抗成分を持つ第２抵抗性回路２
０と、上記の第２抵抗性回路２０のＮＭＯＳｌ−ランシ
スター２６のソースノードｂに８ＭＯ３）ランシスター
３１をダイオードの形態に形成して一定の電圧を維持す
る第１手段３０と、上記の電圧端（Ｖｃｃ）からＮＭＯ
Ｓｌ−ランシスター４１〜４３のようにｍ個を直列連結
し、上記の８ＭＯ３）ランシスター４１〜４３のゲート
が上記のノードａと連結されて所定の抵抗成分を持つ第
３抵抗性回路４０と、上記のノードａがＮＭＯＳトラン
ジスター５１〜５５のゲートに連結され、上記のＮＭＯ
Ｓトランジスター５１〜５３のようにＸ個連結され、上
記の８ＭＯ３）ランシスター５３のソース端ノード（ｃ
）の出力端Ｖｏｕ ｔとＮＭＯＳトランジスター５４の
ドレイン端が連結されて上記のＮＭＯＳトランジスター
５４からｙ個のＮＭＯＳｌ−ランシスターを８ＭＯ３）
ランシスター５５のように連結して抵抗成分を持つ第４
抵抗性回路５０と、上記の第４抵抗性回路５０のＮＭＯ
Ｓトランジスター５５のソース端ノードｄに８ＭＯ３）
ランシスター６１をダイオードで形成して一定電圧を維
持する第２手段６０と、電圧端Ｖｃｃから８ＭＯ３）ラ
ンシスター７１〜７４を２個で直列連結し、上記の８Ｍ
Ｏ３）ランシスター７１〜７４のゲートに電圧端（Ｖｃ
ｃ）を連結して所定の抵抗成分を持つ第５抵抗性回路７
０と、上記の第３、第４抵抗性回路４０．５０の連結ノ
ード（ｅ）に８ＭＯ３）ランシスター８１のドレインと
ゲートを連結し、上記のＮＭＯＳトランジスター８１の
ソースノードにＮＭＯＳトランジスター８２のドレイン
を連結してダイオード形態でＴ個に構成した後、接地さ
せて電圧端（Ｖｃｃ）の変化に関係なしに一定のレベル
が掛けるようにする第３手段８０とから構成される。
以下、上記の構成による本発明の詳細な説明の実施例を
詳細に説明する。
詳細に説明する。
第１抵抗性回路１０とＮＭＯ３トランジスター２１がダ
イオードで形成されであるのでＶｓｓに連結されている
ＮＭＯＳトランジスター３１がノードｂの電圧を一定に
維持する。ｎ個のＮＭＯＳトランジスター２１〜２６が
電圧端（Ｖｃｃ）によってＯＮされであるので電圧端Ｖ
ｃｃからＶｓｓ端に流れることができる電流通路によっ
てノードａは抵抗性を持つ。これはＮＭＯ３）ランシス
ター２１〜２６の電圧ドロップほど電圧が掛かって入力
バイアスによる電圧端（Ｖｃｃ）の電圧より下げ、電圧
端（Ｖｃｃ）の電圧変化によるレベルの変化を一次に微
少にする。上記のノードａの出力によって第３．第４抵
抗性回路４０．５０から構成されているＮＭＯ３）ラン
シスター４１〜４３．５１〜５３．５４〜５５が駆動さ
れると、ノードｄからはＮＭＯ３）ランシスター６１に
よって一定レベルの電圧が掛かっているので第４抵抗性
回路５０のＮＭＯ３）ランシスター５４のドレインノー
ドＣはノードｄ電圧にＮＭＯ３Ｉ−ランシスター５４．
５５からドロップされたほど増加された一定な電圧が形
成される。上記のような構成によっても基準電圧の発生
は成されるが電圧端（Ｖ ｃｃ）の印加電圧による変化
幅が甚だしくなる。
イオードで形成されであるのでＶｓｓに連結されている
ＮＭＯＳトランジスター３１がノードｂの電圧を一定に
維持する。ｎ個のＮＭＯＳトランジスター２１〜２６が
電圧端（Ｖｃｃ）によってＯＮされであるので電圧端Ｖ
ｃｃからＶｓｓ端に流れることができる電流通路によっ
てノードａは抵抗性を持つ。これはＮＭＯ３）ランシス
ター２１〜２６の電圧ドロップほど電圧が掛かって入力
バイアスによる電圧端（Ｖｃｃ）の電圧より下げ、電圧
端（Ｖｃｃ）の電圧変化によるレベルの変化を一次に微
少にする。上記のノードａの出力によって第３．第４抵
抗性回路４０．５０から構成されているＮＭＯ３）ラン
シスター４１〜４３．５１〜５３．５４〜５５が駆動さ
れると、ノードｄからはＮＭＯ３）ランシスター６１に
よって一定レベルの電圧が掛かっているので第４抵抗性
回路５０のＮＭＯ３）ランシスター５４のドレインノー
ドＣはノードｄ電圧にＮＭＯ３Ｉ−ランシスター５４．
５５からドロップされたほど増加された一定な電圧が形
成される。上記のような構成によっても基準電圧の発生
は成されるが電圧端（Ｖ ｃｃ）の印加電圧による変化
幅が甚だしくなる。
上記のような変化幅を除去するために電圧端（Ｖｃｃ）
の高電圧においてはノードｅに流れている電流を他のと
ころに流すようにし、低電圧においてはノードｅに電流
を加えてやる方法によって第４抵抗性回路５０に流れる
電流の変化が微少になるようにすることが要求される。
の高電圧においてはノードｅに流れている電流を他のと
ころに流すようにし、低電圧においてはノードｅに電流
を加えてやる方法によって第４抵抗性回路５０に流れる
電流の変化が微少になるようにすることが要求される。
上記のノードｅと連結されるノードｆの第５抵抗性回路
７０によってＮＭＯ３）ランシスター７４のドレイン端
は電圧端（Ｖｃｃ）の値により多少の変化ない電圧が掛
かる。高電圧（Ｖｃｃ）においてはノードｆの電圧に比
べ微少であるのでノードｅからノード「にディスチャー
ジされ、低電圧においてはノードｒの電圧がノードｅの
電圧より大きいのでノードｆからノードｅに電荷が移動
されるようにする。
７０によってＮＭＯ３）ランシスター７４のドレイン端
は電圧端（Ｖｃｃ）の値により多少の変化ない電圧が掛
かる。高電圧（Ｖｃｃ）においてはノードｆの電圧に比
べ微少であるのでノードｅからノード「にディスチャー
ジされ、低電圧においてはノードｒの電圧がノードｅの
電圧より大きいのでノードｆからノードｅに電荷が移動
されるようにする。
上述したように外部の電源供給端子と接地端子との間に
抵抗性素子とダイオードからなされる電圧発生回路にお
いて電圧により出力電圧のレベルの変化を微少にするた
め高電圧においては電流中の一部をディスチャージさせ
、又低電圧においてはチャージを補充して過渡現象を除
去し、そして電圧により変化の微少な基準電圧を供給し
てアドレス信号の区別を安定化させることが出来る利点
がある。
抵抗性素子とダイオードからなされる電圧発生回路にお
いて電圧により出力電圧のレベルの変化を微少にするた
め高電圧においては電流中の一部をディスチャージさせ
、又低電圧においてはチャージを補充して過渡現象を除
去し、そして電圧により変化の微少な基準電圧を供給し
てアドレス信号の区別を安定化させることが出来る利点
がある。
第１図及び第２図は各々従来における基準電圧発生回路
図、そして 第３図は本発明に係るチャージアップ及びディスチャー
ジ回路を利用した基準電圧発生回路図である。 Ｍ２、Ｍ、・・・ＰＭＯ３）ランシスターＭｚ 、Ｍ４
・・・ＮＭＯ３）ランシスターＤ１１Ｄ２・・・ダイオ
ード Ｖｃｃ Ｖｃ
ｃ第３図 Ｌ−−−−、′Ｌ−−−−−−−−ｊ 手□１１１正占（自発） 平成 １年 ７月２７日
図、そして 第３図は本発明に係るチャージアップ及びディスチャー
ジ回路を利用した基準電圧発生回路図である。 Ｍ２、Ｍ、・・・ＰＭＯ３）ランシスターＭｚ 、Ｍ４
・・・ＮＭＯ３）ランシスターＤ１１Ｄ２・・・ダイオ
ード Ｖｃｃ Ｖｃ
ｃ第３図 Ｌ−−−−、′Ｌ−−−−−−−−ｊ 手□１１１正占（自発） 平成 １年 ７月２７日
Claims (2)
- （１）外部の電源供給端子と接地端子との間に抵抗性素
子とダイオードとからなった基準電圧発生回路において
、 入力バイアスを外部の印加電圧より下げ、印加電圧によ
るレベルの変化を一次に減少させる第１手段と、 上記の第１手段の出力により電流を流して印加電圧の状
態を感知し、所定の一定レベルの電圧が掛かる時に基準
電圧の出力端にて上記の電流の流れによる発生された抵
抗によってドロップされた電圧ほど増加された基準電圧
を発生する第２手段と、 上記の第２手段の印加電圧の変化状態により印加電流の
一部を充電及び放電する第３手段とから構成されている
ことを特徴とするチャージアップ及びディスチャージ回
路を利用した基準電圧発生回路。 - （２）第３手段は電源（Ｖｃｃ）の変化により上記の第
２手段の所定のノード電圧（ｅ）が低い時に電流を流し
て充電し、ノード電圧が高い時には放電して印加電源（
Ｖｃｃ）に無関係な基準電圧を発生するようにする抵抗
性の回路７０とダイオードとから構成されていることを
特徴とする請求項（１）記載のチャージアップ及びディ
スチャージ回路を利用した基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-5019 | 1988-04-30 | ||
| KR1019880005019A KR910003604B1 (ko) | 1988-04-30 | 1988-04-30 | 차아지업 및 디스차아지 회로를 이용한 기준전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300318A true JPH01300318A (ja) | 1989-12-04 |
| JPH0658615B2 JPH0658615B2 (ja) | 1994-08-03 |
Family
ID=19274055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326413A Expired - Lifetime JPH0658615B2 (ja) | 1988-04-30 | 1988-12-26 | 基準電圧発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4868484A (ja) |
| JP (1) | JPH0658615B2 (ja) |
| KR (1) | KR910003604B1 (ja) |
| DE (1) | DE3844387C2 (ja) |
| FR (1) | FR2630837B1 (ja) |
| GB (1) | GB2217880B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940002433B1 (ko) * | 1991-07-03 | 1994-03-24 | 삼성전자 주식회사 | 정 전압회로 |
| US5296801A (en) * | 1991-07-29 | 1994-03-22 | Kabushiki Kaisha Toshiba | Bias voltage generating circuit |
| JPH05315852A (ja) * | 1992-05-12 | 1993-11-26 | Fuji Electric Co Ltd | 電流制限回路および電流制限回路用定電圧源 |
| EP0823115B1 (en) * | 1995-04-21 | 1999-08-25 | Advanced Micro Devices, Inc. | Reference for cmos memory cell having pmos and nmos transistors with a common floating gate |
| US6617836B1 (en) * | 2002-05-08 | 2003-09-09 | National Semiconductor Corporation | CMOS sub-bandgap reference with an operating supply voltage less than the bandgap |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672530A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Semiconductor circuit |
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