JPS61117800A - 電源電圧センス回路 - Google Patents
電源電圧センス回路Info
- Publication number
- JPS61117800A JPS61117800A JP59237433A JP23743384A JPS61117800A JP S61117800 A JPS61117800 A JP S61117800A JP 59237433 A JP59237433 A JP 59237433A JP 23743384 A JP23743384 A JP 23743384A JP S61117800 A JPS61117800 A JP S61117800A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- circuit
- potential
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はたとえば不揮発性旧Ｓフローティングゲート記
憶装置（ＥｔＰＲＯＭ）に用いられる電源電圧をセンス
するための電源電圧センス回路に関する。
憶装置（ＥｔＰＲＯＭ）に用いられる電源電圧をセンス
するための電源電圧センス回路に関する。
従来の技術
Ｅ”ＰＩ？ＯＭ 、スタティック形ランダムアクセス
メモリ（ＳＲＡＭ）セルにフローティングゲートにより
構成される上記Ｅ”ＦＲＯＭセルを組合わせた記憶装置
（ＮＯＶＲＡＭ）等としては、単一電源（Ｖ ｃｃ）た
とえば＋５ｙ電源によって動作するものがあり、このよ
うな装置においては、消去／書込みを行うための高電圧
たとえば２０〜２５Ｖは装置内蔵の昇圧回路によって発
生させられる。しかしながら、電源電圧ＶＣＣが十分高
くなく、たとえば３．５Ｖ以下においても昇圧回路等の
制御回路部およびアドレス部が誤動作して誤消去もしく
は誤書込みが行われることがあり、つまり、電源電圧Ｖ
ｃｃのオン、オフ時には誤消去もしくは誤書込みが行わ
れることがある。このような誤消去もしくは誤書込みを
防止するために、電源電圧センス回路が設けられてあり
、これにより、電源電圧ＶＣＣが所定値たとえば３．５
〜４．０Ｖ以上になったときのみに昇圧回路等の制御回
路部の動作が可能となるようにしている。
メモリ（ＳＲＡＭ）セルにフローティングゲートにより
構成される上記Ｅ”ＦＲＯＭセルを組合わせた記憶装置
（ＮＯＶＲＡＭ）等としては、単一電源（Ｖ ｃｃ）た
とえば＋５ｙ電源によって動作するものがあり、このよ
うな装置においては、消去／書込みを行うための高電圧
たとえば２０〜２５Ｖは装置内蔵の昇圧回路によって発
生させられる。しかしながら、電源電圧ＶＣＣが十分高
くなく、たとえば３．５Ｖ以下においても昇圧回路等の
制御回路部およびアドレス部が誤動作して誤消去もしく
は誤書込みが行われることがあり、つまり、電源電圧Ｖ
ｃｃのオン、オフ時には誤消去もしくは誤書込みが行わ
れることがある。このような誤消去もしくは誤書込みを
防止するために、電源電圧センス回路が設けられてあり
、これにより、電源電圧ＶＣＣが所定値たとえば３．５
〜４．０Ｖ以上になったときのみに昇圧回路等の制御回
路部の動作が可能となるようにしている。
第２図を参照してＥ”ＦＲＯＭの一例を説明すると、１
はメモリセルＣＬが各ワードＨｗ４、ビット線（データ
線）Ｂ、およびプログラム線ＰＪの交差点に設けられた
メモリセルアレイである。２はＸアドレス信号Ａ＝
（ｉ＝ｏ−ｎ）を受信するアドレスバッファ、３はＸデ
コーダ、４はＹアドレス信号Ａｌ’ （ｉ＝Ｑ〜ｎ）
を受信するアドレスバッファ、５はＹデコーダ、６はＹ
ゲートである。
はメモリセルＣＬが各ワードＨｗ４、ビット線（データ
線）Ｂ、およびプログラム線ＰＪの交差点に設けられた
メモリセルアレイである。２はＸアドレス信号Ａ＝
（ｉ＝ｏ−ｎ）を受信するアドレスバッファ、３はＸデ
コーダ、４はＹアドレス信号Ａｌ’ （ｉ＝Ｑ〜ｎ）
を受信するアドレスバッファ、５はＹデコーダ、６はＹ
ゲートである。
Ｙゲート６からのデータＤｏはセンスアンプ７および出
力データバッファ８を端子Ｄｏより送出され、入力デー
タＤＩが入力データバソファ／ラフチ９、消去／書込み
制御回路１ｏ、およびチャージポンプ回路１１を介して
供給される。１２ 、１３はチャージポンプである。
力データバッファ８を端子Ｄｏより送出され、入力デー
タＤＩが入力データバソファ／ラフチ９、消去／書込み
制御回路１ｏ、およびチャージポンプ回路１１を介して
供給される。１２ 、１３はチャージポンプである。
１４は続出し／書込み制御回路であって、チアブイネー
ブル信号ｎ、出カイネーブル信号酊、書込みイネーブル
信号同等を受信して動作モードを選択するものである。
ブル信号ｎ、出カイネーブル信号酊、書込みイネーブル
信号同等を受信して動作モードを選択するものである。
また、単一の電源電圧ＶＣＣは電源電圧センス回路１５
を介して読出し／書込み制御回路１４に供給されており
、これにより、電源電圧Ｖｃｃは所定値たとえば３．５
Ｖ以上のときにのみ記憶装置１が動作するようになって
いる。
を介して読出し／書込み制御回路１４に供給されており
、これにより、電源電圧Ｖｃｃは所定値たとえば３．５
Ｖ以上のときにのみ記憶装置１が動作するようになって
いる。
１６は消去／書込み動作時に動作するクロック発生回路
、１７は昇圧回路、１８は遅延回路である。つまり、昇
圧回路１７の高電圧ｖｐｐは遅延回路１８を介して各チ
ャージポンプ回路２１ 、２２ 、２３に供給される。
、１７は昇圧回路、１８は遅延回路である。つまり、昇
圧回路１７の高電圧ｖｐｐは遅延回路１８を介して各チ
ャージポンプ回路２１ 、２２ 、２３に供給される。
なお、第２図の回路において、消去動作（データ“ｌ”
の書き込み）を行うときには、ワード線ＷＬ１、および
プログラム線Ｐ、に高電圧たとえば２０〜２５Ｖが印加
され、データ“０”の書き込み動作では、ワード線ＷＬ
、およびビット線ＢＬ。
の書き込み）を行うときには、ワード線ＷＬ１、および
プログラム線Ｐ、に高電圧たとえば２０〜２５Ｖが印加
され、データ“０”の書き込み動作では、ワード線ＷＬ
、およびビット線ＢＬ。
に高電圧が印加され、続出し動作時はワード線ＷＬ、お
よびプログラムｖＡＰ ｊにある所定の電圧（０ν〜Ｖ
ｃｃ）が印加される。
よびプログラムｖＡＰ ｊにある所定の電圧（０ν〜Ｖ
ｃｃ）が印加される。
従来の電源電圧センス回路は、第３図、第４図に示すよ
うに、Ｎ１１０Ｓ回路によって構成されていた。
うに、Ｎ１１０Ｓ回路によって構成されていた。
たとえば、第３図においては、分圧回路としてのデプレ
ッション形トランジスタＱ、およびＱ、ｔと、フィード
バック手段としてのデプレッション形トランジスタＱ１
３と、インバータＩＮＶ、、としてのデプレッション形
トランジスタＱ１．およびエンハンスメント形トランジ
スタＱＩ、と、インバータＩＮＶ＋ｚとしてのデプレッ
ション形トランジスタＱＩ６およびエンハンスメント形
トランジスタＱＩｆｆが示されている。第３図の回路に
おいて、電源電圧ＶＣＣがＯＶから上昇すると、ノード
Ｎ１１の電位も上昇する。この結果、ノードＮ、の電位
がインバータＩＮＶ、、のトリップポイントを越えると
、ノードＮ、２の電位がローレベルからハイレベルとナ
リ、従って、トランジスタＱ＋３のゲート電位がハイレ
ベルとなるので、トランジスタＱ１．によって充電され
てノードＮ Ｉ ＋の電位は急速に上昇し、それに伴な
い、ノードＮ、□の電位も急速に上昇する。電＃電圧Ｖ
ｃｃが５Ｖから低下した場合には、上述の動作と同様に
、ノードＮ、の電位がインバータＩＮＶ、。
ッション形トランジスタＱ、およびＱ、ｔと、フィード
バック手段としてのデプレッション形トランジスタＱ１
３と、インバータＩＮＶ、、としてのデプレッション形
トランジスタＱ１．およびエンハンスメント形トランジ
スタＱＩ、と、インバータＩＮＶ＋ｚとしてのデプレッ
ション形トランジスタＱＩ６およびエンハンスメント形
トランジスタＱＩｆｆが示されている。第３図の回路に
おいて、電源電圧ＶＣＣがＯＶから上昇すると、ノード
Ｎ１１の電位も上昇する。この結果、ノードＮ、の電位
がインバータＩＮＶ、、のトリップポイントを越えると
、ノードＮ、２の電位がローレベルからハイレベルとナ
リ、従って、トランジスタＱ＋３のゲート電位がハイレ
ベルとなるので、トランジスタＱ１．によって充電され
てノードＮ Ｉ ＋の電位は急速に上昇し、それに伴な
い、ノードＮ、□の電位も急速に上昇する。電＃電圧Ｖ
ｃｃが５Ｖから低下した場合には、上述の動作と同様に
、ノードＮ、の電位がインバータＩＮＶ、。
のトリップポイント以下になると、ノードＮ、２の電位
は低下する。このようにして、電源電圧ＶＣＣの所定値
たとえば３．５■がインバータＩＮＶ、、のトリップポ
イントを相当するようにトランジスタＱ１１、 Ｑ１
０を設計しておけば、第３図の回路は電源電圧センス回
路の役目を十分に発揮できる。
は低下する。このようにして、電源電圧ＶＣＣの所定値
たとえば３．５■がインバータＩＮＶ、、のトリップポ
イントを相当するようにトランジスタＱ１１、 Ｑ１
０を設計しておけば、第３図の回路は電源電圧センス回
路の役目を十分に発揮できる。
また、第４図では、第３図の回路に対して、インバータ
ＩＮＶ、３ としてのデプレッション形トランジスタＱ
ｕｅおよびエンハンスメント形トランジスタＱ１９を付
加し、また分圧回路としてはエンハンスメント形トラン
ジスタＱ＋＋ ′Ｉ Ｑ１０ ’を用いてあり、従って
、出力ＯＵＴの位相は第３図の場合と反対であるが、電
源電圧Ｖｃｃの所定値たとえば３．５ＶがインバータＩ
ＮＶ、ｊのトリップポイントに相当するようにトランジ
スタＱ、、 ′、Ｑ、！’を設計しておけば、第４図の
回路も電源電圧センス回路の役目を十分発揮できる。
ＩＮＶ、３ としてのデプレッション形トランジスタＱ
ｕｅおよびエンハンスメント形トランジスタＱ１９を付
加し、また分圧回路としてはエンハンスメント形トラン
ジスタＱ＋＋ ′Ｉ Ｑ１０ ’を用いてあり、従って
、出力ＯＵＴの位相は第３図の場合と反対であるが、電
源電圧Ｖｃｃの所定値たとえば３．５ＶがインバータＩ
ＮＶ、ｊのトリップポイントに相当するようにトランジ
スタＱ、、 ′、Ｑ、！’を設計しておけば、第４図の
回路も電源電圧センス回路の役目を十分発揮できる。
発明が解決しようとする問題点
しかしながら、第３図、第４図において、初段の分圧回
路はいずれも抵抗分割回路であり、従って、初段には直
流電流が必ず流れるので、−Ｃにスタンバイ電流が１μ
Ａ以下であるＣＭＯＳ型（広くは、ＣＭＩＳ型）のＥ”
ＦＲＯＭ等の不揮発性半導体記憶装置に第３図の電源電
圧センス回路を通用することはできない。
路はいずれも抵抗分割回路であり、従って、初段には直
流電流が必ず流れるので、−Ｃにスタンバイ電流が１μ
Ａ以下であるＣＭＯＳ型（広くは、ＣＭＩＳ型）のＥ”
ＦＲＯＭ等の不揮発性半導体記憶装置に第３図の電源電
圧センス回路を通用することはできない。
問題点を解決するための手段
本発明の目的は、ＣＦＩＯ５型の不１１発性半導体記憶
装置に適した電源電圧センス回路を提供することにあり
、その手段は、第１．第２の電源端子と、第１の電源端
子と第１のノードとの間に接続されたドレイン−ゲート
結合の第１のＮチャネルエンハンスメント形トランジス
タと、第１のノードに接続されたＣｌｌｌ５型インバー
タと、インバータの出力である第２のノードにゲートが
接続され、第１のノードにドレインが接続され、第２の
ｔｆＸ端子にソースが接続された第２のＮチャネルエン
ハンスメント形トランジスタと、第２のノードにゲート
が接続され、第１の電源端子にドレインが接続され、第
１のノードにソースが接続されたＰチャネルトランジス
タとを具備する電源電圧センス回路によって達成される
。
装置に適した電源電圧センス回路を提供することにあり
、その手段は、第１．第２の電源端子と、第１の電源端
子と第１のノードとの間に接続されたドレイン−ゲート
結合の第１のＮチャネルエンハンスメント形トランジス
タと、第１のノードに接続されたＣｌｌｌ５型インバー
タと、インバータの出力である第２のノードにゲートが
接続され、第１のノードにドレインが接続され、第２の
ｔｆＸ端子にソースが接続された第２のＮチャネルエン
ハンスメント形トランジスタと、第２のノードにゲート
が接続され、第１の電源端子にドレインが接続され、第
１のノードにソースが接続されたＰチャネルトランジス
タとを具備する電源電圧センス回路によって達成される
。
作用
上述の構成によれば、直流電流はほとんど流れない。
実施例
第１図は本発明に係る電源電圧センス回路の一実施例を
示す回路図である。第１図において、Ｖｃｃ電源端子と
ノードＮ、との間にはＮチャネルエンハンスメント型ト
ランジスタＱ、が接続されている。トランジスタＱ１に
おいては、ドレイン−ゲートが結合されており、つまり
、トランジスタＱ１はダイオードとして作用する。また
、ノードＮ１とＧＮＤ電源端子との間にはＮチャネルエ
ンハンスメント形トランジスタＱ２が接続され、■ｃｃ
電源端子とノードＮ、との間にはＰチャネルエンハンス
メント形トランジスタＱ３が接続されている。これらの
トランジスタＱＺ 、Ｑ３は共にインバータＩＮＶの
出力ＯＵＴすなわちノードＮｚの電位によって共通制御
されている。
示す回路図である。第１図において、Ｖｃｃ電源端子と
ノードＮ、との間にはＮチャネルエンハンスメント型ト
ランジスタＱ、が接続されている。トランジスタＱ１に
おいては、ドレイン−ゲートが結合されており、つまり
、トランジスタＱ１はダイオードとして作用する。また
、ノードＮ１とＧＮＤ電源端子との間にはＮチャネルエ
ンハンスメント形トランジスタＱ２が接続され、■ｃｃ
電源端子とノードＮ、との間にはＰチャネルエンハンス
メント形トランジスタＱ３が接続されている。これらの
トランジスタＱＺ 、Ｑ３は共にインバータＩＮＶの
出力ＯＵＴすなわちノードＮｚの電位によって共通制御
されている。
インバータＩＮＶはＰチャネルトランジスタＱ４１Ｑ、
およびＮチャネルトランジスタＱｂ 、Ｑｙにより構
成されている。なお、この場合、インバータＩＮＶ、は
シュミットトリガ回路であって、入力電位の上昇時トリ
ップポイントは下降時のトリップポイントより高くなっ
ている。
およびＮチャネルトランジスタＱｂ 、Ｑｙにより構
成されている。なお、この場合、インバータＩＮＶ、は
シュミットトリガ回路であって、入力電位の上昇時トリ
ップポイントは下降時のトリップポイントより高くなっ
ている。
このように、第１図の回路構成においては、定常時には
直流電流の経路は形成されておらず、従って、ＣＭＯＳ
型の不揮発性半導体記憶装置に適用できる。
直流電流の経路は形成されておらず、従って、ＣＭＯＳ
型の不揮発性半導体記憶装置に適用できる。
第１図の回路動作を第５図のタイミングを参照して説明
する。時刻Ｌ０にて、電源電圧Ｖｃｃが０■から上昇す
ると、ノードＮ、の電位はトランジスタＱ＋ 、Ｑｚ
、Ｑ：ｌによって定める抵抗分割比に応じて上昇す
る。同時に、インバータＩＮＶのトランジスタＱｈ
、Ｑ？はオフ状態にあるので、ノードＮ２の電位もまた
電ａ電圧Ｖｃｃに追随して上昇する。この結果、時刻ｔ
１においてノードＮ。
する。時刻Ｌ０にて、電源電圧Ｖｃｃが０■から上昇す
ると、ノードＮ、の電位はトランジスタＱ＋ 、Ｑｚ
、Ｑ：ｌによって定める抵抗分割比に応じて上昇す
る。同時に、インバータＩＮＶのトランジスタＱｈ
、Ｑ？はオフ状態にあるので、ノードＮ２の電位もまた
電ａ電圧Ｖｃｃに追随して上昇する。この結果、時刻ｔ
１においてノードＮ。
の電位がインバータＩＮＶの上昇時のトリップポイント
Ｖｐｌを超えると、トランジスタＱ８．Ｑ？がオン状態
となり、ノードＮ２の電位は下降する。
Ｖｐｌを超えると、トランジスタＱ８．Ｑ？がオン状態
となり、ノードＮ２の電位は下降する。
この場合、トランジスタＱｚ 、Ｑ３にフィードバッ
クがかかり、この結果、トランジスタＱ２のオフ状態、
他方、トランジスタＱ、はオン状態となるので、トラン
ジスタＱ＋ 、Ｑ２ 、Ｑｓにおける直流電流は完全
にカットオフされる。この結果、ノードＮ１の電位はＰ
チャンネルトランジスタＱ。
クがかかり、この結果、トランジスタＱ２のオフ状態、
他方、トランジスタＱ、はオン状態となるので、トラン
ジスタＱ＋ 、Ｑ２ 、Ｑｓにおける直流電流は完全
にカットオフされる。この結果、ノードＮ１の電位はＰ
チャンネルトランジスタＱ。
のオンに応じてＶｃｃに追随して急上昇し、その分、ノ
ードＮ２の電位はＧＮＤ レベルに急下降する。
ードＮ２の電位はＧＮＤ レベルに急下降する。
このように、電源電圧Ｖｃｃが上昇して所定値たとえば
４． ＯＶに到達するまでは、出力ＯＵＴの電位はＶｃ
ｃと共に上昇するが、電＃電圧ＶＣＣが４．０■を超え
ると、フィードバックがかかってただちに出力ＯＵＴの
電位はＧＮＤレベルとなる。
４． ＯＶに到達するまでは、出力ＯＵＴの電位はＶｃ
ｃと共に上昇するが、電＃電圧ＶＣＣが４．０■を超え
ると、フィードバックがかかってただちに出力ＯＵＴの
電位はＧＮＤレベルとなる。
次に、電源電圧Ｖｃｃが規定の値５Ｖから下降した場合
について説明する。この場合、時刻ｔ２にて、ノードＮ
１の電位がインパークＴＮＶの下降時のトリップポイン
トＶρ２以下となると、トランジスタＱ、、Ｑ、がオン
状態となり、ノードＮ２の電位は上昇する。この場合に
も、トランジスタＱＺ ＩＯ２にフィードバックがかか
り、この結果、トランジスタＱ２がオン状態、他方、ト
ランジスタＱ３はオフ状態になり、ノードＮ、の電位は
急速に下降し、その分、ノードＮ２の電位はＶＣＣレベ
ルに急上昇し、その後、ＶＣＣレベルと共に下降するこ
とになる。
について説明する。この場合、時刻ｔ２にて、ノードＮ
１の電位がインパークＴＮＶの下降時のトリップポイン
トＶρ２以下となると、トランジスタＱ、、Ｑ、がオン
状態となり、ノードＮ２の電位は上昇する。この場合に
も、トランジスタＱＺ ＩＯ２にフィードバックがかか
り、この結果、トランジスタＱ２がオン状態、他方、ト
ランジスタＱ３はオフ状態になり、ノードＮ、の電位は
急速に下降し、その分、ノードＮ２の電位はＶＣＣレベ
ルに急上昇し、その後、ＶＣＣレベルと共に下降するこ
とになる。
このように、電源電圧ＶＣＣが下降してたとえば３．５
■に到達するまでは出力ＯＵＴの電位はＧＮＤ レベル
を保持するが、電源電圧ＶＣＣが３．５Ｖ以下になると
、出力ＯＵＴ １７）電位はＶｃｃレベルとなる。
■に到達するまでは出力ＯＵＴの電位はＧＮＤ レベル
を保持するが、電源電圧ＶＣＣが３．５Ｖ以下になると
、出力ＯＵＴ １７）電位はＶｃｃレベルとなる。
発明の詳細
な説明したように本発明によれば、直流電流は、を源電
圧が低いレベルのときのみに初段の回路に若干流れるが
、電源電圧が正常な値のときには直流電流は完全にカン
トオフされるので、スタンバイ電流が１μＡ以下である
ＣＭＯＳ型の不揮発性半導体記憶装置に適用できる。
圧が低いレベルのときのみに初段の回路に若干流れるが
、電源電圧が正常な値のときには直流電流は完全にカン
トオフされるので、スタンバイ電流が１μＡ以下である
ＣＭＯＳ型の不揮発性半導体記憶装置に適用できる。
第１図は本発明に係る電源電圧センス回路の一実施例を
示す回路図、第２図は電源電圧センス回路を含むＥ”Ｆ
ＲＯＭを示すブロック回路図、第３図。 第４図は従来の電源電圧センス回路を示す回路図第５図
は第１図の回路動作を説明するタイミング図である。 Ｑ、、Ｑ！・・・Ｎチャネルエンハンスメント型トラン
ジスタ、 Ｑ３・・・Ｐチャネルトランジスタ、 Ｑ４．Ｑ？・・・インバータ、 Ｎ１ ・・・第１のノード、 Ｎ、・・・第２のノード、 ＶＣＣ・・・第１の電源端子（電圧）、ＧＮＤ・・・第
２の電源端子（電圧）。 第３図 ＧＮＤ ωＯＧＮＯＩＮＶ＋Ｉ
ＩＮＶ＋２ 第４図 ＩＮＶ＋３ １ＮＶ
ＩＩ ＩＮＶＩ２第５図
示す回路図、第２図は電源電圧センス回路を含むＥ”Ｆ
ＲＯＭを示すブロック回路図、第３図。 第４図は従来の電源電圧センス回路を示す回路図第５図
は第１図の回路動作を説明するタイミング図である。 Ｑ、、Ｑ！・・・Ｎチャネルエンハンスメント型トラン
ジスタ、 Ｑ３・・・Ｐチャネルトランジスタ、 Ｑ４．Ｑ？・・・インバータ、 Ｎ１ ・・・第１のノード、 Ｎ、・・・第２のノード、 ＶＣＣ・・・第１の電源端子（電圧）、ＧＮＤ・・・第
２の電源端子（電圧）。 第３図 ＧＮＤ ωＯＧＮＯＩＮＶ＋Ｉ
ＩＮＶ＋２ 第４図 ＩＮＶ＋３ １ＮＶ
ＩＩ ＩＮＶＩ２第５図
Claims (1)
- 【特許請求の範囲】 １、第１、第２の電源端子（Ｖｃｃ、ＧＮＤ）と、第１
の電源端子と第１のノード（Ｎ＿１）との間に接続され
たドレイン−ゲート結合の第１のＮチャネルエンハンス
メント形トランジスタ（Ｑ＿１）と、該第１のノードに
接続されたＣＭＩＳ型インバータ（ＩＮＶ）と、該イン
バータの出力である第２のノード（Ｎ＿２）にゲートが
接続され、前記第１のノードにドレインが接続され、前
記第２の電源端子にソースが接続された第２のＮチャネ
ルエンハンスメント形トランジスタ（Ｑ＿２）と、前記
第２のノードにゲートが接続され、前記第１の電源端子
にドレインが接続され、前記第１のノードにソースが接
続されたＰチャネルトランジスタ（Ｑ＿３）とを具備す
る電源電圧センス回路。 ２、前記インバータがシュミットトリガ回路である特許
請求の範囲第１項に記載の電源電圧センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237433A JPS61117800A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237433A JPS61117800A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117800A true JPS61117800A (ja) | 1986-06-05 |
Family
ID=17015283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237433A Pending JPS61117800A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238963B1 (ko) * | 1996-10-09 | 2000-03-02 | 윤종용 | 반도체 메모리 장치의 리페어 회로 |
-
1984
- 1984-11-13 JP JP59237433A patent/JPS61117800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238963B1 (ko) * | 1996-10-09 | 2000-03-02 | 윤종용 | 반도체 메모리 장치의 리페어 회로 |
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