KR910001531B1 - 반도체 불휘발성 메모리장치 - Google Patents

반도체 불휘발성 메모리장치 Download PDF

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KR910001531B1
KR910001531B1 KR1019870004166A KR870004166A KR910001531B1 KR 910001531 B1 KR910001531 B1 KR 910001531B1 KR 1019870004166 A KR1019870004166 A KR 1019870004166A KR 870004166 A KR870004166 A KR 870004166A KR 910001531 B1 KR910001531 B1 KR 910001531B1
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Abstract

내용 없음.

Description

반도체 불휘발성 메모리장치
제1도는 본 발명의 바람직한 실시예에 따른 반도체 불휘발성 메모리장치의 기본구조의 블록도.
제2도는 제1도의 장치의 상세한 배치도.
제3도는 제1도의 장치에 있어 NVRAM 셀 EEPROM 구조의 회로도.
제4도는 제1도의 장치에 있어 VCC 전압 센스 회로, 기억/재호출 및 전원 스프링 제어회로의 회로도.
제5도 및 제6도는 재호출 펄스 및 기억펄스의 발생을 나타내는 선(line) 다이아그램을 각각 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 불휘발성 메모리장치 200 : 전원 백업 콘덴서
13 : 센스 회로 14 : 스위치-오버 제어회로.
본 발명은 반도체 불휘발성 메모리장치에 관한 것이다. 특히 본 발명은 휘발성 메모리 예를 들어 스태틱 랜덤 억세스 메모리(SRAM) 또는 다이나믹 랜덤 억세스 메모리(DRAM) 및 전기적으로 소거 가능하며 프로그램 가능한 판독전용 메모리(EEPROM 또는 E2PROM)가 일대일 성분으로 결합된, 불휘발성 RAM(NVRAM)의 형태로 된 메모리장치에 관한 것이다.
일반적으로 NVRAM의 메모지 셀 어레이는 SRAM 셀과 EEPROM 셀이 결합된 다수의 메모리 셀 유니트로 구성되며, 전원이 오프되기 전에 SRAM의 내용이 EEPROM 셀에 전송되어 장치를 불휘발성으로 만든다.
즉, 전원이 온될때 SRAM은 종래 SRAM처럼 판독/기입동작을 수행하며, 전원이 오프되기 전에 SRAM에 있는 데이타는 EEPROM에 기입되며, 불휘발성 특징을 이용하여 데이타는 전원이 오프인 동안 그안에 유지된다. 전원이 다시 온될때 EEPROM에 있는 데이타는 SRAM에 재호출되며 종래 판독/기입동작이 수행된다.
그러한 현재 사용되는 NVRAM을 제어하기 위하여 다음 방법이 이용된다.
예를 들어, 2종류의 신호 즉, 기억신호
Figure kpo00001
(반전된 ST) 및 재호출 신호
Figure kpo00002
(반전된 RC)가 사용되고, 기억신호(
Figure kpo00003
)가 로우레벨로 떨어질 때, SRAM의 내용은 EEPROM으로 전송된다. 반대로 재호출 신호 (
Figure kpo00004
)가 로우레벨로 떨어질 때, EEPROM의 내용은 SRAM으로 전송된다.
상술한 기억신호 모드 또는 재호출 모드를 실현하기 위해 불휘발성 인에이블 신호
Figure kpo00005
(반전된 NE)가 기입 인에이블 신호
Figure kpo00006
(반전된 WE), 칩 인에이블 신호
Figure kpo00007
(반전된 CE) 및 출력 인에이블 신호
Figure kpo00008
(반전된 OE)사이에 결합되며, 이러한 과정을 위해 제어핀이 사용되어야 한다.
본 발명의 목적은 기억동작의 제어를 위해 특정 제어신호의 사용을 불필요하게 하는 개선된 반도체 불휘발성 메모리장치를 제공하는데 있다.
그러므로 본 발명에 따르면, 다수의 불휘발성 메모리 셀과 다수의 휘발성 메모리 셀을 가지는 메모리 셀어레이부(30), 전원전압을 수신하는 제1단자(11), 보조전원전압을 수신하는 제2단자, 제1단자에 접속되어, 전원전압이 제1소정전압보다 클 경우 제1제어신호를 발생하며, 전원전압이 제2소정전압보다 작을 경우 제2제어신호를 발생하는 센스 회로수단(13), 상기 센스 회로수단과 상기 메모리 셀 어레이부에 접속되어, 상기 제1제어신호에 응답하여 불휘발성 메모리에서 휘발성 메모리 셀 까지의 데이타 전송을 제어하며 상기 제2제어신호에 응답하여 휘발성 메모리 셀에서 불휘발성 메모리 셀 까지의 데이타 전송을 제어하는 제어회로수단(14), 및 상기 제1 및 제2단자와 상기 메모리 셀 어레이부에 접속되어, 제2제어신호에 응답하여 전원전압대신에 보조전원전압을 상기 메모리 셀 어레이부에 공급자는 스위칭 수단(21, 22, 24)으로 구성되는 반도체 불휘발성 메모리장치를 제공한다.
본 발명의 실시예에 따른 반도체 불휘발성 메모리장치의 기본구조가 제1도에 도시된다. 제1도의 장치는 반도체 불휘발성 메모리장치(100), 전원 백업 콘덴서(200), N채널 MOS 트랜지스터(21, 22 및 24), 포지티브측 전원 전위레벨(Vcc), 보조전원(AUX), 포지티브측 전원용 핀 단자(11), 보조전원용 핀 단자(12), 공통전원 또는 내부전원용 노우드(23), 포지티브측 전원 전위레벨(VCC)를 검지하기 위한 센스 회로(13) 및 기억/재호출 신호를 발생하고 트랜지스터(22)를 제어하기 위한 스위칭 제어회로(14)를 포함한다. 스위치-오버 제어회로(14)의 출력, 즉 기억신호 또는 재호출신호는 메모리부분(30)에 송신된다. 반도체 불휘발성 메모리장치(100)는 어드레스 신호(A±…A1,Am,An)를 수신하는 어드레스 입력 핀 단자(101∼10n) ; 네가티브측 전원 전위레벨(Vss)를 수신하는 핀 단자(41); 입력/출력데이타(I/O(1)…I/O(k))를 수신하는 데이타 입력/출력 핀 단자(111∼11k) ; 및 칩선택신호
Figure kpo00009
([그림])를 수신하는 핀 단자(43), 핀 단자(11, 12)와는 달리 기입 인에이블 신호 (
Figure kpo00010
)를 수신하는 핀 단자(42)를 포함한다. 배터리(201)는 트랜지스터(24)가 단자(11, 12)사이에 연결되지 않을 때 콘덴서(200) 대신에 핀 단자(11, 12)에 연결된다.
제1도에 도시한 장치의 배치는 제2도에 상세히 도시된다.
제1도 및 제2도의 장치에 있어서, 정상동작일때 포지티브측 전원 전위(Vcc)는 포지티브측 전원으로서 핀 단자(11)에 적용된다. 포지티브측 전원 전위레벨(Vcc)은 내부전원(Vcc)으로서 다이오드 연결된 트랜지스터(21)를 통해 메모리부분(30)에 적용되며, 게다라 트랜지스터(24)와 보조전원 핀 단자(12)를 통해 백업콘덴서(200)에 연결되며, 전압 (Vcc) 또한 핀 단자(11)로부터 센스 회로(13)에 제공된다. 정상상태에서, 전압은 내부전원으로부터 반도체 불휘발성 메모리장치 각 점에 제공되어 장치는 정상 판독/기입동작을 수행할 수 있다. 정상상태동안, 트랜지스터(22)를 차단하기 위한 신호는 기억/재호출 및 전원 스위칭 제어회로(14)로부터 송신되며, 전원 백업 콘덴서(200)는 트랜지스터(24)를 통해 충전된다.
전원이 오프되고, 포지티브측 전원 전위레벨(Vcc) 예를 들어 4.5 내지 5볼트가 3볼트에서 2볼트로 감소될 때, 변화는 포지티브측 전원의 Vcc전압 센스 회로(13)에서 즉시 검출되며, 그 다음 기억/재호출 및 전원 스위칭 제어회로(14)는 기억신호(ST)를 출력하여 EEPROM에 SRAM의 내용을 전송한다. 동시에, 트랜지스터(22)는 온되며, 콘덴서(200)로부터의 전위레벨(VAUX)의 전압(대략 4.5 내지 5볼트)은 내부전원으로서 노우드(23)에 제공되며, 그래서 기억동작을 백업한다. 전압(Vcc)이 감소함에 따라 트랜지스터(21, 24)는 오프된다. 기억신호에 응답하여 기입 고전압(VHH)이 발생되며 기억동작이 수행된다.
전원이 온될때 전원 백업 콘덴서(200)의 전위레벨(VAUX)은 초기에 0볼트이며 포지티브측 전원 전위레벨(VCC) 또한 0볼트이다. 그 다음 이 전위레벨은 점점 상승하여 전위레벨이 3볼트에서 4볼트에 이르렀을때 포지티브측 전원 전위레벨(Vcc) 센스 회로(13)는 재호출신호를 출력하여 EEPROM의 내용을 SRAM에 전송한다. 전송은 포지티브측 전원 전위레벨(Vcc)이 4.5볼트에 이르는 시간까지 완료될 것이다.
전원 백업 콘덴서의 정전용량은 다음과 같이 결정된다. 트랜지스터(22)는 오프되고 트랜지스터(21, 24)는 온된다. 그다음 재호출 신호에 응답하여 하기의 트랜지스터(T5)는 온되며, 재호출 동작을 수행하도록 전압(Vc1및 Vc2)이 소정 순서대로 적용된다. 기억동작에 10ms가 소요된다고 가정할때 기억동작은 전원 백업콘덴서의 전위레벨이 4.5볼트에서 4볼트로 감소되는 시간 동안 완료되며, 게다가 기억동작에 필요한 전류가 10밀리암페어라고 가정하면, 관계식에 의해 Q=CV=iT, 이때 i는 기억전류, T는 기억시간을 나타내며, 콘덴서(201)의 정전용량(C)은
Figure kpo00011
이 된다.
상술한 10밀리암페어의 전류는 추정치이며, 실제로는 1밀리암페어의 전류이면 충분하다. 20마이크로패럿의 정전용량을 갖는 콘덴서로 상기 동작을 수행할 수 있으나, 100마이크로패럿의 정전용량을 갖는 콘덴서는 모든 필요한 동작을 수행할 수 있다는 것에 주의하라. 상술한 예에서, 콘덴서(200)는 핀(12)에 연결된다. 콘덴서(200) 대신에 리튬 배터리(201)가 그것에 연결될 수 있다. 이 경우에 콘덴서(200)를 충전하기 위해 그것에 트랜지스터(24)를 연결할 필요가 없다.
제1도의 장치에 있는 SRAM 및 EEPROM의 구조가 제2도에 도시된다. 제2도에서, 메모리부분(30)은 동작모드 선택 제어회로(301), 부스터 회로(302), 타이머(303), 비트선 부하제어회로(304), 메모리 셀 어레이(305), 디코더(306), 어드레스 버퍼(307), 디코더(308), 어드레스(309), 출력/입력버퍼(310), 센스증폭기/인력버퍼(311) 및 열 게이트(312)를 포함한다.
제3도에 도시한 것처럼, SRAM 셀(41)은 2P-채널형 MOS 트랜지스터(T1, T2), 2N-채널형 MOS 트랜지스터(T3, T4) 및 2N-채널 MOS 트랜지스터(TW1,TW2)를 포함하는 플립-플롭으로 구성된다. BL과
Figure kpo00012
는 비트선을 표시하며, WL과
Figure kpo00013
은 워드선을 표시한다.
EEPROM 셀(51) 즉, 불휘발성 메모리 셀은 플로팅게이트(FG)를 가진 단일 MOS 트랜지스터(T6)로 구성된다. MOS 트랜지스터(T5)는 재호출 동작에 사용되며, 재호출 신호느 그것외 게이트에 공급된다. 기억회로(52)는 데이타 기억용회로이며, 기억동작 동안 노우드(Nl, N2)의 "H" 또는 "L"레벨에 응답하여 트랜지스터(T6)의 플로팅 게이트(FG)에 포지티브 또는 네가티브 전하를 주입한다. 따라서 불휘발성 메모리 셀트랜지스터(T6)에 데이타 기입은 기억회로(52)로부터 전하를 플로팅 게이트(FG)에 주입함에 의해 수행된다. 그러므로 트랜지스터(T6)의 드레시홀드 레벨은 충전되며, SRAM(41)의 플립-플롭 회로의 상태에 따라 트랜지스터(T6)는 온 또는 오프된다.
SRAM의 회로에서, 개별전원(Vc1,Vc2)이 재호출 동작을 위해 제공된다. 트랜지스터(T5)를 온함에 따라, 전압(Vc1,Vc2)에 적용된 타이밍은 재호출 동작을 수행하도록 연기된다.
제2도에 도시한 Vcc 전압 센스 회로(13), 기억/재호출 및 전원 전환 제어회로(14)의 구조가 제4도에 상세히 도시된다. 제4도의 회로에 있는 전압(Vl, V2, V3)의 파형예가 제5도 및 제6도에 도시된다.
제4도에서, 외부 포지티브측 전원전압(Vcc)이 핀(11)을 통해 공핍 트랜지스터(T11, T13)에 가해진다.
또한 T12 및 T14는 공핍형 트랜지스터이다. T11 및 T12의 직렬연결된 회로와 T13 및 T14의 직렬연결된 분배기회로를 각각 형성한다. T11 및 T12의 컨덕턴스(gm)는 전압(Vcc)이 4V를 초과할때 버퍼(Bll)의 출력이 반전될 수 있는 방식으로 설계된다. 반면에, T13 및 T14의 컨덕턴스(gm)는 전압(Vcc)이 3V 아래로 감소될때 버퍼(B2l)의 출력이 반전될 수 있는 방식으로 설계된다.
전압(Vl)은 버퍼(Bl2)에 공급되며, 버퍼(Bl2)의 출력은 NAND 게이트(G1)에 일측이 보내지고 타측은 반전기(IVll)에 보내져 저항(Rll)을 통해 NAND 게이트(Gl)의 다른 단자에 가해진다. 이때 저항(Rll)과 콘덴서(Cll)의 채배는 재호출 폭을 발생하기 위한 시정수(Cll,Rll)를 발생한다. NAND 게이트(Gl)의 출력은 버퍼(Bl3)에 일측이 보내져 재호출 펄스를 발생하며, 타측은 NAND 게이트(G2)에 보내진다. 그다음 NAND 게이트(G2)의 출력은 반전기(IV12)와 버퍼(B14)를 통해 NAND 게이트(G22)의 제 2 입력인 게이트(G22)에 보내진다.
NAND 게이트(G2)와 반전기 (IV12)는 래치회로를 구성한다. NAND 게이트(G1)의 출력은 H레벨에서 L레벨로 트레일링을 래치하며, 출력은 H레벨에 있다. 그러므로, 전압(Vcc)이 4V에 근접한 후에, 버퍼(Bl4)의 출력 (V4)는 H레벨이 유지된다.
링 발진기(141)는 NAND 게이트(G22), 반전기(IV23, IV24), 저항(R22, R23, R24) 및 콘덴서 (C22, C23, C24)로 구성된다. 링 발진기(141)의 출력은 제3입력으로 게이트(G22)에 귀환된다.
전압(Vcc)이 3V를 능가할 때, 반전기(IV21)의 출력은 L레벨에 있다. 이것 때문에 링 발진기의 궤환루프는 NAND 게이트(G22)에 의해 차단된다. 결과로서, 전압(Vcc)이 정상치에 있는 등안, 전압(Vcc) 0볼트에서 상승할 때, 링 발진기는 발진하지 않는다. 전압(Vcc)이 3볼트 아래로 떨어질 때, 반전기 (IV21)의 출격은 L레벨에서 H레벨로 변한다. 결과로서, 궤환루프는 링 발진기에 연결되어 발진을 시작한다.
링 발진기(141)의 출력은 반전기(IV25)에 보내지며, 반전기(IV25)의 출력은 부스터회로(142)의 제 2입력에 일측이 가해지며, 타측은 반전기(IV26)를 통해 부스터 회로(142)의 제 1입력에 가해진다. 부스터 회로(142)에서, 전압은 3볼트에서 5볼트로 부스트되며 부스터회로(142)의 출력은 전압(Vsx)로서 트랜지스터(22)에 보내진다. 상술한 부스팅의 전제는 VAUX3볼트의 관계식에 기초하는 것이 필요하다
. VSX의 전압이 VAUS이고 AAUX의 치보다 크게 하는 부스팅이 수행될때, 트랜지스터(22)는 완전히 온될 수 있다. 결과로서, 트랜지스터(22)는 온되고 콘덴서(200)의 전압은 VCC로 공급된다.
게이트(G2l)의 출력은 기억펄스로서 동작모드 선택 제어회로(301)에 보내진다.
내부전원(VCC)이 상승할 때 전압(V4)은 링 발진기를 비활성화 하도록 0볼트에서 4볼트로 상승할때까지 로우를 유지하는 방식으로, NAND 게이트(G2)의 제2입력과 반전기 (IV12)의 출력 및 NAND 게이트(G2)의 출력과 반전기(IV12)의 입력은 종속-연결되며, 게다가 저항(Rl2)은 게이트(G2)의 출력에 연결되고, 저항(Rl3)은 반전기 (IV12)의 출력에 연결된다.
제5도에서, 전원이 전위(Pl)에서 온될때, 전압(VCC)은 4볼트의 점(P2)을 통해 0볼트에서 5볼트로 상승하며, 파형은 5볼트의 점(P3 및 P4)에서 평평하다. VC'C의 전압은 4.8볼트를 통해 0볼트에서 4.5볼트로 상승하며, (VCC-VTH)인치 즉, 드레시홀드 전압(VTH)은 포지티브측 전원전압(VCC)로부터 감소된다. VCC의 치는 점(Q2)을 통해 점(Q1)에서 점(Q3)으로 상승을 시작하여 점(Q3 및 Q4)에서 (VCC-VTH)의 치에 이른다. 전압(VCC)이 온될때 전압(VCC)은 전압(VCC)에 응답하며, 전압(V)은 전압(VCC)에 응답한다. 급격한 단계전압(V1)이 발생될때, 대응단계 펄스(V)가 V1의 단계파형을 차단하도록 발생된다. 파형은 점(S0,S1,S2…S6 및 S7)에 의해 추적된다. V1의 발생에 응답하여 재호출/펄스가 발생된다.
제6도에서, 전원이 오프될때 Vcc의 전압은 5볼트에서 0볼트로 강하하며, 대응하여 전압(VCC)은 4.5 내지 4.8볼트에서 X2-점 전압으로 강하하며, 그다음 V3 및 VAUX의 전압과 함께 X3-점에서 4.5 내지 4.8볼트로 상승한다.
네가티브 단계펄스(V2)가 발생되는 경우에, 기억펄스는 점 (Z0 및 Z7)의 세트에 따라 발생된다.
전위레벨(L)이 전위레벨(H)로 상승하고 V4의 전위레벨이 H일때, 링 발진기 (141)는 발진을 시작하여 VSW는 3볼트에서 5볼트로 부스트 된다.
트랜지스터(22)(제1도)의 게이트 전압이 5볼트일때, 전류는 단자 AAUX(12)에서 노우드(23)로 흐르며, 내부전원의 전류가 흐른다.
전압(V3)이 L레벨에서 H레벨로 변하고 전압(V4)이 H레벨에 있을 때, 전원의 전위레벨은 상승하며, 4볼트의 전압에서 전위레벨은 H레벨에 세트된다. 그러므로 전원이 온이고 전압이 3볼트일때, 전위레벨은 로우상태에 있으며 따라서 부스터회로(142)는 부스터링 동작을 수행하지 못한다.
이것들은 제5,6 및 4도에 도시된다. 제6도에서 기억 추적점은 점(ZO 내지 Z7), VCC는 점 (W0 내지 W3), VCC는 점 (X0 내지 X4), V3는 점(Y0 내지 Y4) 및 V2는 점(T0 내지 T7)에 대응한다.

Claims (6)

  1. 반도체 불휘발성 메모리장치에 있어서, 다수의 불휘발성 메모리 셀과 다수의 휘발성 메모리 셀을 가지는 메모리 셀 어레이부(30), 전원전압을 수신하는 제1단자(11), 보조전원전압을 수신하는 제2단자, 제1단자에 접속되어, 전원전압이 제1소정전압보다 클 경우 제1제어신호를 발생하며, 전원전압이 제2소정전압보다 작을 경우 제2제어신호를 발생하는 센스 회로수단(13), 상기 센스 회로수단과 상기 메모리 셀 어레이부에 접속되어, 상기 제1제어신호에 응답하여 불휘발성 메모리에서 휘발성 메모리 셀까지의 데이타 전송을 제어하며 상기 제2제어신호에 응답하여 휘발성 메모리 셀에서 불휘발성 메모리 셀까지의 데이타 전송을 제어하는 제어회로수단(14), 및 상기 제1 및 제 2단자와 상기 메모리 셀 어레이부에 접속되어, 제2제어신호에 응답하여 전원전압대신에 보조전원전압을 상기 메모리 셀 어레이부에 공급하는 스위칭 수단(21, 22, 24)으로 구성되는 것을 특징으로 하는 반도체 불휘발성 메모리장치.
  2. 제1항에 있어서, 제1소정전압은 제2소정전압보다 큰 것을 특징으로 하는 반도체 불휘발성 메모리장치.
  3. 제1항에 있어서, 상기 스위칭 수단은 상기 제1단자와 상기 제2단자 사이에 접속된 제1트랜지스터, 상기 제1단자와 상기 메모리 셀 어레이부 사이에 접속된 제2트랜지스터, 및 상기 제2단자와 상기 메모리셀 어레이부 사이에 접속되어 제2제어신호에 응하여 온되는 제3트랜지스터로 구성되는 것을 특징으로 하는 반도체 불휘발성 메모리장치.
  4. 제3항에 있어서, 상기 제어회로수단은 제 3트랜지스터를 온하도록 부스트(boost) 신호를 발생하기 위하여 제2제어신호에 의하여 작동되는 전압 부스터 회로로 구성되는 것을 특징으로 하는 반도체 불휘발성 메모리장치.
  5. 제 3항에 있어서, 상기, 스위칭 수단은 상기 제 1단자와 상기 메모리 셀 어레이부 사이에 접속된 제 1트랜지스터, 상기 제2단자와 상기 메모리 셀 어레이부 사이에 접속된 단자 제2트랜지스터로 구성되고, 상기 제2트랜지스터는 제2제어신호에 응답하여 온되는 것을 특징으로 하는 반도체 불휘발성 메모리장치.
  6. 제5항에 있어서, 상기 제어회로수단은 제2트랜지스터를 온하기 위하여 부스트 신호를 발생하도록 제2제어신호에 의하여 작동되는 전압 부스터 회로로 구성되는 것을 특징으로 하는 반도체 불휘발성 메모리장치.
KR1019870004166A 1986-04-30 1987-04-29 반도체 불휘발성 메모리장치 KR910001531B1 (ko)

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