JPS60185298A - 不揮発性ランダムアクセスメモリ装置 - Google Patents
不揮発性ランダムアクセスメモリ装置Info
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- JPS60185298A JPS60185298A JP59038831A JP3883184A JPS60185298A JP S60185298 A JPS60185298 A JP S60185298A JP 59038831 A JP59038831 A JP 59038831A JP 3883184 A JP3883184 A JP 3883184A JP S60185298 A JPS60185298 A JP S60185298A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置に関し１
％に揮発性スタティックメモリセルとゲートが７０−テ
ィング状態にされたトランジスタとを組合せることによ
り構成された不揮発性ランダムアクセスメモリ装置に関
する。 技術の背景 最近、スタティック形ランダムアクセスメモリ装置にお
いて、揮発性メモリセルに７０一テインググート回路素
子を組合せることにより不揮発性メモリセルを作成し、
これを用いて不揮発性メモ’Ｊｌｆｆｋを構成すること
が行われている。このようなスタティックランダムアク
セスメモリ装置においては、各メモリセルの回路構成が
複雑になり各メモリセルの大きさが大きくなったり歩留
りが減少する傾向条こある。このような傾向はメモリ装
置の信頼性および集積度の低下を招くので１回路構成の
工夫によって、その改善が望まれる。 従来技術と問題点 第１図には、従来形の不揮発性スタティックランダムア
クセスメモリ装置に用いられるメモリセルが示される。 このメモリセルは、ＭＩＳ（金属−絶縁物一半導体）ト
ランジスタＱｌ、 Ｑ２． Ｑ３およびＱ４ を具備す
る揮発性スタティックメモリセル部ｌ、および７０−テ
イングゲートヲ有するＭＩＳ）ランジスタＱ６ 等を含
む不揮発性メモリセル部２によって構成される。このメ
モリセルは１ピツトのデータを記憶する。不揮発性メモ
リセル部２はトランジスタＱ６ の他にＭ、 Ｉ Ｓ
）ランジスタロ５．トンネルキヤパシタＴＣ１およびＴ
ｅ３、キャパシタモジュールＣＭ、；、およびキャパシ
タＣ１およびＣ２を具備する。なお電極間に電圧を印加
するとトンネル効果を生ずるキャパシタをトンネルキャ
パシタと言う。 第１図の回路において、揮発性スタティックメモリセル
部１は通常の揮発性スタティックランダムアクセスメモ
リ装置に用いられているものと同じフリップ７０ツブ形
の構成である。該スタティックメモリセル部ｌはノード
Ｎ、およびＮ２ に接続されたトランスファゲート用ト
ランジスタを介してデータの書き込みおよび読み出しが
行わイする。 不揮発性メモリセル部２においては、トランジスタＱ６
のゲートを合む回路が他の回路と切離されたフローテ
ィング状態となっている。このフローティングゲート回
路に電子が注入されているか否かによってデータを記憶
することができる。従−て、メモリ装置の電源Ｖｃｃ
を遮断する前にスタティックメモリセル部１のデータを
不揮発性メモリセル部２に転送しておき、電源ＶＣＣの
投入時に不揮発性メモリセル部２から逆にスタティック
メモリセル部１にデータを転送する、すなわちリコール
するような構成を用いることにより高速度の不揮発性メ
モリ装置を実現するこさが可能になる。 例えば、スタティックメモリセルＨＢ １に所定のデー
タが書き込まれており、ノードＮ１ が低レベル（Ｖｓ
ｓ）、ノードＮ２が高レベル（Ｖｃｃ）であるものとす
る。この状態でスタティックメモリセル部ｌのデータを
不揮発性メモリセル部２に転送する場合は、制御用の電
源ＶＩＩＲを通常ＯＶの状態から例えば２０ないし３０
Ｖに引き上げる。この時ノードＮ１ が低レベルである
からトランジスタＱ５はカットオフ状態となっており、
キャパシタモジュールＣＭ、の電極Ｄ１ が７０−ティ
ング状態となっているから電源Ｖ ＨＨの引き上げによ
って容量カップリングによりトランジスタＱ６ のゲー
トが高電圧に引き上げられる。キャパシタモジー−ルＣ
Ｍ、の電極Ｄ１ とＤ２ の間の容量Ｃ（Ｄ＋ 、Ｄ２
）および電極り、とＤ３ の間の容量ＣＣＤ１． Ｄ３
）は共にトンネルキャパシタＴＣ，およびＴｅ３の容量
よりも充分大きくなっているため、トランジスタＱ６
のゲート電圧はほぼ゛市源ＶＨＨに近い重圧まで引き上
げられる。これにより、トンネルキャパシタＴＯ，の両
端ζζ高電圧が印加され、トンネル現象によって電子が
電源ＶｓｓからトランジスタＱ６ の７０−ティングゲ
ート側に注入され、該フローティングゲートに負電荷が
充′屯され該トランジスタＱ６ がオフ状態になる。こ
の負電荷はメモリ装置の各電源Ｖｃｃおよび■ＨＨを遮
断した後も長期間保持され、データの不揮発的な記憶が
行われる。 スタティックメモリセル部１のノードＮ、が高レベル、
ノードＮ２ が低レベルである＠会はトランジスタＱ５
がオン状態となるから、電源ＶＨＨを例えば２０ない
し３０Ｖに引上げた時にもキャパシタ・モジュールＣＭ
、の電極Ｄ１ は低レベルに維持される。これにより、
トンネルキャパシタＴＣ２の両端に高電圧がかかり、ト
ンネル現象によって電子かトランジスタＱ６ のフロー
ティングゲート１ｊｌｊｌから電源ｖＲ，ｌ側に引き抜
かれ、該フローティングゲートに正電荷が充電される。 次に、例えば電源投入時等に、不揮発性メモリセル部２
のデータを揮発性メモリセルＢｌ！１に転送するユ劾合
の動作を説明する。ます、Ｖ＆ 電Ｖｃ ｃおよび■ｌ
Ｉ□が共に例えばＯＶ （＝Ｖｓｓ ）の状態から゛市
１源Ｖｃｃのみを例えば５ｖに上昇させる。このとき。 もしトランジスタＱ６のフローティングゲートに電子が
蓄積されておれはトランジスタＱ６ が力・ントオフ状
態となっておりキャパシタＣ２とノードＮ２ の曲は遮
断されている。ノードＮ１ はキャパシタＣ１と接続さ
れているため、電源Ｖｃｃの引き上げによっ”Ｃ負荷容
量の大きいノードＮ１ 側が低レベル、ノードＮ２ 側
が尚レベルとなるよう揮発性メモリセル部１のフリップ
フロップ回路がセットされる。逆に、もしトランジスタ
Ｑ６ のフローティングゲートから電子が抜きとられて
おり、該７０−ティングゲートに正電荷が充電されてお
れば、該トランジスタＱ６ がオン状態とさ４１５、ノ
ードＮ２ とキャパシタＣ２とが接続されている。キャ
パシタＣ２の容量はキャパシタＣ１の容量よりも充分大
きいから、電源ＶｃｃＯ引き上けによ−てノードＮ２
が低レベル、ノードＮ＋ が茜レベルになるよう揮発性
メモリセル部１のフリップフロップ回路かセットされる
。このようにして、トランジスタＱ６ のフローティン
グゲートのμ
％に揮発性スタティックメモリセルとゲートが７０−テ
ィング状態にされたトランジスタとを組合せることによ
り構成された不揮発性ランダムアクセスメモリ装置に関
する。 技術の背景 最近、スタティック形ランダムアクセスメモリ装置にお
いて、揮発性メモリセルに７０一テインググート回路素
子を組合せることにより不揮発性メモリセルを作成し、
これを用いて不揮発性メモ’Ｊｌｆｆｋを構成すること
が行われている。このようなスタティックランダムアク
セスメモリ装置においては、各メモリセルの回路構成が
複雑になり各メモリセルの大きさが大きくなったり歩留
りが減少する傾向条こある。このような傾向はメモリ装
置の信頼性および集積度の低下を招くので１回路構成の
工夫によって、その改善が望まれる。 従来技術と問題点 第１図には、従来形の不揮発性スタティックランダムア
クセスメモリ装置に用いられるメモリセルが示される。 このメモリセルは、ＭＩＳ（金属−絶縁物一半導体）ト
ランジスタＱｌ、 Ｑ２． Ｑ３およびＱ４ を具備す
る揮発性スタティックメモリセル部ｌ、および７０−テ
イングゲートヲ有するＭＩＳ）ランジスタＱ６ 等を含
む不揮発性メモリセル部２によって構成される。このメ
モリセルは１ピツトのデータを記憶する。不揮発性メモ
リセル部２はトランジスタＱ６ の他にＭ、 Ｉ Ｓ
）ランジスタロ５．トンネルキヤパシタＴＣ１およびＴ
ｅ３、キャパシタモジュールＣＭ、；、およびキャパシ
タＣ１およびＣ２を具備する。なお電極間に電圧を印加
するとトンネル効果を生ずるキャパシタをトンネルキャ
パシタと言う。 第１図の回路において、揮発性スタティックメモリセル
部１は通常の揮発性スタティックランダムアクセスメモ
リ装置に用いられているものと同じフリップ７０ツブ形
の構成である。該スタティックメモリセル部ｌはノード
Ｎ、およびＮ２ に接続されたトランスファゲート用ト
ランジスタを介してデータの書き込みおよび読み出しが
行わイする。 不揮発性メモリセル部２においては、トランジスタＱ６
のゲートを合む回路が他の回路と切離されたフローテ
ィング状態となっている。このフローティングゲート回
路に電子が注入されているか否かによってデータを記憶
することができる。従−て、メモリ装置の電源Ｖｃｃ
を遮断する前にスタティックメモリセル部１のデータを
不揮発性メモリセル部２に転送しておき、電源ＶＣＣの
投入時に不揮発性メモリセル部２から逆にスタティック
メモリセル部１にデータを転送する、すなわちリコール
するような構成を用いることにより高速度の不揮発性メ
モリ装置を実現するこさが可能になる。 例えば、スタティックメモリセルＨＢ １に所定のデー
タが書き込まれており、ノードＮ１ が低レベル（Ｖｓ
ｓ）、ノードＮ２が高レベル（Ｖｃｃ）であるものとす
る。この状態でスタティックメモリセル部ｌのデータを
不揮発性メモリセル部２に転送する場合は、制御用の電
源ＶＩＩＲを通常ＯＶの状態から例えば２０ないし３０
Ｖに引き上げる。この時ノードＮ１ が低レベルである
からトランジスタＱ５はカットオフ状態となっており、
キャパシタモジュールＣＭ、の電極Ｄ１ が７０−ティ
ング状態となっているから電源Ｖ ＨＨの引き上げによ
って容量カップリングによりトランジスタＱ６ のゲー
トが高電圧に引き上げられる。キャパシタモジー−ルＣ
Ｍ、の電極Ｄ１ とＤ２ の間の容量Ｃ（Ｄ＋ 、Ｄ２
）および電極り、とＤ３ の間の容量ＣＣＤ１． Ｄ３
）は共にトンネルキャパシタＴＣ，およびＴｅ３の容量
よりも充分大きくなっているため、トランジスタＱ６
のゲート電圧はほぼ゛市源ＶＨＨに近い重圧まで引き上
げられる。これにより、トンネルキャパシタＴＯ，の両
端ζζ高電圧が印加され、トンネル現象によって電子が
電源ＶｓｓからトランジスタＱ６ の７０−ティングゲ
ート側に注入され、該フローティングゲートに負電荷が
充′屯され該トランジスタＱ６ がオフ状態になる。こ
の負電荷はメモリ装置の各電源Ｖｃｃおよび■ＨＨを遮
断した後も長期間保持され、データの不揮発的な記憶が
行われる。 スタティックメモリセル部１のノードＮ、が高レベル、
ノードＮ２ が低レベルである＠会はトランジスタＱ５
がオン状態となるから、電源ＶＨＨを例えば２０ない
し３０Ｖに引上げた時にもキャパシタ・モジュールＣＭ
、の電極Ｄ１ は低レベルに維持される。これにより、
トンネルキャパシタＴＣ２の両端に高電圧がかかり、ト
ンネル現象によって電子かトランジスタＱ６ のフロー
ティングゲート１ｊｌｊｌから電源ｖＲ，ｌ側に引き抜
かれ、該フローティングゲートに正電荷が充電される。 次に、例えば電源投入時等に、不揮発性メモリセル部２
のデータを揮発性メモリセルＢｌ！１に転送するユ劾合
の動作を説明する。ます、Ｖ＆ 電Ｖｃ ｃおよび■ｌ
Ｉ□が共に例えばＯＶ （＝Ｖｓｓ ）の状態から゛市
１源Ｖｃｃのみを例えば５ｖに上昇させる。このとき。 もしトランジスタＱ６のフローティングゲートに電子が
蓄積されておれはトランジスタＱ６ が力・ントオフ状
態となっておりキャパシタＣ２とノードＮ２ の曲は遮
断されている。ノードＮ１ はキャパシタＣ１と接続さ
れているため、電源Ｖｃｃの引き上げによっ”Ｃ負荷容
量の大きいノードＮ１ 側が低レベル、ノードＮ２ 側
が尚レベルとなるよう揮発性メモリセル部１のフリップ
フロップ回路がセットされる。逆に、もしトランジスタ
Ｑ６ のフローティングゲートから電子が抜きとられて
おり、該７０−ティングゲートに正電荷が充電されてお
れば、該トランジスタＱ６ がオン状態とさ４１５、ノ
ードＮ２ とキャパシタＣ２とが接続されている。キャ
パシタＣ２の容量はキャパシタＣ１の容量よりも充分大
きいから、電源ＶｃｃＯ引き上けによ−てノードＮ２
が低レベル、ノードＮ＋ が茜レベルになるよう揮発性
メモリセル部１のフリップフロップ回路かセットされる
。このようにして、トランジスタＱ６ のフローティン
グゲートのμ
【葡に応じたデータが揮発性メモリセルｙ
４ｒ １にセットされ、第１図の回路を用いることによ
り不揮発性のメモリ装置を構成する。 第２図には他の１つの従来形の不揮発性スタティックラ
ンダムアクセスメモリ装置に用いられているメモリセル
が示される。このメモリセルは揮発性のスタティックメ
モリセル部】および不揮発性メモリセル部３を具備する
。揮発性のスタティックメモリセル１ｌＡＩは第１図の
スタティックメモリセル部と同様であるので説明を省略
する。第２図のセルにおいて第１図の要素と同一の要素
には同一の参照符号が付加さイする。 不揮発性メモリセル部３は、ＭＩＳ）ランジスタＱ７．
Ｑ８およびＱ９、キャパシタモジュールＣＭ２．キャパ
シタＣ３，Ｃ４およびＣ５、およびトンネルキャパシタ
ＴＣ３を具備する。キャパシタモジュールＣＭ２は電極
Ｄ４ と池の電極Ｄ５ およびＤ６の間に静電容量を有
する。トンネルキャパシタＴ Ｃ３の静電容量はキャパ
シタモジュールの電極間容量およびキャパシタＣ５の静
電容量に比べて充分小さく選択されている。 第２図の回路において揮発性スタティックメモリセル部
ｌのデータを不揮発性メモリセル部３に転送する場合の
動作を説明する。し［１えは、ノードＮ１ が低レベル
、ノードＮ２ が高レベルとＩぼるように揮発性スタテ
ィックメモリセル部１のフリップフロップ回路がセット
されているものとする。 この状態で、１諒ｖａｎをＯＶから２０ないし３０Ｖに
引き上げる。この時、ノードＮＩカ低レベルであるから
トランジスタＱ９ がカットオフ状態になっており、ノ
ードＮ２が高レベルであるからトランジスタＱ７ かオ
ン状態となっている。従って、ノードＮ４ の電位は低
レベルとなっており、制御用の電源ＶＥＢはキャパシタ
モジュールＣＭ２の電極Ｄ４ とＤ５ の間の容量、電
極Ｄ４ とＤ６ の間の容量およびトンネルキャパシタ
ＴＣ３の容量の直列回路に印加される。前述のようにキ
ャパシタモジュールＣＭ２の静電容量はトンオルキャパ
シタＴ Ｃ３の靜−容量より充分大きいから、電源■□
の大部分の重圧はトンネルキャパシタＴ Ｃ，に印加さ
イする。従って、トンネル効果によりノードＦＧへ電子
か注入され２．トランジスタＱ８ のフローティングゲ
ート回路に負の電荷が充電され、トランジスタＱ８ が
オフ状態となり、揮発性スフティ・ツクメモリセル＠１
から不揮発性メモリセル部３へのデータの退避が完了す
る。 これに対して、揮発性スタティックメモリセル部１のノ
ードＮ１ が高レベル、ノードＮ２ が低レベルの場合
はトランジスタＱ、がオン、トランジスタＱ７ がオフ
状態になる。従って、キャパシタＣ５，トンネルキャパ
シタＴＣ３、およヒキャ／（シタモジュールＣＭ２ の
電極Ｄ４ およびＤ６間の容量の直列回路に電源ｖＨｎ
が印加され、各キセノくシタの容量関係から電源Ｖ）＋
１４の電圧の大部分はトンネルキャパシタＴ’Ｃ３に印
加される。この場合は、ノードＮ４ 側がノードＦＧ側
より高電圧であるから、トンネル効果によりトランジス
タＱ８ のフローティングゲート回路の電子がノードＮ
４ 側に抜き敗られる。従って、フローティングゲート
回路すなイつちノードＦＧが正電、荷で充電されトラン
ジスタＱ８ がオン状態になり、揮発性スタティックメ
モリセル部１から不揮発性メモリセル部３への退避が完
了する。 次に、不揮発性メモリセル３のデータを揮発性スタティ
ックメモリセル部ｌに転送する場合の動作を説明する。 第１図の回路の場合と同様に、まず、電源Ｖｃｃおよび
Ｖｌｌ Ｈが共にＯｖの状態から電源Ｖｃｃのみを５ｖ
に上昇させる。もしノードＦＧに負電荷が充′屯されて
おればトランジスタ゛Ｑ８がノードＮ２ とキャパシタ
Ｃ４の間を遮断する。一方ノードＮ１はキャパシタＣ３
が接続されているため。 電源Ｖｃｃの引き上げによって負荷容量の大きいノ１’
Ｎ１１ｔ（１１カ低レベル、ノードＮ２ 側が高レベル
にフリップフロップ回路がセットされる。逆に、もしト
ランジスタＱ８ の７０−ティングゲートから電子が抜
き取られており、正電荷で充電されておれば、該トラン
ジスタＱ８がオン状態とさイ１１、ノードＮ２ とキャ
パシタＣ４とが接続されている。 ？、１図の回路と同様にキャパシタＣ４の容量はキャパ
シタＣ３の容量より大きく選んであるから、電源Ｖｃｃ
の引き上げによってノードＮ２ か低レベル、ノードＮ
１ が高レベルになるよう揮発性スタティックメモリセ
ル部１のフリップフロップ回路がセットされる。 しかしながら、前述の第１図の不揮発性メモリセル部は
トンネルキャパシタが２個用いられており、トンネルキ
ャパシタは絶縁製の厚さと膜質を精密に制御する必要が
あるため、歩留りが低下するという問題点があった。一
方第２図の不揮発性メモリセル部は、揮発性スタティッ
クメモリセル剖の７リツプフロツプの各ノード（Ｎ、
、 Ｎ２）からの情報が必要なため、すなわちトランジ
スタＱ７のゲート入力がノードＮ２ から供給されねは
ならないことから、集積回路のパターンのレイアウトを
設計するに当って自由度が減少し、パターンの面積が増
大するという別の問題点があった。前述の従来技術につ
いては、特願昭５８−１９１０３９号の明細書に記載さ
れている。 発明の目的 本発明の目的は、前述の従来形の不揮発性メモリセルに
おける問題点にかんがみ、揮発性メモリセル部のフリッ
プフロップの使方の出力の代りに一方側の出力に接続さ
れたトランジスタの出力を用いるという着想に基づき２
フリツプフロツプの出力の一方の情報のみで動作するよ
うにし、集積回路のパターンを設計するに当って自由度
を増加し、その結果トンネルキャパシタの使用個数を１
個に抑えて歩留りを保持しつつパターンの面積を小さく
することにある。 発明の構成 揮発性メモリセル部と、該揮発性メモリセル部の記憶情
報を待避させるための不揮発性メモリセル部とが対にな
って１つのメモリセルが構成され、前記揮発性メモリセ
ル部は交差接続された第１゜第２のトランジスタを有し
、前記不揮発性メモリセル部は、 ゲートが該第２のトランジスタのゲートに接続され、該
揮発性メモリセル部の記憶情報に応じてオン、オフする
第３のトランジスタと、一方の電極がそれぞれ該へ−３
３のトランジスター＼接続さｎｌこ第１、Ｓ２のキャパ
シタと、該第２のキャパシタの他方の電極に一方の′一
極が接続さイ’Ｌ、電極間でトンネル効呆ヲ生ずる第３
のキャパシタと、該第３のキャパシタの他方の一極に一
方の電極が接続された第４のキャパシタと、該第３，４
のキャパシタの共通接続点に接続さイ′シ、前記第３の
トランジスタのオン、オンにＬししてオン、オンする第
４のトランジスタと、該第２．第３のキャパシタの接続
点にゲートか接続され、且つ該ゲートがンローテインク
状態にある第５のトランジスタとを具備し、 前記第１．第４のキャパシタの他方の電極へ書込み１圧
を印加することで、前記揮発性メモリセル部の記憶情報
が前記揮発性メモリセル部へ書込こまれ、該揮発性メモ
リセル部が、前記第５のトランジスタからの信号を受け
ることによって、該不揮発性メモリセル部の記憶情報が
該揮発性メモリセル部ヘリコールされることを特徴とす
る不揮発性ランダムアクセスメモリ装置が提供される。 発明の実施例 本発明の一実施例としての不揮発性スタティックランダ
ムアクセスメモリ装置に用いられるメモリセルが第３図
に示される。このメモリセルは揮発性スタティックメモ
リセル部１および不揮発性メモリセル部４を具備する。 揮発性スタティックメモリセル部ｌは従来形の第１のト
ランジスタＱ１ および第２のトランジスタＱ２ 等を
用いたスタティックメモリセルと同様であるので説明を
省略する。不揮発性メモリセル部４は第２図の不揮発性
メモリセル部３とほぼ同様であるがトランジスタＱ７
のゲートが揮発性スタティックメモリセル部ｌのノード
Ｎ２ と接続されないで、トランジスタＱ、に接続され
ている点のみが異なる。 不揮発性メモリセル部４は、それぞれ第３．第４、第５
のトランジスタとしてのＭＩＳ）ランジスタＱｅ ＝
Ｑ７およびＱａ−第１および＄２のキャパシタとしての
キャパシタモジュールＣＭ、キャパシタＣ３，Ｃ４およ
び第４のキャパシタＣ５，オヨび第３のキャパシタとし
てのトンネルキャパシタＴＣ３を具備する。構成要素が
＠２図のメモリセルと同一のため同一の参照数字が用い
られる。 キャパシタモジュールＣＭ２ は一極Ｄ４ と他の電極
Ｄ５ およびＤ６ の間に静電容量を有し、それぞれ第
１および第２のキャパシタとして用いられる。トンネル
キャパシタＴＣ３の静電容量はキャパシタモジュールの
電極間容量およびキャパシタＣ５の容量に比べて充分小
さく選択されている。 揮発性スタティックメモリセル部ｌのノードｌカラはキ
ャパシタＣ３およびトランジスタＱ、のゲートに接続さ
れる。キャパシタＣ３の他方側の端子は電源Ｖｓｓ （
ＯＶ−接地）へ接続さ７する。トランジスタＱ、のドレ
インはキャパシタモジュールＣＭ２の電極Ｄ４へ、ソー
スは電源Ｖｓｓへ接続される。書き込み用高電圧を源■
１□ヨ はキャパシタモジュールＣＭ２の電極り、およ
びキャパシタＣ５に必要に応じて供給される。 揮発性スタティックメモリセル部１のノード２からはフ
ローティングゲートトランジスタとしてのトランジスタ
Ｑ８ のドレインに、トランジスタＱ８ のソースはキ
ャパシタＣ４の一方の端子に。 トランジスタＱ８ のゲートはキャパシタモジュールＣ
Ｍ２の電極Ｄ６ へそれぞれ接続される。キャパシタＣ
４の他方の端子は電源Ｖｓｓへ接続される。 トランジスタＱ７ のゲートはキャパシタモジュールＣ
Ｍ２の電極Ｄ４ へ、ソースは電源Ｖｓｓへ、ドレイン
はキャパシタＣ６とトンネルキャパシタＴ Ｃ３の接続
点であるノードＮ４ ζこ接続される。トンネルキャパ
シタＴＣ３の−刃側の電極はトランジスタＱ８ のゲー
トすなわちノードＦＧに接続される。 このほかキャパシタモジュールＣＭ２のｉｆｆ ＆ Ｄ
４に接続されているノードをノードＮ３とする。 第３図のメモリセルにおいて、揮発性スタティックメモ
リセル部１のデータを不揮発性メモリセル部４に転送す
る場合の動作を説明する。例えばノードＮ１カ低レベル
、ノードＮ２が高レベルであるとする。この状態で、電
源ＶＨ＋（を０■がら２０ないし３０Ｖに引き上げる。 この時、ノードＮ１ が低レベルであるからトランジス
タＱ９ がカットオフ状態になっている。ノードＮ３
はフローティングであるが電源Ｖ）ｌ）ＩがＯ■から２
０〜３０Ｖに立上がれば容量結合にまり島レベルとなる
。 従ってトランジスタＱ７ はオン状態となる。ノードＮ
４ の電位は低レベルとなり電源ＶＨＨはキャパシタモ
ジュールＣＭ２の％ ４ｓ Ｄ ４ とＤ５ の間の容
量、電極Ｄ４ とＤ６ の間の容量およびトンネルキャ
パシタＴＣ３の容量の直列回路に印加さ１１．る。 前述のようにキャパシタモジュールＣＩｖ１２ の静電
容量バトンネルキャパシタＴＣ３の静電容量より充分大
きいから、電源Ｖａｓｔの大部分の電圧はトンネルキャ
パシタＴＣ３に印加さ１１．る。トンネルキャパシタに
２０Ｖ程度の電圧が印加さ７１．ると約１５０オングス
トローム程度の絶縁−に１０ ＭＶ／〜以上の電界が加
わることになりトンネル効果を生ずる。トンネル効果に
よりノードＦＧへ電子が注入され、トランジスタＱ８
のフローティングゲート回路に負の電荷が充電され、ト
ランジスタＱ８がオフ状態となり、揮発性スタティック
メモリセル部１から不揮発性メモリセル部４へのデータ
の退避が完了する。 揮発性スタティックメモリセルＭｌのノードＮ。 が尚レベル、ノードＮ２ が低レベルの場合は、トラン
ジスタＱ、がオン状態となり、ノードＮ３が低レベルと
なりトランジスタＱ７ がオフ状態になる。従−て、キ
ャパシタＣ５、トンネルキャパシタＴＣ３，およびキャ
パシタモジュールＣＭ２ の電極Ｄ４ とＤ６ 間の容
量の直列回路に電泳マＥ１１（約２０ｖ）ｌが印加され
、各キャパシタの容量関係から電源Ｖｕ Ｈの電圧の大
部分はトンネルキャパシタＴＣ３に印加さイする。この
場合は、ノードＮ４側がノードＮ４側より高電圧である
から、トンネル効果によりトランジスタＱ８ のフロー
ティングゲート回路の電子がノードＮ４ 側に抜き取ら
れる。 この結果、ノードＦＧが正電荷で充電されトランジスタ
Ｑ８ がオン状態になり、揮発性スタティックメモリセ
ル部１から不揮発性メモリセル部４への退避が完了する
。 不揮発性メモリセル部４のデータを揮発性スタティック
メモリセル剖１に転送する場合の動作を説明する。まず
電源Ｖｃｃおよびｖｌ（Ｆ＋が共にＯＶの状態から、“
電源Ｖｃｃのみを５ｖに上昇させる。もしノードＦＧに
負電荷が充電されておれば、トランジスタＱ８ か）−
ドＮ２ とキャパシタＣ４の間を遮断する。一方ノード
Ｎ１ はキャパシタＣ３が接続されているため、−１源
Ｖｃｃの引き上げによって負荷容量の大きいノードＮ１
側が低レベル、ノードＮ２ 側が高レベルにフリップ
フロップ回路がセットされる。逆に、もしトランジスタ
Ｑ８ の７０−ティングゲートから電子が抜き取られて
おり。 正電荷で充電されておれは、トランジスタＱ８ がオン
状態とされ、ノードＮ２ とキャパシタＣ４とが接続さ
れる。キャパシタＣ４の容量はキャパシタＣ３の容量よ
り大きく選んであるから、′電源Ｖｃｃの引き上げによ
ってノードＮ２ が低レベル、ノードＮ１ が高レベル
になるよう揮発性スタティックメモリセル１のフリップ
フロップ回路がセットされる。 本実施例の変形グ１が第４図および第５図に示される。 第４図および第５図の回路は第３図の不揮発性メモリセ
ル部４のトランジスタＱ８ の近傍を部分的に示したも
のである。第４図の回路は、第３図の回路に比べてノー
ドＮ２ とトランジスタＱ８の間にトランジスタＱ１ｏ
＠設はアレイリコール信号ＡＲによりオンオフするよ
うにしたものである・アレイリコール信号は不揮発性メ
モリセル部４のデータを揮発性メモリセル部１に転送す
る場合に短時間だけ高レベルにされる。これにより不揮
発性メモリセル剖のデータを揮発性メモリセル部に転送
する場合、もしトランジスタＱ８ のフローティングゲ
ート回路に正電荷が充電されており該トランジスタＱ８
がオンとなっている場合はトランジスタＱ＋ｏが短時
間だけオンとなることによってノードＮ２ の延圧を引
き下げる働きをする。このような動作により、リコール
用キャパシタＣ４ヲ第５図１の変形例１のように省略す
ることもできる。 これにより半導体基板上におけるメモリセルの専有面積
を少なくすることが可能になる。またトランジスタＱ＋
ｏがカットオンしている時は、トランジスタＱ８ のド
レイン血圧が低レベルとなる１こめドレインからゲート
にホットエレクトロンがとび込むことがなくなりフロー
ティングゲート回路の電荷量の変動が防止さ？１，１時
間にわたり安定にデータ保持を行うことが可能になる。 発明の効果 本発明によれば、揮発性スタティックメモリセルにおけ
るフリップフロップの出力の一方の情報のみで動作を可
能とし、それにより２ル槓Ｕ路のパターンを設計するに
当って自由夏ヲ」舌の口させ、トンネルキャパシタの使
用個数を１個に抑えて製造歩留りを保持しつつ、集積回
路のパターン面積を小さくすることができる。
４ｒ １にセットされ、第１図の回路を用いることによ
り不揮発性のメモリ装置を構成する。 第２図には他の１つの従来形の不揮発性スタティックラ
ンダムアクセスメモリ装置に用いられているメモリセル
が示される。このメモリセルは揮発性のスタティックメ
モリセル部】および不揮発性メモリセル部３を具備する
。揮発性のスタティックメモリセル１ｌＡＩは第１図の
スタティックメモリセル部と同様であるので説明を省略
する。第２図のセルにおいて第１図の要素と同一の要素
には同一の参照符号が付加さイする。 不揮発性メモリセル部３は、ＭＩＳ）ランジスタＱ７．
Ｑ８およびＱ９、キャパシタモジュールＣＭ２．キャパ
シタＣ３，Ｃ４およびＣ５、およびトンネルキャパシタ
ＴＣ３を具備する。キャパシタモジュールＣＭ２は電極
Ｄ４ と池の電極Ｄ５ およびＤ６の間に静電容量を有
する。トンネルキャパシタＴ Ｃ３の静電容量はキャパ
シタモジュールの電極間容量およびキャパシタＣ５の静
電容量に比べて充分小さく選択されている。 第２図の回路において揮発性スタティックメモリセル部
ｌのデータを不揮発性メモリセル部３に転送する場合の
動作を説明する。し［１えは、ノードＮ１ が低レベル
、ノードＮ２ が高レベルとＩぼるように揮発性スタテ
ィックメモリセル部１のフリップフロップ回路がセット
されているものとする。 この状態で、１諒ｖａｎをＯＶから２０ないし３０Ｖに
引き上げる。この時、ノードＮＩカ低レベルであるから
トランジスタＱ９ がカットオフ状態になっており、ノ
ードＮ２が高レベルであるからトランジスタＱ７ かオ
ン状態となっている。従って、ノードＮ４ の電位は低
レベルとなっており、制御用の電源ＶＥＢはキャパシタ
モジュールＣＭ２の電極Ｄ４ とＤ５ の間の容量、電
極Ｄ４ とＤ６ の間の容量およびトンネルキャパシタ
ＴＣ３の容量の直列回路に印加される。前述のようにキ
ャパシタモジュールＣＭ２の静電容量はトンオルキャパ
シタＴ Ｃ３の靜−容量より充分大きいから、電源■□
の大部分の重圧はトンネルキャパシタＴ Ｃ，に印加さ
イする。従って、トンネル効果によりノードＦＧへ電子
か注入され２．トランジスタＱ８ のフローティングゲ
ート回路に負の電荷が充電され、トランジスタＱ８ が
オフ状態となり、揮発性スフティ・ツクメモリセル＠１
から不揮発性メモリセル部３へのデータの退避が完了す
る。 これに対して、揮発性スタティックメモリセル部１のノ
ードＮ１ が高レベル、ノードＮ２ が低レベルの場合
はトランジスタＱ、がオン、トランジスタＱ７ がオフ
状態になる。従って、キャパシタＣ５，トンネルキャパ
シタＴＣ３、およヒキャ／（シタモジュールＣＭ２ の
電極Ｄ４ およびＤ６間の容量の直列回路に電源ｖＨｎ
が印加され、各キセノくシタの容量関係から電源Ｖ）＋
１４の電圧の大部分はトンネルキャパシタＴ’Ｃ３に印
加される。この場合は、ノードＮ４ 側がノードＦＧ側
より高電圧であるから、トンネル効果によりトランジス
タＱ８ のフローティングゲート回路の電子がノードＮ
４ 側に抜き敗られる。従って、フローティングゲート
回路すなイつちノードＦＧが正電、荷で充電されトラン
ジスタＱ８ がオン状態になり、揮発性スタティックメ
モリセル部１から不揮発性メモリセル部３への退避が完
了する。 次に、不揮発性メモリセル３のデータを揮発性スタティ
ックメモリセル部ｌに転送する場合の動作を説明する。 第１図の回路の場合と同様に、まず、電源Ｖｃｃおよび
Ｖｌｌ Ｈが共にＯｖの状態から電源Ｖｃｃのみを５ｖ
に上昇させる。もしノードＦＧに負電荷が充′屯されて
おればトランジスタ゛Ｑ８がノードＮ２ とキャパシタ
Ｃ４の間を遮断する。一方ノードＮ１はキャパシタＣ３
が接続されているため。 電源Ｖｃｃの引き上げによって負荷容量の大きいノ１’
Ｎ１１ｔ（１１カ低レベル、ノードＮ２ 側が高レベル
にフリップフロップ回路がセットされる。逆に、もしト
ランジスタＱ８ の７０−ティングゲートから電子が抜
き取られており、正電荷で充電されておれば、該トラン
ジスタＱ８がオン状態とさイ１１、ノードＮ２ とキャ
パシタＣ４とが接続されている。 ？、１図の回路と同様にキャパシタＣ４の容量はキャパ
シタＣ３の容量より大きく選んであるから、電源Ｖｃｃ
の引き上げによってノードＮ２ か低レベル、ノードＮ
１ が高レベルになるよう揮発性スタティックメモリセ
ル部１のフリップフロップ回路がセットされる。 しかしながら、前述の第１図の不揮発性メモリセル部は
トンネルキャパシタが２個用いられており、トンネルキ
ャパシタは絶縁製の厚さと膜質を精密に制御する必要が
あるため、歩留りが低下するという問題点があった。一
方第２図の不揮発性メモリセル部は、揮発性スタティッ
クメモリセル剖の７リツプフロツプの各ノード（Ｎ、
、 Ｎ２）からの情報が必要なため、すなわちトランジ
スタＱ７のゲート入力がノードＮ２ から供給されねは
ならないことから、集積回路のパターンのレイアウトを
設計するに当って自由度が減少し、パターンの面積が増
大するという別の問題点があった。前述の従来技術につ
いては、特願昭５８−１９１０３９号の明細書に記載さ
れている。 発明の目的 本発明の目的は、前述の従来形の不揮発性メモリセルに
おける問題点にかんがみ、揮発性メモリセル部のフリッ
プフロップの使方の出力の代りに一方側の出力に接続さ
れたトランジスタの出力を用いるという着想に基づき２
フリツプフロツプの出力の一方の情報のみで動作するよ
うにし、集積回路のパターンを設計するに当って自由度
を増加し、その結果トンネルキャパシタの使用個数を１
個に抑えて歩留りを保持しつつパターンの面積を小さく
することにある。 発明の構成 揮発性メモリセル部と、該揮発性メモリセル部の記憶情
報を待避させるための不揮発性メモリセル部とが対にな
って１つのメモリセルが構成され、前記揮発性メモリセ
ル部は交差接続された第１゜第２のトランジスタを有し
、前記不揮発性メモリセル部は、 ゲートが該第２のトランジスタのゲートに接続され、該
揮発性メモリセル部の記憶情報に応じてオン、オフする
第３のトランジスタと、一方の電極がそれぞれ該へ−３
３のトランジスター＼接続さｎｌこ第１、Ｓ２のキャパ
シタと、該第２のキャパシタの他方の電極に一方の′一
極が接続さイ’Ｌ、電極間でトンネル効呆ヲ生ずる第３
のキャパシタと、該第３のキャパシタの他方の一極に一
方の電極が接続された第４のキャパシタと、該第３，４
のキャパシタの共通接続点に接続さイ′シ、前記第３の
トランジスタのオン、オンにＬししてオン、オンする第
４のトランジスタと、該第２．第３のキャパシタの接続
点にゲートか接続され、且つ該ゲートがンローテインク
状態にある第５のトランジスタとを具備し、 前記第１．第４のキャパシタの他方の電極へ書込み１圧
を印加することで、前記揮発性メモリセル部の記憶情報
が前記揮発性メモリセル部へ書込こまれ、該揮発性メモ
リセル部が、前記第５のトランジスタからの信号を受け
ることによって、該不揮発性メモリセル部の記憶情報が
該揮発性メモリセル部ヘリコールされることを特徴とす
る不揮発性ランダムアクセスメモリ装置が提供される。 発明の実施例 本発明の一実施例としての不揮発性スタティックランダ
ムアクセスメモリ装置に用いられるメモリセルが第３図
に示される。このメモリセルは揮発性スタティックメモ
リセル部１および不揮発性メモリセル部４を具備する。 揮発性スタティックメモリセル部ｌは従来形の第１のト
ランジスタＱ１ および第２のトランジスタＱ２ 等を
用いたスタティックメモリセルと同様であるので説明を
省略する。不揮発性メモリセル部４は第２図の不揮発性
メモリセル部３とほぼ同様であるがトランジスタＱ７
のゲートが揮発性スタティックメモリセル部ｌのノード
Ｎ２ と接続されないで、トランジスタＱ、に接続され
ている点のみが異なる。 不揮発性メモリセル部４は、それぞれ第３．第４、第５
のトランジスタとしてのＭＩＳ）ランジスタＱｅ ＝
Ｑ７およびＱａ−第１および＄２のキャパシタとしての
キャパシタモジュールＣＭ、キャパシタＣ３，Ｃ４およ
び第４のキャパシタＣ５，オヨび第３のキャパシタとし
てのトンネルキャパシタＴＣ３を具備する。構成要素が
＠２図のメモリセルと同一のため同一の参照数字が用い
られる。 キャパシタモジュールＣＭ２ は一極Ｄ４ と他の電極
Ｄ５ およびＤ６ の間に静電容量を有し、それぞれ第
１および第２のキャパシタとして用いられる。トンネル
キャパシタＴＣ３の静電容量はキャパシタモジュールの
電極間容量およびキャパシタＣ５の容量に比べて充分小
さく選択されている。 揮発性スタティックメモリセル部ｌのノードｌカラはキ
ャパシタＣ３およびトランジスタＱ、のゲートに接続さ
れる。キャパシタＣ３の他方側の端子は電源Ｖｓｓ （
ＯＶ−接地）へ接続さ７する。トランジスタＱ、のドレ
インはキャパシタモジュールＣＭ２の電極Ｄ４へ、ソー
スは電源Ｖｓｓへ接続される。書き込み用高電圧を源■
１□ヨ はキャパシタモジュールＣＭ２の電極り、およ
びキャパシタＣ５に必要に応じて供給される。 揮発性スタティックメモリセル部１のノード２からはフ
ローティングゲートトランジスタとしてのトランジスタ
Ｑ８ のドレインに、トランジスタＱ８ のソースはキ
ャパシタＣ４の一方の端子に。 トランジスタＱ８ のゲートはキャパシタモジュールＣ
Ｍ２の電極Ｄ６ へそれぞれ接続される。キャパシタＣ
４の他方の端子は電源Ｖｓｓへ接続される。 トランジスタＱ７ のゲートはキャパシタモジュールＣ
Ｍ２の電極Ｄ４ へ、ソースは電源Ｖｓｓへ、ドレイン
はキャパシタＣ６とトンネルキャパシタＴ Ｃ３の接続
点であるノードＮ４ ζこ接続される。トンネルキャパ
シタＴＣ３の−刃側の電極はトランジスタＱ８ のゲー
トすなわちノードＦＧに接続される。 このほかキャパシタモジュールＣＭ２のｉｆｆ ＆ Ｄ
４に接続されているノードをノードＮ３とする。 第３図のメモリセルにおいて、揮発性スタティックメモ
リセル部１のデータを不揮発性メモリセル部４に転送す
る場合の動作を説明する。例えばノードＮ１カ低レベル
、ノードＮ２が高レベルであるとする。この状態で、電
源ＶＨ＋（を０■がら２０ないし３０Ｖに引き上げる。 この時、ノードＮ１ が低レベルであるからトランジス
タＱ９ がカットオフ状態になっている。ノードＮ３
はフローティングであるが電源Ｖ）ｌ）ＩがＯ■から２
０〜３０Ｖに立上がれば容量結合にまり島レベルとなる
。 従ってトランジスタＱ７ はオン状態となる。ノードＮ
４ の電位は低レベルとなり電源ＶＨＨはキャパシタモ
ジュールＣＭ２の％ ４ｓ Ｄ ４ とＤ５ の間の容
量、電極Ｄ４ とＤ６ の間の容量およびトンネルキャ
パシタＴＣ３の容量の直列回路に印加さ１１．る。 前述のようにキャパシタモジュールＣＩｖ１２ の静電
容量バトンネルキャパシタＴＣ３の静電容量より充分大
きいから、電源Ｖａｓｔの大部分の電圧はトンネルキャ
パシタＴＣ３に印加さ１１．る。トンネルキャパシタに
２０Ｖ程度の電圧が印加さ７１．ると約１５０オングス
トローム程度の絶縁−に１０ ＭＶ／〜以上の電界が加
わることになりトンネル効果を生ずる。トンネル効果に
よりノードＦＧへ電子が注入され、トランジスタＱ８
のフローティングゲート回路に負の電荷が充電され、ト
ランジスタＱ８がオフ状態となり、揮発性スタティック
メモリセル部１から不揮発性メモリセル部４へのデータ
の退避が完了する。 揮発性スタティックメモリセルＭｌのノードＮ。 が尚レベル、ノードＮ２ が低レベルの場合は、トラン
ジスタＱ、がオン状態となり、ノードＮ３が低レベルと
なりトランジスタＱ７ がオフ状態になる。従−て、キ
ャパシタＣ５、トンネルキャパシタＴＣ３，およびキャ
パシタモジュールＣＭ２ の電極Ｄ４ とＤ６ 間の容
量の直列回路に電泳マＥ１１（約２０ｖ）ｌが印加され
、各キャパシタの容量関係から電源Ｖｕ Ｈの電圧の大
部分はトンネルキャパシタＴＣ３に印加さイする。この
場合は、ノードＮ４側がノードＮ４側より高電圧である
から、トンネル効果によりトランジスタＱ８ のフロー
ティングゲート回路の電子がノードＮ４ 側に抜き取ら
れる。 この結果、ノードＦＧが正電荷で充電されトランジスタ
Ｑ８ がオン状態になり、揮発性スタティックメモリセ
ル部１から不揮発性メモリセル部４への退避が完了する
。 不揮発性メモリセル部４のデータを揮発性スタティック
メモリセル剖１に転送する場合の動作を説明する。まず
電源Ｖｃｃおよびｖｌ（Ｆ＋が共にＯＶの状態から、“
電源Ｖｃｃのみを５ｖに上昇させる。もしノードＦＧに
負電荷が充電されておれば、トランジスタＱ８ か）−
ドＮ２ とキャパシタＣ４の間を遮断する。一方ノード
Ｎ１ はキャパシタＣ３が接続されているため、−１源
Ｖｃｃの引き上げによって負荷容量の大きいノードＮ１
側が低レベル、ノードＮ２ 側が高レベルにフリップ
フロップ回路がセットされる。逆に、もしトランジスタ
Ｑ８ の７０−ティングゲートから電子が抜き取られて
おり。 正電荷で充電されておれは、トランジスタＱ８ がオン
状態とされ、ノードＮ２ とキャパシタＣ４とが接続さ
れる。キャパシタＣ４の容量はキャパシタＣ３の容量よ
り大きく選んであるから、′電源Ｖｃｃの引き上げによ
ってノードＮ２ が低レベル、ノードＮ１ が高レベル
になるよう揮発性スタティックメモリセル１のフリップ
フロップ回路がセットされる。 本実施例の変形グ１が第４図および第５図に示される。 第４図および第５図の回路は第３図の不揮発性メモリセ
ル部４のトランジスタＱ８ の近傍を部分的に示したも
のである。第４図の回路は、第３図の回路に比べてノー
ドＮ２ とトランジスタＱ８の間にトランジスタＱ１ｏ
＠設はアレイリコール信号ＡＲによりオンオフするよ
うにしたものである・アレイリコール信号は不揮発性メ
モリセル部４のデータを揮発性メモリセル部１に転送す
る場合に短時間だけ高レベルにされる。これにより不揮
発性メモリセル剖のデータを揮発性メモリセル部に転送
する場合、もしトランジスタＱ８ のフローティングゲ
ート回路に正電荷が充電されており該トランジスタＱ８
がオンとなっている場合はトランジスタＱ＋ｏが短時
間だけオンとなることによってノードＮ２ の延圧を引
き下げる働きをする。このような動作により、リコール
用キャパシタＣ４ヲ第５図１の変形例１のように省略す
ることもできる。 これにより半導体基板上におけるメモリセルの専有面積
を少なくすることが可能になる。またトランジスタＱ＋
ｏがカットオンしている時は、トランジスタＱ８ のド
レイン血圧が低レベルとなる１こめドレインからゲート
にホットエレクトロンがとび込むことがなくなりフロー
ティングゲート回路の電荷量の変動が防止さ？１，１時
間にわたり安定にデータ保持を行うことが可能になる。 発明の効果 本発明によれば、揮発性スタティックメモリセルにおけ
るフリップフロップの出力の一方の情報のみで動作を可
能とし、それにより２ル槓Ｕ路のパターンを設計するに
当って自由夏ヲ」舌の口させ、トンネルキャパシタの使
用個数を１個に抑えて製造歩留りを保持しつつ、集積回
路のパターン面積を小さくすることができる。
第１図は従来形の不揮発性スタティックランダムアクセ
スメモリ１ｆｆｆｆｉに用いられるメモリセルの回路図
、第２図は他の］つの従来形の不揮発性スタティックラ
ンダムアクセスメモリ装瞠に用いられるメモリセルの回
路図、第３図は本発明の一実施気１としての不揮発性ラ
ンダムアク士スメモリ装置に用いられるメモリセルの回
路図、および第４図および第５図は第３図のメモリセル
の変形を示す部分的な回路図である。 １・・・・・・揮発性スタティックメモリセル部、２゜
３．４・・・・・・不揮発性メモリセル部、Ｃ１，Ｃ２
，Ｃ３Ｃ４，Ｃ５・・・・・・キャパシタ、ＣＭｓ、Ｃ
Ｍ２・・・・・・キャパシタモジュール、Ｄ、、Ｄ２．
Ｄ３．Ｄ４．Ｄ５゜Ｄ６ ・・・・・・電極、Ｑ＋ 、
’Ｑ２ 、Ｑ３− Ｑ４ 、Ｑｓ 、Ｑ６−Ｑ？ 、Ｑ
ｓ 、Ｑｔｏ −−Ｍ Ｉ Ｓ ）ランジスタ、ＴＣＩ
、Ｔｅ３ 、’］’Ｃ３・・・・・・トンネルキセバ
シタ。 第１ 図 ＼へハ ＠２図 ＼へハ 椿３図 ｌ 第４ 第５ つ ＳＳ ■ Ｎフ
スメモリ１ｆｆｆｆｉに用いられるメモリセルの回路図
、第２図は他の］つの従来形の不揮発性スタティックラ
ンダムアクセスメモリ装瞠に用いられるメモリセルの回
路図、第３図は本発明の一実施気１としての不揮発性ラ
ンダムアク士スメモリ装置に用いられるメモリセルの回
路図、および第４図および第５図は第３図のメモリセル
の変形を示す部分的な回路図である。 １・・・・・・揮発性スタティックメモリセル部、２゜
３．４・・・・・・不揮発性メモリセル部、Ｃ１，Ｃ２
，Ｃ３Ｃ４，Ｃ５・・・・・・キャパシタ、ＣＭｓ、Ｃ
Ｍ２・・・・・・キャパシタモジュール、Ｄ、、Ｄ２．
Ｄ３．Ｄ４．Ｄ５゜Ｄ６ ・・・・・・電極、Ｑ＋ 、
’Ｑ２ 、Ｑ３− Ｑ４ 、Ｑｓ 、Ｑ６−Ｑ？ 、Ｑ
ｓ 、Ｑｔｏ −−Ｍ Ｉ Ｓ ）ランジスタ、ＴＣＩ
、Ｔｅ３ 、’］’Ｃ３・・・・・・トンネルキセバ
シタ。 第１ 図 ＼へハ ＠２図 ＼へハ 椿３図 ｌ 第４ 第５ つ ＳＳ ■ Ｎフ
Claims (1)
- 【特許請求の範囲】 揮発性メモリセル部と、該揮発性メモリセル部の記憶情
報を待避させるための不揮発性メモリセル部とが対にな
って１つのメモリセルが構成され、前記揮発性メモリセ
ル部は交差接続された第１゜第２のトランジスタを有し
、前記不揮発性メモリセル部は、 ゲートが該第２のトランジスタのゲートに接続され、該
揮発性メモリセル部の記憶情報に応じてオン、オフする
第３のトランジスタと、一方の電極がそれぞれ該第３の
トランジスタへ接続された第１．第２のキャパシタと、
該第２のキャパシタの他方の電極に一方の電極が接続さ
れ、電極間でトンネル効果を生ずる第３のキャパシタと
、該第３のキャパシタの他方の′電極に一方の電極が接
続さイーシた第４のキャパシタと、該第３，４のキャパ
シタの共通接続点に接続され、前記第３のトランジスタ
のオン、オフに応じてオン、オフする第４のトランジス
タと、該第２．第３のキャパシタの接続点にゲートが接
続され１、且つ該ゲートがフローティング状態にある第
５のトランジスタとを具備し、 前記＠１、第４のキャパシタの他方の゛電極へ書込み電
圧を印加することで、前記揮発性メモリセル部の記憶情
報が前記揮発性メモリセル部へ書込こまれ、該揮発性メ
モリセル部か、前記第５のトランジスタからの信号を受
けることによって、該不揮発性メモリセル部の記憶情報
が該揮発性メモリセル部ヘリコールされることを特徴と
する不揮発性ランダムアクセスメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038831A JPS60185298A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038831A JPS60185298A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185298A true JPS60185298A (ja) | 1985-09-20 |
| JPH039560B2 JPH039560B2 (ja) | 1991-02-08 |
Family
ID=12536168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038831A Granted JPS60185298A (ja) | 1983-10-14 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101611416B1 (ko) * | 2009-12-09 | 2016-04-12 | 삼성전자주식회사 | 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 |
-
1984
- 1984-03-02 JP JP59038831A patent/JPS60185298A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039560B2 (ja) | 1991-02-08 |
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