JP2003303491A

JP2003303491A - 半導体記憶装置

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Publication number: JP2003303491A
Application number: JP2002102085A
Authority: JP
Inventors: Yuji Kihara; 雄治木原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-04
Filing date: 2002-04-04
Publication date: 2003-10-24
Anticipated expiration: 2022-04-04
Also published as: DE10251220A1; DE10251220B4; CN1448950A; KR20030079660A; CN100347786C; US6625056B1; TWI225256B; JP4251815B2; KR100506338B1

Abstract

(57)【要約】【課題】リフレッシュ動作を必要とせず、かつ、高集
積化・大容量化を実現するメモリセルを備える半導体記
憶装置を提供する。【解決手段】１ビットの記憶データに対して２つのメ
モリセル５０Ａ，５０Ｂが備えられ、メモリセル５０
Ａ，５０Ｂは、互いに反転されたデータを記憶する。メ
モリセル５０Ａ，５０Ｂは、それぞれインバータで構成
される電荷補填回路５６Ａ，５６Ｂを含み、電荷補填回
路５６Ａ，５６Ｂは、それぞれバルクトランジスタの上
層に形成可能なＰチャネルＴＦＴ５６２，５６６を含
む。電荷補填回路５６Ａ，５６Ｂは、交差接続され、メ
モリセル５０Ａ，５０Ｂに記憶されるデータをラッチす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、メモリセルを構成するキャパシタの蓄電
の有無によって記憶情報を記憶する半導体記憶装置に関
する。

【０００２】

【従来の技術】半導体記憶装置の代表格の１つであるＤ
ＲＡＭ（Dynamic Random Access Memory）は、メモリセ
ルの構成が１素子型（１トランジスタおよび１キャパシ
タ）であり、メモリセル自体の構造が単純であることか
ら、半導体デバイスの高集積化・大容量化に最適なもの
として、様々な電子機器において使用されている。

【０００３】図９は、ＤＲＡＭにおけるメモリセルアレ
イ上に行列状に配列されるメモリセルの構成を示す回路
図である。

【０００４】図９を参照して、メモリセル５００は、Ｎ
チャネルＭＯＳトランジスタ５０２と、キャパシタ５０
４とを備える。ＮチャネルＭＯＳトランジスタ５０２
は、ビット線５０８およびキャパシタ５０４に接続さ
れ、ゲートがワード線５０６に接続される。キャパシタ
５０４のＮチャネルＭＯＳトランジスタ５０２との接続
端と異なるもう一端は、セルプレート５１０に接続され
る。

【０００５】ＮチャネルＭＯＳトランジスタ５０２は、
データ書込時およびデータ読出時のみ活性化されるワー
ド線５０６によって駆動され、データ書込時およびデー
タ読出時のみＯＮし、それ以外のときはＯＦＦする。

【０００６】キャパシタ５０４は、電荷を蓄積している
か否かに応じて、２進情報“１”，“０”を記憶する。
ビット線５０８からＮチャネルＭＯＳトランジスタ５０
２を介して２進情報“１”，“０”に対応した電圧がキ
ャパシタ５０４に印加されることによってキャパシタ５
０４の充放電が行なわれ、データの書込みが行なわれ
る。

【０００７】すなわち、データ“１”の書込みが行なわ
れるときは、ビット線５０８が電源電圧Ｖｃｃにプリチ
ャージされ、ワード線５０６が活性化されることによっ
てＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビッ
ト線５０８からＮチャネルＭＯＳトランジスタ５０２を
介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、
キャパシタ５０４に電荷が蓄電される。そして、このキ
ャパシタ５０４に電荷が蓄電されている状態がデータ
“１”に対応する。

【０００８】また、データ“０”の書込みが行なわれる
ときは、ビット線５０８が接地電圧ＧＮＤにプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、キャパシ
タ５０４からＮチャネルＭＯＳトランジスタ５０２を介
してビット線５０８に電荷が放電される。そして、この
キャパシタ５０４に電荷が蓄電されていない状態が記憶
データ“０”に対応する。

【０００９】一方、データの読出しが行なわれるとき
は、予めビット線５０８が電圧Ｖｃｃ／２にプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、ビット線
５０８とキャパシタ５０４が通電する。これによって、
キャパシタ５０４の蓄電状態に応じた微小な電圧変化が
ビット線５０８に現われ、図示しないセンスアンプがそ
の微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに
増幅する。このビット線５０８の電圧レベルが読出され
たデータの状態に対応する。

【００１０】なお、上述したデータの読出動作は破壊読
出であるので、読出されたデータに応じてビット線５０
８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている
状態で、再びワード線５０６が活性化され、上述したデ
ータの書込動作と同様の動作でキャパシタ５０４への再
チャージが行なわれる。これによって、データの読出に
応じて一旦破壊されたデータが元の状態に復帰する。

【００１１】ここで、ＤＲＡＭのメモリセルにおいて
は、記憶データに相当するキャパシタ５０４の電荷が種
々の要因によってリークし、徐々に失われていく。すな
わち、時間とともに記憶データが失われる。このため、
ＤＲＡＭにおいては、データの読出しにおいて、記憶デ
ータに対応したビット線５０８の電圧変化が検出できな
くなる前に、データを一旦読出して再度書込むというリ
フレッシュ動作が実施される。

【００１２】ＤＲＡＭは、このリフレッシュ動作を常時
周期的にすべてのメモリセルに対して行なう必要があ
り、この点で高速化・低消費電力化に対する欠点を有
し、リフレッシュ動作を必要としないＳＲＡＭ（Static
Random Access Memory）に対して高速化・低消費電力
化の観点からは劣る。しかしながら、ＤＲＡＭは、上述
したように、メモリセルの構造が単純で高集積化が可能
であることから、１ビット当りのコストが他のメモリデ
バイスと比較して格段に安く、現在のＲＡＭの主流とな
っている。

【００１３】一方、ＤＲＡＭとともに代表的な半導体記
憶装置の１つであるＳＲＡＭは、上述したように、ＤＲ
ＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭ
である。

【００１４】図１０は、６トランジスタＳＲＡＭにおけ
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。

【００１５】図１０を参照して、メモリセル７００は、
ＮチャネルＭＯＳトランジスタ７０２〜７０８と、Ｐチ
ャネルＭＯＳトランジスタ７１０，７１２と、記憶ノー
ド７１４，７１６とを備える。

【００１６】メモリセル７００は、ＮチャネルＭＯＳト
ランジスタ７０２およびＰチャネルＭＯＳトランジスタ
７１０からなるインバータと、ＮチャネルＭＯＳトラン
ジスタ７０４およびＰチャネルＭＯＳトランジスタ７１
２からなるインバータとを交差接続したフリップフロッ
プが、トランスファゲートである２個のＮチャネルＭＯ
Ｓトランジスタ７０６，７０８を介してビット線対７１
８，７２０に接続される構成となっている。

【００１７】メモリセル７００においては、記憶ノード
７１４，７１６の電圧レベルの状態が記憶データに対応
し、たとえば記憶ノード７１４，７１６がそれぞれＨレ
ベル，Ｌレベルであるときが記憶データ“１”に対応
し、その逆の状態が記憶データ“０”に対応する。交差
接続された記憶ノード７１４，７１６上のデータは、双
安定状態であり、所定の電源電圧が供給されている限り
は状態が維持され続けるため、この点において、キャパ
シタに蓄電された電荷が時間とともに消失していくＤＲ
ＡＭと根本的に異なるものである。

【００１８】メモリセル７００においては、データの書
込みが行なわれるときは、ビット線対７１８，７２０に
書込データに対応した相反する電圧を印加し、ワード線
７２２を活性化してトランスファゲート７０６，７０８
をＯＮすることによって、フリップフロップの状態を設
定する。一方、データの読出しは、ワード線７２２を活
性化してトランスファゲート７０６，７０８をＯＮし、
記憶ノード７１４，７１６の電位をビット線７１８，７
２０に伝達し、このときのビット線７１８，７２０の電
圧変化を検出することによって行なわれる。

【００１９】このメモリセル７００は、６個のバルクの
トランジスタで構成されるが、４個のバルクのトランジ
スタで構成可能なメモリセルを備えるＳＲＡＭも存在す
る。

【００２０】図１１は、４トランジスタＳＲＡＭにおけ
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。

【００２１】図１１を参照して、メモリセル７５０は、
メモリセル７００におけるＰチャネルＭＯＳトランジス
タ７１０，７１２に代えて、それぞれＰチャネル薄膜ト
ランジスタ（ＰチャネルＴＦＴ（Thin Film Transisto
r）：以下、薄膜トランジスタを「ＴＦＴ」と称す
る。）７３０，７３２を備える。このＰチャネルＴＦＴ
７３０，７３２には、高抵抗が用いられることもある。
なお、４トランジスタＳＲＡＭの「４トランジスタ」と
は、１つのメモリセルがバルクのトランジスタを４個備
えているという意味で用いている。また、「バルク」と
は、ＴＦＴが基板上に形成されるのに対し、シリコン基
板中にトランジスタが作りこまれているものという意味
で用いている。以下においては、ＴＦＴのように基板上
に形成される薄膜素子に対し、シリコン基板中に作りこ
まれるトランジスタを「バルクトランジスタ」と称す
る。

【００２２】メモリセル７５０の動作原理は、メモリセ
ル７００と基本的に同じであるので、説明は繰り返さな
い。

【００２３】このＰチャネルＴＦＴ７３０，７３２は、
ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に
形成されるため、４トランジスタＳＲＡＭは、６トラン
ジスタＳＲＡＭと比較してセル面積を小さくできるとい
う利点を有する一方、６トランジスタＳＲＡＭと比較し
て低電圧特性に劣るため、近年の半導体記憶装置に要求
される低電圧化の傾向に対応できず、現在はあまり使用
されていない。

【００２４】

【発明が解決しようとする課題】上述したように、現在
主流のシングルメモリセルのＤＲＡＭは、メモリセルの
構造が単純であることから高集積化・大容量化に適して
いるが、リフレッシュ動作が不可欠である。

【００２５】また、従来のＤＲＡＭにおいては、データ
を読出す際、メモリセルのキャパシタが保持する電荷の
状態をビット線に完全に伝えるために、アクセストラン
ジスタを駆動するワード線の電圧を電源電圧からブース
トする必要があり、データ読出し後のキャパシタの電位
は、ビット線のプリチャージ電圧１／２Ｖｃｃに近くな
る。したがって、データは読出されるとともに破壊さ
れ、データを読出した後、データの再書込動作が必要と
なる。

【００２６】一方、ＳＲＡＭは、リフレッシュ動作が不
要であるが、６個または４個のバルクトランジスタを必
要とする。また、ＳＲＡＭは、動作を安定化するため、
図１０，１１においてドライバトランジスタと呼ばれる
ＮチャネルＭＯＳトランジスタ７０２，７０４とアクセ
ストランジスタと呼ばれるＮチャネルＭＯＳトランジス
タ７０６，７０８との電流駆動能力比（セルレシオと称
される。）を２〜３以上とする必要があり、ドライバト
ランジスタのゲート幅を大きく設計する必要がある。し
たがって、ＳＲＡＭは、メモリセルが大型化し、高集積
化・大容量化に対応できない。

【００２７】このように、従来のＤＲＡＭおよびＳＲＡ
Ｍは、ともに、その特性および構造に一長一短がある。

【００２８】しかしながら、今後、ＩＴ技術のさらなる
発展とあいまって、高性能化（高速化かつ低消費電力
化）および高集積化・大容量化をともに満足する半導体
記憶装置への期待は大きい。

【００２９】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、リフレッシ
ュ動作を必要とせず、かつ、高集積化・大容量化を実現
するメモリセルを備える半導体記憶装置を提供すること
である。

【００３０】また、この発明の別の目的は、リフレッシ
ュ動作を必要とせず、さらに、記憶データへのアクセス
を高速化し、動作速度の高速化をさらに図ったメモリセ
ルを備える半導体記憶装置を提供することである。

【００３１】さらに、この発明の別の目的は、リフレッ
シュ動作を必要とせず、さらに、記憶データを破壊する
ことなく読出すことができ、動作速度の高速化をさらに
図ったメモリセルを備える半導体記憶装置を提供するこ
とである。

【００３２】

【課題を解決するための手段および発明の効果】この発
明によれば、半導体記憶装置は、行列状に配列された複
数のメモリセルを含むメモリセルアレイと、メモリセル
の行および列ごとにそれぞれ配列される複数のワード線
および複数のビット線対とを備え、複数のメモリセルの
各々は、２進情報で表わされる記憶情報の１ビット分の
データを記憶する第１のメモリセルと、データが反転さ
れた反転データを記憶する第２のメモリセルとを含み、
第１のメモリセルは、データの論理レベルに応じた電荷
を保持する第１の容量素子と、ワード線に印加される電
圧によって駆動され、ビット線対の一方のビット線と第
１の容量素子との間で電荷のやり取りを行なう第１のア
クセストランジスタと、第１の容量素子から漏洩する電
荷を補填する第１の電荷補填回路とからなり、第２のメ
モリセルは、反転データの論理レベルに応じた電荷を保
持する第２の容量素子と、ワード線に印加される電圧に
よって駆動され、ビット線対の他方のビット線と第２の
容量素子との間で電荷のやり取りを行なう第２のアクセ
ストランジスタと、第２の容量素子から漏洩する電荷を
補填する第２の電荷補填回路とからなる。

【００３３】この発明による半導体記憶装置において
は、複数のメモリセルの各々は、互いに反転したデータ
を記憶する第１および第２のメモリセルを含み、第１の
メモリセルは、第１の容量素子から漏洩する電荷を補填
する第１の電荷補填回路を含み、第２のメモリセルは、
第２の容量素子から漏洩する電荷を補填する第２の電荷
補填回路を含む。

【００３４】したがって、この発明によれば、リフレッ
シュ動作を行なうことなく、電荷の漏洩による記憶情報
の消失を防止することができる。

【００３５】好ましくは、第１および第２の電荷補填回
路は、それぞれ第１および第２のインバータで構成さ
れ、第１の電荷補填回路の出力ノードは、第１の容量素
子を第１のアクセストランジスタに接続する第１の記憶
ノードに接続され、第１の電荷補填回路の入力ノード
は、第２の容量素子を第２のアクセストランジスタに接
続する第２の記憶ノードに接続され、第２の電荷補填回
路の出力ノードは、第２の記憶ノードに接続され、第２
の電荷補填回路の入力ノードは、第１の記憶ノードに接
続される。

【００３６】第１および第２の電荷補填回路は、それぞ
れ第１および第２のインバータで構成され、第１および
第２のインバータは、交差接続される。

【００３７】したがって、この発明によれば、第１およ
び第２のインバータによってラッチ機能が構成され、第
１および第２の記憶ノードに記憶情報を安定して保持す
ることができる。

【００３８】好ましくは、第１および第２のアクセスト
ランジスタの各々は、第１のＮチャネルＭＯＳトランジ
スタであり、第１および第２のインバータの各々は、一
方が電源ノードに接続され、他方が出力ノードに接続さ
れる、多結晶ポリシリコンで構成された抵抗素子と、一
方が出力ノードに接続され、他方が接地ノードに接続さ
れる第２のＮチャネルＭＯＳトランジスタとからなる。

【００３９】第１および第２のメモリセルに含まれるバ
ルクトランジスタは、すべてＮチャネルＭＯＳトランジ
スタから構成され、さらに、第１および第２のインバー
タの各々の一部に多結晶ポリシリコンで構成された抵抗
素子が用いられる。

【００４０】したがって、この発明によれば、メモリセ
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、多結晶ポリシリコンで構成された抵
抗素子はバルクトランジスタの上層に形成できるので、
メモリセルのサイズをさらに縮小できる。

【００４１】好ましくは、第２のＮチャネルＭＯＳトラ
ンジスタの電流駆動能力は、第１のＮチャネルＭＯＳト
ランジスタの電流駆動能力の１倍以上２倍以下である。

【００４２】このメモリセルは容量素子を備えるので、
ドライバトランジスタである第２のＮチャネルＭＯＳト
ランジスタの電流駆動能力がアクセストランジスタであ
る第１のＮチャネルＭＯＳトランジスタの電流駆動能力
の１倍以上２倍以下であっても、データの読出動作が安
定して行われる。

【００４３】したがって、この発明によれば、第１のＮ
チャネルＭＯＳトランジスタの電流駆動能力に対して、
第２のＮチャネルＭＯＳトランジスタの電流駆動能力を
通常必要とされる２〜３倍以上とする必要がなく、第２
のＮチャネルＭＯＳトランジスタを小型化でき、メモリ
セルのサイズを縮小できる。

【００４４】好ましくは、複数のメモリセルの各々から
データを読出すとき、複数のメモリセルの各々に対応す
るワード線は、電源電圧以下の電圧が印加される。

【００４５】このメモリセルは、電荷補填回路を備える
ため、アクセストランジスタを駆動するワード線の電圧
をブーストすることなく、電源電圧以下の電圧でデータ
の読出しを行うことができる。

【００４６】したがって、この発明によれば、データの
読出時に記憶ノードの電位変化を小さくすることがで
き、非破壊読出しが実現される。

【００４７】好ましくは、複数のメモリセルの各々に対
応するワード線に印加される電圧は、第１のＮチャネル
ＭＯＳトランジスタの電流駆動能力が第２のＮチャネル
ＭＯＳトランジスタの電流駆動能力の半分以上になるよ
うに設定される。

【００４８】メモリセルに記憶されるデータへのアクセ
ス性を劣化させないように、アクセストランジスタの電
流駆動能力はある程度確保される必要がある。一方、ア
クセストランジスタの電流駆動能力がドライバトランジ
スタである第２のＮチャネルＭＯＳトランジスタの電流
駆動能力の半分以上になるようにワード線に印加される
電圧が設定されることによって、ドライバトランジスタ
とアクセストランジスタとのセルレシオは２以下となる
が、このメモリセルは容量素子を備えるので、メモリセ
ルの動作が安定化される。

【００４９】したがって、この発明によれば、データへ
のアクセス性を劣化させないようにアクセストランジス
タの電流駆動能力を確保しつつ、セルレシオが２以下と
なっても、メモリセルの動作は安定する。

【００５０】好ましくは、抵抗素子は、Ｐチャネル薄膜
トランジスタで構成される。したがって、この発明によ
れば、Ｐチャネル薄膜トランジスタをバルクトランジス
タの上層に形成できるので、メモリセルのサイズを縮小
できる。

【００５１】好ましくは、抵抗素子は、第１および第２
の記憶ノードから漏洩するリーク電流の１０倍以上の電
流供給能力を有する。

【００５２】抵抗素子は、記憶ノードの充電状態が十分
に維持されるのに必要な電流を供給可能であり、記憶ノ
ードの状態を安定させる。

【００５３】したがって、この発明によれば、安定して
メモリセルにデータを記憶することができる。

【００５４】好ましくは、第１および第２の電荷補填回
路は、それぞれ第１および第２のＰチャネル薄膜トラン
ジスタで構成され、第１のＰチャネル薄膜トランジスタ
は、一方が電源ノードに接続され、第１の容量素子を第
１のアクセストランジスタに接続する第１の記憶ノード
に他方が接続され、第２の容量素子を第２のアクセスト
ランジスタに接続する第２の記憶ノードにゲートが接続
され、第２のＰチャネル薄膜トランジスタは、一方が電
源ノードに接続され、他方が第２の記憶ノードに接続さ
れ、ゲートが第１の記憶ノードに接続される。

【００５５】第１および第２の電荷補填回路は、それぞ
れ第１および第２のＰチャネル薄膜トランジスタで構成
され、第１および第２のＰチャネル薄膜トランジスタ
は、交差接続される。

【００５６】したがって、この発明によれば、第１およ
び第２のＰチャネル薄膜トランジスタによってラッチ機
能が構成され、第１および第２の記憶ノードに記憶情報
を保持することができる。

【００５７】好ましくは、第１および第２のメモリセル
は、隣接して配置され、一方のビット線および他方のビ
ット線は、並行して配線される。

【００５８】したがって、この発明によれば、データ読
出動作時にビット線対のノイズの低減を図ることができ
る。

【００５９】また、この発明によれば、半導体記憶装置
は、行列状に配列された複数のメモリセルを含むメモリ
セルアレイと、メモリセルの行および列ごとにそれぞれ
配列される複数のワード線および複数のビット線と、メ
モリセルの行ごとに配列される複数の内部信号線とを備
え、複数のメモリセルの各々は、２進情報で表わされる
記憶情報の１ビット分のデータについて、その論理レベ
ルに応じた電荷を保持する容量素子と、ワード線に印加
される電圧によって駆動され、ビット線と容量素子との
間で電荷のやり取りを行なう第１のトランジスタと、容
量素子から漏洩する電荷をデータの論理レベルに応じて
補填する電荷補填回路と、容量素子を第１のトランジス
タと接続する記憶ノードと電荷補填回路との間に接続さ
れる第２のトランジスタとを含み、第２のトランジスタ
は、内部信号線に印加される電圧によって駆動され、デ
ータの読出時に電荷補填回路を記憶ノードと分離する。

【００６０】この発明による半導体記憶装置において
は、複数のメモリセルの各々は、記憶情報の論理レベル
に対応した電荷を保持する容量素子から漏洩する電荷を
補填する電荷補填回路と、容量素子をアクセストランジ
スタと接続する記憶ノードと電荷補填回路との間に接続
され、データの読出時に電荷補填回路を記憶ノードと分
離する第２のトランジスタとを含む。

【００６１】したがって、この発明によれば、リフレッ
シュ動作を行なうことなく、電荷の漏洩による記憶情報
の消失を防止することができ、さらに、非破壊でデータ
を読出すことができる。

【００６２】好ましくは、電荷補填回路は、第２のトラ
ンジスタに入力ノードが接続される第１のインバータ
と、第１のインバータの出力ノードに入力ノードが接続
され、第１のインバータの入力ノードに出力ノードが接
続される第２のインバータとを含み、第１および第２の
トランジスタは、それぞれ第１および第２のＮチャネル
ＭＯＳトランジスタであり、第１および第２のインバー
タの各々は、一方が電源ノードに接続され、他方が出力
ノードに接続されるＰチャネル薄膜トランジスタと、一
方が出力ノードに接続され、他方が接地ノードに接続さ
れる第３のＮチャネルＭＯＳトランジスタとからなる。

【００６３】メモリセルに含まれるバルクトランジスタ
は、すべてＮチャネルＭＯＳトランジスタから構成さ
れ、さらに、第１および第２のインバータの各々の一部
にＰチャネル薄膜トランジスタが用いられる。

【００６４】したがって、この発明によれば、メモリセ
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、Ｐチャネル薄膜トランジスタはバル
クトランジスタの上層に形成できるので、メモリセルの
サイズをさらに縮小できる。

【００６５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。

【００６６】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。

【００６７】図１を参照して、半導体記憶装置１０は、
制御信号端子１２と、クロック端子１４と、アドレス端
子１６と、データ入出力端子１８とを備える。また、半
導体記憶装置１０は、制御信号バッファ２０と、クロッ
クバッファ２２と、アドレスバッファ２４と、入出力バ
ッファ２６とを備える。さらに、半導体記憶装置１０
は、制御回路２８と、行アドレスデコーダ３０と、列ア
ドレスデコーダ３２と、センスアンプ／入出力制御回路
３４と、メモリセルアレイ３６とを備える。

【００６８】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。

【００６９】制御信号端子１２は、チップセレクト信号
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。クロック端子１４
は、外部クロックＣＬＫおよびクロックイネーブル信号
ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ
０〜Ａｎ（ｎは自然数）を受ける。

【００７０】クロックバッファ２２は、外部クロックＣ
ＬＫを受けて内部クロックを発生し、制御信号バッファ
２０、アドレスバッファ２４、入出力バッファ２６およ
び制御回路２８へ出力する。制御信号バッファ２０は、
クロックバッファ２２から受ける内部クロックに応じ
て、チップセレクト信号／ＣＳ、行アドレスストローブ
信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよ
びライトイネーブル信号／ＷＥを取込んでラッチし、制
御回路２８へ出力する。アドレスバッファ２４は、クロ
ックバッファ２２から受ける内部クロックに応じて、ア
ドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレ
ス信号を発生して行アドレスデコーダ３０および列アド
レスデコーダ３２へ出力する。

【００７１】データ入出力端子１８は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。

【００７２】入出力バッファ２６は、データ書込時は、
クロックバッファ２２から受ける内部クロックに応じ
て、データＤＱ０〜ＤＱｉを取込んでラッチし、内部デ
ータＩＤＱをセンスアンプ／入出力制御回路３４へ出力
する。一方、入出力バッファ２６は、データ読出時は、
クロックバッファ２２から受ける内部クロックに応じ
て、センスアンプ／入出力制御回路３４から受ける内部
データＩＤＱをデータ入出力端子１８へ出力する。

【００７３】制御回路２８は、クロックバッファ２２か
ら受ける内部クロックに応じて、制御信号バッファ２０
からコマンド制御信号を取込み、取込んだコマンド制御
信号に基づいて行アドレスデコーダ３０、列アドレスデ
コーダ３２および入出力バッファ２６を制御する。これ
によって、データＤＱ０〜ＤＱ１５のメモリセルアレイ
３６への読み書きが行なわれる。

【００７４】行アドレスデコーダ３０は、制御回路２８
からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応
するメモリセルアレイ３６上のワード線を選択し、図示
されないワードドライバによって選択されたワード線を
活性化する。また、列アドレスデコーダ３２は、制御回
路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎ
に対応するメモリセルアレイ３６上のビット線対を選択
する。

【００７５】センスアンプ／入出力制御回路３４は、デ
ータ書込時は、入出力バッファ２６から受ける内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ３
２によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ３０によって活性化されたワード線
と、列アドレスデコーダ３２によって選択され、センス
アンプ／入出力制御回路３４によってプリチャージされ
たビット線対とに接続されるメモリセルアレイ３６上の
メモリセルに内部データＩＤＱの書込みが行なわれる。

【００７６】一方、センスアンプ／入出力制御回路３４
は、データ読出時は、データ読出前に列アドレスデコー
ダ３２によって選択されたビット線対を電圧Ｖｃｃ／２
にプリチャージし、選択されたビット線対において読出
データに対応して発生する微小電圧変化を検出／増幅し
て読出データの論理レベルを判定し、入出力バッファ２
６へ出力する。

【００７７】メモリセルアレイは３６は、後述するメモ
リセルが行列状に配列された記憶素子群であり、各行に
対応するワード線を介して行アドレスデコーダ３０と接
続され、また、各列に対応するビット線対を介してセン
スアンプ／入出力制御回路３４と接続される。

【００７８】図２は、半導体記憶装置１０におけるメモ
リセルアレイ３６上に行列上に配列されるメモリセルの
構成を示す回路図である。

【００７９】図２を参照して、半導体記憶装置１０にお
けるメモリセルは、１ビットのデータに対して、そのデ
ータと、そのデータを反転したデータとをそれぞれ記憶
する２つのメモリセル５０Ａ，５０Ｂが割り当てられた
ツインメモリセルの構成をとる。メモリセル５０Ａは、
ＮチャネルＭＯＳトランジスタ５２Ａと、キャパシタ５
４Ａと、電荷補填回路５６Ａとを備え、メモリセル５０
Ｂは、ＮチャネルＭＯＳトランジスタ５２Ｂと、キャパ
シタ５４Ｂと、電荷補填回路５６Ｂとを備える。

【００８０】ＮチャネルＭＯＳトランジスタ５２Ａは、
ビット線対６８Ａ，６８Ｂの一方のビット線６８Ａおよ
びキャパシタ５４Ａに接続され、ゲートがワード線６６
に接続される。ＮチャネルＭＯＳトランジスタ５２Ａ
は、データ書込時およびデータ読出時のみ活性化される
ワード線６６によって駆動され、データ書込時およびデ
ータ読出時のみＯＮし、それ以外のときはＯＦＦする。

【００８１】キャパシタ５４Ａは、電荷を蓄積している
か否かに応じて、２進情報“１”，“０”を記憶する。
キャパシタ５４Ａは、一端がＮチャネルＭＯＳトランジ
スタ５２Ａに接続され、もう一端がセルプレート７０に
接続される。そして、ビット線６８ＡからＮチャネルＭ
ＯＳトランジスタ５２Ａを介して２進情報“１”，
“０”に対応した電圧をキャパシタ５４Ａに印加するこ
とによって、キャパシタ５４Ａの充放電が行なわれ、デ
ータの書込みが行なわれる。

【００８２】電荷補填回路５６Ａは、ＰチャネルＴＦＴ
５６２およびＮチャネルＭＯＳトランジスタ５６４から
なるインバータで構成され、このインバータの入力ノー
ドおよび出力ノードは、それぞれノード６４，６２に接
続される。

【００８３】ＮチャネルＭＯＳトランジスタ５２Ｂは、
ビット線対６８Ａ，６８Ｂのもう一方のビット線６８Ｂ
およびキャパシタ５４Ｂに接続され、ゲートがワード線
６６に接続される。ＮチャネルＭＯＳトランジスタ５２
Ｂは、ＮチャネルＭＯＳトランジスタ５２Ａと共通のワ
ード線６６によって駆動され、データ書込時およびデー
タ読出時のみＯＮし、それ以外のときはＯＦＦする。

【００８４】キャパシタ５４Ｂは、電荷を蓄積している
か否かに応じて、２進情報“１”，“０”を記憶する。
キャパシタ５４Ｂは、一端がＮチャネルＭＯＳトランジ
スタ５２Ｂに接続され、もう一端がセルプレート７０に
接続される。そして、ビット線６８ＢからＮチャネルＭ
ＯＳトランジスタ５２Ｂを介して２進情報“１”，
“０”に対応した電圧をキャパシタ５４Ｂに印加するこ
とによって、キャパシタ５４Ｂの充放電が行なわれ、デ
ータの書込みが行なわれる。キャパシタ５４Ｂは、キャ
パシタ５４Ａが記憶する記憶データが反転されたデータ
を記憶する。

【００８５】電荷補填回路５６Ｂは、ＰチャネルＴＦＴ
５６６およびＮチャネルＭＯＳトランジスタ５６８から
なるインバータで構成され、このインバータの入力ノー
ドおよび出力ノードは、それぞれノード６２，６４に接
続される。

【００８６】なお、ＮチャネルＭＯＳトランジスタ５２
Ａおよびキャパシタ５４Ａ並びにＮチャネルＭＯＳトラ
ンジスタ５２Ｂおよびキャパシタ５４Ｂの構成は、一般
的なＤＲＡＭの構成と同じである。

【００８７】ＰチャネルＴＦＴ５６２，５６６は、多結
晶ポリシリコンで構成された、スイッチング機能を備え
る抵抗素子であり、Ｔ（テラ、「Ｔ」は１０¹²を表わ
す。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０
⁹を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素
子である。

【００８８】なお、この発明においては、抵抗素子とい
った場合、スイッチング機能を備えるものと定抵抗のも
のとの両方を示すものとする。

【００８９】ＰチャネルＴＦＴ５６２は、電源ノード７
２およびノード６２に接続され、ゲートがノード６４に
接続される。また、ＮチャネルＭＯＳトランジスタ５６
４は、ノード６２および接地ノード７４に接続され、ゲ
ートがノード６４に接続される。

【００９０】ＰチャネルＴＦＴ５６６は、電源ノード７
２およびノード６４に接続され、ゲートがノード６２に
接続される。また、ＮチャネルＭＯＳトランジスタ５６
８は、ノード６４および接地ノード７４に接続され、ゲ
ートがノード６２に接続される。

【００９１】半導体記憶装置１０におけるメモリセルに
おいては、このＰチャネルＴＦＴ５６２およびＮチャネ
ルＭＯＳトランジスタ５６４で構成されるインバータ
と、ＰチャネルＴＦＴ５６６およびＮチャネルＭＯＳト
ランジスタ５６８で構成されるインバータとによるラッ
チ機能によって、互いに反転したデータを保持するキャ
パシタ５４Ａ，５４Ｂのリーク電流が補填され、リフレ
ッシュ動作を行なうことなく記憶データが保持される。

【００９２】以下、この半導体記憶装置１０におけるメ
モリセルの動作について説明する。（１）データの書込みこのメモリセル５０Ａ，５０Ｂにおいては、バルクトラ
ンジスタのＯＮ電流は３×１０^-5Ａ（アンペア）程度で
あり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ
１×１０^-11Ａおよび１×１０^-13Ａ程度である。また、
バルクトランジスタのＯＦＦ電流によるノード６２，６
４からのリーク電流は１×１０^-15Ａ程度である。な
お、ここに示した各電流値は、これらの数値に限定され
るものではなく、これらの程度の次数であることを示す
ものである。

【００９３】上述した各電流値であれば、ＰチャネルＴ
ＦＴ５６２，５６６のＯＮ電流は、それぞれノード６
２，６４からのリーク電流を４桁上回るため、電源ノー
ド７２からノード６２，６４を電源電圧に充電すること
ができる。

【００９４】いま、メモリセル５０Ａにデータ“０”が
書込まれると、ノード６２の電圧は０Ｖとなるが、ノー
ド６２が０Ｖとなることのみによっては、ノード６４
は、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０
^-9を表わす。）秒オーダで電源ノード７２から電源電圧
に充電されない。これは、次式において示される。

【００９５】電源ノード７２の電源電圧を２Ｖとし、ノ
ード６４の容量を数ｆＦ（ｆ（フェムト）ファラド、
「ｆ」は１０^-15を表わす。）、たとえば５ｆＦとした
場合、ノード６４において次式が成り立つ。

【００９６】電荷Ｑ＝容量Ｃ×電圧Ｖ＝５ｆ×２＝１×１０^-14 ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０^-11ア
ンペア充電時間ｔ＝Ｑ／Ｉ＝１×１０^-3秒 … したがって、ノード６２が０Ｖとなることのみによって
は、ノード６４が充電されるためには、μ（マイクロ、
「μ」は１０^-6を表わす。）秒からｍ（ミリ）秒オーダ
の時間を要するため、ノード６２の電圧が０Ｖになって
も直ちにノード６４は充電されず、ノード６２は、Ｐチ
ャネルＴＦＴ５６２を介して再び充電されてしまう。

【００９７】しかしながら、この半導体記憶装置１０に
おけるメモリセルにおいては、メモリセル５０Ａにデー
タ“０”が書込まれるのと同時に、メモリセル５０Ｂに
データ“１”が書込まれ、ノード６４は、ビット線６８
ＢからＮチャネルＭＯＳトランジスタ５２Ｂを介してｎ
（ナノ）秒オーダの書込動作時間で電源電圧に直ちに充
電される。そうすると、ＮチャネルＭＯＳトランジスタ
５６４が直ちにＯＮし、これによってノード６２は０Ｖ
に保持される。また、ノード６２が直ちに０Ｖになり、
その状態が維持されることに応じて、ＮチャネルＭＯＳ
トランジスタ５６８はＯＦＦし、かつ、その状態を維持
するので、ノード６４は電源電圧に保持される。

【００９８】このようにして、メモリセル５０Ａ，５０
Ｂにそれぞれ書込まれたデータ“０”，“１”に対応し
て、ノード６２，６４はそれぞれ０Ｖおよび電源電圧と
なり、これらの電圧状態は、電荷補填回路５６Ａ，５６
Ｂが連動することによってラッチされ、その後リフレッ
シュ動作することなく、書込まれたデータの状態が保持
される。

【００９９】メモリセル５０Ａ，５０Ｂは、その回路構
成が同じであるので、メモリセル５０Ａにデータ“１”
が書込まれ、それに対応してメモリセル５０Ｂにデータ
“０”が書込まれるときは、上述したメモリセル５０
Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した
動作と同様の動作が行なわれるので、その説明は繰り返
さない。

【０１００】（２）データの読出し半導体記憶装置１０におけるメモリセルからのデータの
読出しは、メモリセル５０Ａ，５０Ｂにおいて、一般的
なＤＲＡＭと同じ動作で行なわれる。すなわち、予めビ
ット線６８Ａ，６８Ｂが電圧Ｖｃｃ／２にプリチャージ
され、データの読出しに際して、ブーストされた電源電
圧がワード線６６に印加されてワード線６６が活性化さ
れる。これによって、メモリセル５０Ａ，５０Ｂにおい
てＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂがそれ
ぞれＯＮし、キャパシタ５４Ａ，５４Ｂの蓄電状態に応
じてビット線６８Ａ，６８Ｂにそれぞれ現われた微小な
電圧変化が図示しないセンスアンプによって比較され、
プリチャージ電圧１／２Ｖｃｃからの電圧変化の方向に
応じて、ビット線対６８Ａ，６８Ｂの電圧が電圧Ｖｃｃ
および接地電圧ＧＮＤのいずれかまで増幅される。この
ビット線６８Ａの電圧レベルが記憶データの状態に対応
する。

【０１０１】ここで、ツインメモリセルの構成をとる半
導体記憶装置１０においては、シングルメモリセルの半
導体記憶装置と比較してデータを高速に読出すことがで
きる。これは、以下の理由による。シングルメモリセル
の半導体記憶装置においては、ビット線の電圧はプリチ
ャージ電圧１／２Ｖｃｃと比較される。これに対して、
半導体記憶装置１０においては、メモリセル５０Ａ，５
０Ｂはそれぞれ互いに反転されたデータを記憶している
ので、データの読出しにおいて、ビット線対６８Ａ，６
８Ｂの電圧はプリチャージ電圧１／２Ｖｃｃからそれぞ
れ反対方向に微小変化し、ビット線対６８Ａ，６８Ｂの
電位差がセンスアンプによって直接比較される。したが
って、半導体記憶装置１０においては、シングルメモリ
セルの半導体記憶装置と比較して、センスアンプによっ
て２倍の振幅でデータが検出されることになり、メモリ
セルから高速にデータが読出される。

【０１０２】また、データが読出されると、ビット線対
６８Ａ，６８Ｂの電圧がそれぞれ電圧Ｖｃｃおよび接地
電圧ＧＮＤのいずれかに増幅されている状態で、再びワ
ード線６６が活性化され、ＮチャネルＭＯＳトランジス
タ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂが
それぞれ再チャージされる。こうして、上述した（１）
と同様の動作で、データの再書込みが行なわれる。

【０１０３】ここで、この半導体記憶装置１０において
は、データ読出時にワード線６６に印加される電圧は、
電源電圧をブーストした電圧とすることなく、電源電圧
以下の電圧とすることができる。

【０１０４】ワード線６６への印加電圧を電源電圧がブ
ーストされた電圧とすると、データの読出しに際してメ
モリセル５０Ａ，５０Ｂに記憶されていたデータが破壊
され、データの再書込みが必要となる。これは、次の理
由による。すなわち、データ読出後のノード６２の電位
は、ビット線６８Ａの容量とキャパシタ５４Ａの容量と
によって決まり、データ読出後のノード６４の電位は、
ビット線６８Ｂの容量とキャパシタ５４Ｂの容量とによ
って決まる。ここで、ビット線対６８Ａ，６８Ｂの容量
は、キャパシタ５４Ａ，５４Ｂの容量の１０倍以上はあ
るため、データ読出後のノード６２，６４の電位は、デ
ータ読出前の電位よりビット線対６８Ａ，６８Ｂの電位
に近くなるからである。

【０１０５】しかしながら、この半導体記憶装置１０に
おけるメモリセルは、一般的なＤＲＡＭと異なり、電荷
補填回路５６Ａ，５６Ｂを備え、電荷補填回路５６Ａ，
５６Ｂは、それぞれノード６２と接続されたＮチャネル
ＭＯＳトランジスタ５６４およびノード６４と接続され
たＮチャネルＭＯＳトランジスタ５６８を含む。そし
て、これらのＮチャネルＭＯＳトランジスタ５６４，５
６８の作用によって、ワード線６６の電圧をブーストす
ることなく電源電圧以下にすることができる。以下、そ
の理由について説明する。

【０１０６】メモリセル５０Ａ，５０Ｂにそれぞれデー
タ“０”，“１”が記憶されているときは、Ｎチャネル
ＭＯＳトランジスタ５６４，５６８はそれぞれＯＮ，Ｏ
ＦＦしており、ＮチャネルＭＯＳトランジスタ５６４
は、ノード６２から電荷を引き抜き、ＮチャネルＭＯＳ
トランジスタ５６８は、ノード６４から電荷を引き抜か
ない。

【０１０７】一方、メモリセル５０Ａ，５０Ｂにそれぞ
れデータ“１”，“０”が記憶されているときは、Ｎチ
ャネルＭＯＳトランジスタ５６４，５６８はそれぞれＯ
ＦＦ，ＯＮしており、ＮチャネルＭＯＳトランジスタ５
６４は、ノード６２から電荷を引き抜かず、Ｎチャネル
ＭＯＳトランジスタ５６８は、ノード６４から電荷を引
き抜いている。

【０１０８】したがって、この電荷補填回路５６Ａ，５
６Ｂは、データの読出時に、ＮチャネルＭＯＳトランジ
スタ５６４，５６８によってノード６２，６４の電荷を
引き抜くか否かという機能も有する。そして、この機能
によって、キャパシタ５４Ａ，５４Ｂの電荷の状態をそ
れぞれビット線６８Ａ，６８Ｂに完全に伝えなくてもデ
ータの読出しが可能となる。

【０１０９】以下、メモリセル５０Ａ，５０Ｂにそれぞ
れデータ“０”，“１”が記憶されており、データの読
出しが行なわれる場合について説明する。なお、メモリ
セル５０Ａ，５０Ｂにそれぞれデータ“１”，“０”が
記憶されている場合については、メモリセル５０Ａ，５
０Ｂの動作が入れ替わるだけであるので、その場合の説
明は繰り返さない。

【０１１０】データの読出時、メモリセル５０Ａにおい
ては、ビット線６８ＡからＮチャネルＭＯＳトランジス
タ５２Ａを介して流入する電荷をＮチャネルＭＯＳトラ
ンジスタ５６４が引き抜くので、ワード線６６の電圧が
ブーストされていなくても、ビット線６８Ａの電圧は、
データ“０”が検出できる程度にプリチャージ電圧１／
２Ｖｃｃから低下する。一方、ノード６２の電圧変化
は、ＮチャネルＭＯＳトランジスタ５６４がノード６２
上の電荷を引き抜いているため、０Ｖから小さい範囲に
抑えられる。

【０１１１】一方、メモリセル５０Ｂにおいては、Ｎチ
ャネルＭＯＳトランジスタ５６４によるノード６２上の
電荷の引抜き効果によってノード６２の電圧変化が０Ｖ
から小さい範囲に抑えられることから、ＮチャネルＭＯ
Ｓトランジスタ５６８はＯＦＦ状態を維持し、Ｎチャネ
ルＭＯＳトランジスタ５６８はノード６４から電荷を引
抜かない。そして、ノード６４からＮチャネルＭＯＳト
ランジスタ５２Ｂを介してビット線６８Ｂに流出する電
荷をＰチャネルＴＦＴ５６６が補充するので、ワード線
６６の電圧がブーストされていなくても、ビット線６８
Ｂの電圧は、データ“１”が検出できる程度にプリチャ
ージ電圧１／２Ｖｃｃから上昇する。

【０１１２】なお、ＰチャネルＴＦＴ５６６のＯＮ電流
は、ＮチャネルＭＯＳトランジスタ５２ＢのＯＮ電流に
比較して小さいので、ＮチャネルＭＯＳトランジスタ５
２ＢがＯＮした直後はノード６４の電圧がプリチャージ
電圧１／２Ｖｃｃに近い値に低下するが、電源電圧Ｖｃ
ｃが２Ｖであり、電荷補填回路５６Ａを構成するインバ
ータの論理しきい値電圧（出力電圧が急激に変化すると
きの入力電圧）が０．３Ｖ程度に設計されるので、メモ
リセル５０ＡにおけるＮチャネルＭＯＳトランジスタ５
６４がＯＦＦすることはない。また、データ読出動作が
終了し、ＮチャネルＭＯＳトランジスタ５２ＢがＯＦＦ
した後は、ＰチャネルＴＦＴ５６６がノード６４上に電
荷を補充するので、ノード６４は電源電圧Ｖｃｃに復帰
する。

【０１１３】このように、ワード線６６の電圧がブース
トされていなくても、メモリセル５０Ａ，５０Ｂからの
データの読出しが可能であり、メモリセル５０Ａ，５０
Ｂに記憶されているデータの状態を破壊することなく、
ビット線６８Ａ，６８Ｂへデータを読出すことができ
る。

【０１１４】以上のようにして、半導体記憶装置１０に
おけるメモリセルに対するデータの読み書きが行なわ
れ、また、ワード線６６の電圧をブーストせずにデータ
の非破壊読出しを行なうこともできる。

【０１１５】なお、ワード線６６への印加電圧の下限に
ついては、後述するセルレシオの関係から、アクセスト
ランジスタであるＮチャネルＭＯＳトランジスタ５２
Ａ，５２Ｂの電流駆動能力がドライバトランジスタであ
るＮチャネルＭＯＳトランジスタ５６４，５６８の電流
駆動能力の半分以上（セルレシオが２以下）になるよう
に決定すればよい。

【０１１６】このメモリセル５０Ａ，５０Ｂにおいて、
ＰチャネルＴＦＴ５６２，５６６を用いたのは、Ｐチャ
ネルＴＦＴ５６２，５６６はＮチャネルＭＯＳトランジ
スタ５６４，５６８の上層に形成することができ、ツイ
ンメモリセル化によるセル面積の増大を抑えるためであ
る。これによって、１ビット当りのバルクトランジスタ
数は４個となり、６個のバルクトランジスタから構成さ
れる標準のＳＲＡＭに比べてセル面積が縮小される。

【０１１７】さらに、このメモリセル５０Ａ，５０Ｂに
おける特徴の１つとして、セルレシオを１に近い値（レ
シオレス）とすることができる。

【０１１８】セルレシオとは、メモリセルにおけるドラ
イバトランジスタ（図１０，１１に示したＳＲＡＭのメ
モリセル７００，７５０におけるＮチャネルＭＯＳトラ
ンジスタ７０２，７０４、および図２に示したメモリセ
ル５０Ａ，５０ＢにおけるＮチャネルＭＯＳトランジス
タ５６４，５６８）と、アクセストランジスタ（図１
０，１１に示したＳＲＡＭのメモリセル７００，７５０
におけるＮチャネルＭＯＳトランジスタ７０６，７０
８、および図２に示したメモリセル５０Ａ，５０Ｂにお
けるＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂ）と
の電流駆動能力比であり、一般に、ＳＲＡＭにおいて
は、メモリセルの動作を安定させるために、セルレシオ
は２〜３以上にすることとされている。このことは、Ｓ
ＲＡＭにおいては、一定のセルレシオを確保するため
に、ドライバトランジスタのゲート幅をアクセストラン
ジスタのゲート幅より大きくする必要があることを意味
する。

【０１１９】一方、このメモリセル５０Ａ，５０Ｂにお
いては、ノード６２，６４にそれぞれ接続されるキャパ
シタ５４Ａ，５４Ｂが設けられる。このため、アクセス
トランジスタ５２Ａ，５２Ｂがそれぞれノード６２，６
４を駆動する能力は、キャパシタ５４Ａ，５４Ｂによっ
て抑えられる。すなわち、ドライバトランジスタ５６
４，５６８およびアクセストランジスタ５２Ａ，５２Ｂ
自体をレシオレスとしても、キャパシタ５４Ａ，５４Ｂ
によって、セルレシオを設けたのと同等の効果が得られ
る。したがって、従来のＳＲＡＭのように、セルレシオ
を確保するためドライバトランジスタのゲート幅をアク
セストランジスタのゲート幅より大きくする必要がな
く、セル面積の縮小を図ることができる。

【０１２０】なお、メモリセルの動作の安定性を考慮す
ると、メモリセル５０Ａ，５０Ｂにおいても、ＳＲＡＭ
と同等のセルレシオを有する必要はないが、多少のセル
レシオを設けることは、動作の安定化をさらに高めるた
めには望ましい。

【０１２１】これまでは、電荷補填回路５６Ａ，５６Ｂ
においてＴＦＴを用いる構成について説明したが、ＴＦ
Ｔに代えて高抵抗を用いても同様の効果を有するメモリ
セルを実現することができる。

【０１２２】図３は、図２のメモリセル５０Ａ，５０Ｂ
におけるＰチャネルＴＦＴ５６２，５６６に代えて、そ
れぞれ高抵抗３５６２，３５６６を含む電荷補填回路５
６Ｃ，５６Ｄをそれぞれ備えたメモリセル５０Ｃ，５０
Ｄの回路構成を示した回路図である。高抵抗３５８２，
３６０２以外のメモリセル５０Ｃ，５０Ｄの回路構成
は、それぞれメモリセル５０Ａ，５０Ｂの回路構成と同
じであるので、それらの説明は繰り返さない。

【０１２３】なお、以下の説明では、メモリセル５０
Ｃ，５０Ｄにそれぞれデータ“０”，“１”が書込まれ
ている状態について説明する。メモリセル５０Ｃ，５０
Ｄにそれぞれデータ“１”，“０”が書込まれている状
態についても、同様に考えることができるので、その場
合の説明は繰り返さない。

【０１２４】図３を参照して、メモリセル５０Ｃ，５０
Ｄにそれぞれデータ“０”，“１”が書込まれている状
態では、ノード６２の電圧は０Ｖであり、ノード６４の
電圧は電源電圧Ｖｃｃである。ここで、メモリセル５０
Ｃにおいて、電源ノード７２から高抵抗３５６２および
ＮチャネルＭＯＳトランジスタ５６４を介して常時電流
が流れることになるので、高抵抗３５６２として抵抗値
の高い抵抗を用いなければ、データの読み書きを行なっ
ていないスタンバイ期間中の電流（以下、スタンバイ電
流と称する。）が増加することとなる。

【０１２５】一方、高抵抗３５６６の抵抗値が高すぎる
と、ノード６４においてＮチャネルＭＯＳトランジスタ
５６８からリークするリーク電流が無視できなくなり、
ノード６４の電位が低下する。

【０１２６】したがって、少なくとも、リーク電流の１
０倍程度の電流を高抵抗３５６６から供給することが、
ノード６４の状態を安定させるために必要となる。電源
電圧を２Ｖとし、リーク電流を１×１０^-15Ａとする
と、高抵抗３５６６にリーク電流の１０倍の電流１×１
０^-14Ａを流すためには、高抵抗３５６６の抵抗値は２
×１０¹⁴Ω（オーム）以下であればよいことになる。

【０１２７】以上の説明は、メモリセル５０Ｃ，５０Ｄ
にそれぞれデータ“１”，“０”が書込まれている状態
について考えれば、高抵抗３５６２についてもあてはま
る。

【０１２８】一方、高抵抗３５６２，３５６６の抵抗値
の下限は、このメモリセル５０Ｃ，５０Ｄが搭載される
半導体記憶装置１０のメモリ容量とスタンバイ電流の仕
様によって定められる。たとえば、メモリ容量が４Ｍ
（メガ、「Ｍ」は１０⁶を表わす。）ビットである場合
に、スタンバイ電流を１０μＡに抑えるためには、１メ
モリセル当りの高抵抗を流れる電流Ｉは、Ｉ＝（１０×
１０^-6Ａ）／（４×１０ ⁶ビット）＝２．５×１０^-12Ａ
となる。したがって、電源電圧が２Ｖであるので、高抵
抗３５６２，３５６６の抵抗値は、Ｒ＝２Ｖ／（２．５
×１０^-12Ａ）＝８×１０¹¹Ωとなる。以上より、上記
条件においては、高抵抗３５６２，３５６６の抵抗値
は、８×１０¹¹Ω〜２×１０¹⁴Ωであればよい。

【０１２９】以上のように、実施の形態１による半導体
記憶装置１０によれば、電荷補填回路５６Ａ，５６Ｂを
それぞれ含むメモリセル５０Ａ，５０Ｂによるツインメ
モリセルを備えるので、従来のＤＲＡＭと比較してリフ
レッシュ動作が不要であり、また、高速にデータの読出
しが可能であり、さらに、データの非破壊読出しが可能
なメモリセルが実現できる。

【０１３０】また、実施の形態１による半導体記憶装置
１０によれば、電荷補填回路５６Ａ，５６Ｂの一部にＴ
ＦＴもしくは高抵抗を用い、さらに、ドライバトランジ
スタおよびアクセストランジスタのセルレシオをレシオ
レスとしたので、従来のＳＲＡＭと比較してセル面積が
縮小されたメモリセルが実現できる。

【０１３１】［実施の形態２］実施の形態２による半導
体記憶装置１１０は、実施の形態１による半導体記憶装
置１０のメモリセル５０Ａ，５０Ｂにおいて、電荷補填
回路５６Ａ，５６ＢにおけるＮチャネルＭＯＳトランジ
スタ５６４，５６８を含まないメモリセルを備える。

【０１３２】実施の形態２による半導体記憶装置１１０
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０の全体構成と同じであるので、その説明
は繰り返さない。

【０１３３】図４は、半導体記憶装置１１０におけるメ
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。

【０１３４】図４を参照して、半導体記憶装置１１０に
おけるメモリセルは、メモリセル１５０Ａ，１５０Ｂの
ツインメモリセルで構成される。メモリセル１５０Ａ，
１５０Ｂの回路構成は、実施の形態１で説明したメモリ
セル５０Ａ，５０Ｂの電荷補填回路５６Ａ，５６Ｂにお
いて、それぞれＮチャネルＭＯＳトランジスタ５６４，
５６８を備えない構成となっている。メモリセル１５０
Ａ，１５０Ｂにおけるその他の回路構成は、実施の形態
１で説明したメモリセル５０Ａ，５０Ｂの回路構成とそ
れぞれ同じであるので、その説明は繰り返さない。

【０１３５】また、メモリセル１５０Ａ，１５０Ｂにお
けるＰチャネルＴＦＴ５６２，５６６以外の部分である
ＮチャネルＭＯＳトランジスタ５２Ａ，５２Ｂおよびキ
ャパシタ５４Ａ，５４Ｂの構成および機能並びにノード
６２，６４の接続構成についても、実施の形態１と同じ
であるので、それらの説明は繰り返さない。

【０１３６】メモリセル１５０Ａ，１５０Ｂにおいて
は、このＰチャネルＴＦＴ５６２，５６６によって、ノ
ード６２，６４からのリーク電流が補填され、リフレッ
シュ動作を行なうことなく記憶データが保持される。

【０１３７】以下、このメモリセル１５０Ａ，１５０Ｂ
の動作について説明する。（１）データの書込み以下の説明では、メモリセル１５０Ａ，１５０Ｂにそれ
ぞれデータ“０”，“１”が書込まれる場合について説
明するが、メモリセル１５０Ａ，１５０Ｂにそれぞれデ
ータ“１”，“０”が書込まれる場合についても、同様
に考えることができるので、その場合の説明は省略す
る。

【０１３８】データ書込時のビット線６８Ａ，６８Ｂ、
ワード線６６、ＮチャネルＭＯＳトランジスタ５２Ａ，
５２Ｂおよびキャパシタ５４Ａ，５４Ｂの動作もしくは
状態については、実施の形態１と同じである。

【０１３９】データの書込みに際してワード線６６が活
性化されると、メモリセル１５０ＡにおいてＮチャネル
ＭＯＳトランジスタ５２Ａが駆動され、ビット線６８Ａ
からＮチャネルＭＯＳトランジスタ５２Ａを介してノー
ド６２に０Ｖの電圧が印加されることによって、メモリ
セル１５０ＢのＰチャネルＴＦＴ５６６がＯＮする。

【０１４０】一方、メモリセル１５０ＡにおいてＮチャ
ネルＭＯＳトランジスタ５２Ａが駆動されるのと同時
に、メモリセル１５０ＢにおいてもＮチャネルＭＯＳト
ランジスタ５２Ｂが駆動され、ビット線６８ＢからＮチ
ャネルＭＯＳトランジスタ５２Ｂを介してノード６４に
電源電圧Ｖｃｃが印加されることによって、メモリセル
１５０ＡのＰチャネルＴＦＴ５６２がＯＦＦする。

【０１４１】したがって、その後、データの書込は終了
したものとしてワード線６６が非活性化され、Ｎチャネ
ルＭＯＳトランジスタ５２Ａ，５２ＢがＯＦＦしても、
ノード６２はＬレベルに維持され、ノード６４はＨレベ
ルに維持される。

【０１４２】ここで、メモリセル１５０Ａにおいては、
ノード６２をＬレベルに強力にプルダウンするＮチャネ
ルＭＯＳトランジスタが備えられていないため、Ｐチャ
ネルＴＦＴ５６２のＯＦＦ電流によるキャパシタ５４へ
の電流リークが考えられるが、ＰチャネルＴＦＴ５６２
のＯＦＦ電流をキャパシタ５４の蓄電状態に影響を与え
るリーク電流と比較して十分小さくすることで、具体的
には、ＰチャネルＴＦＴ５６２のＯＦＦ電流をノード６
２からのリーク電流の１／１０より小さくなるように設
定することで、ノード６２をＬレベルに強力にプルダウ
ンするＮチャネルＭＯＳトランジスタを備えなくてもノ
ード６２はＬレベルに維持される。

【０１４３】（２）データの読出しデータの読出動作については、基本的な動作に関しては
実施の形態１と同じであるので、その説明は省略する
が、実施の形態２においては、実施の形態１におけるメ
モリセル５０Ａ，５０Ｂにそれぞれ含まれるＮチャネル
ＭＯＳトランジスタ５６４，５６８を備えていないた
め、実施の形態２におけるメモリセル１５０Ａ，１５０
Ｂは、実施の形態１で説明したようなＮチャネルＭＯＳ
トランジスタ５６４，５６８によるノード６２，６４の
電荷の引抜き機能を有さず、実施の形態２では、実施の
形態１のようにワード線６６の電圧を下げることはでき
ない。したがって、この半導体記憶装置１１０において
は、一般的なＤＲＡＭと同様に、ワード線６６には電源
電圧をブーストした電圧が印加される。

【０１４４】以上のようにして、メモリセル１５０Ａ，
１５０Ｂに対する記憶データの読み書きが行なわれる。

【０１４５】この実施の形態２による半導体記憶装置１
１０の１ビットあたりのバルクトランジスタ数は２個で
あり、６個のバルクトランジスタから構成される標準の
ＳＲＡＭに比べて大幅にセル面積を縮小できる。

【０１４６】以上のように、実施の形態２による半導体
記憶装置１１０によれば、電荷の補填が可能なＰチャネ
ルＴＦＴ５６２，５６６をそれぞれ含むメモリセル１５
０Ａ，１５０Ｂによるツインメモリセルを備えるので、
従来のＤＲＡＭと比較してリフレッシュ動作が不要であ
り、特に、従来のＳＲＡＭと比較してセル面積が大幅に
縮小されるメモリセルが実現できる。

【０１４７】［実施の形態３］実施の形態１，２による
半導体記憶装置１０，１１０のメモリセルがツインメモ
リセルで構成されるのに対し、実施の形態３による半導
体記憶装置２１０のメモリセルはシングルメモリセルで
構成され、データ読出時に電荷補填回路がキャパシタか
ら分離されることによって、データの非破壊読出しが実
現される。

【０１４８】図５は、半導体記憶装置２１０におけるメ
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。

【０１４９】図５を参照して、メモリセル２５０は、Ｎ
チャネルＭＯＳトランジスタ５２と、キャパシタ５４
と、電荷補填回路２５６と、ＮチャネルＭＯＳトランジ
スタ７６とを備える。電荷補填回路２５６は、インバー
タ５８，６０と、ノード２６２，２６４とを含み、イン
バータ５８は、ＰチャネルＴＦＴ５８２およびＮチャネ
ルＭＯＳトランジスタ５８４からなり、インバータ６０
は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳト
ランジスタ６０４からなる。

【０１５０】ＮチャネルＭＯＳトランジスタ５２は、ビ
ット線６８およびキャパシタ５４に接続され、ゲートが
ワード線６６に接続される。ＮチャネルＭＯＳトランジ
スタ５２は、データ書込時およびデータ読出時に活性化
されるデータ線６６によって駆動され、データ書込みお
よびデータ読出時にメモリセル２５０をビット線６８と
電気的に接続するアクセストランジスタであり、その機
能および動作は、実施の形態１，２で説明したＮチャネ
ルＭＯＳトランジスタ５２Ａと同じである。

【０１５１】キャパシタ５４は、一端がＮチャネルＭＯ
Ｓトランジスタ５２に接続され、もう一端がセルプレー
ト７０に接続される。キャパシタ５４の機能も、実施の
形態１，２で説明したキャパシタ５４Ａと同じである。

【０１５２】ＮチャネルＭＯＳトランジスタ７６は、キ
ャパシタ５４をＮチャネルＭＯＳトランジスタ５２と接
続するノード７８およびノード２６２に接続され、ゲー
トが内部信号線８０に接続される。ＮチャネルＭＯＳト
ランジスタ７６は、図示されない制御回路から内部信号
線８０に出力された内部信号／Ｒによって駆動され、内
部信号／ＲがＬレベルであるとき、電荷補填回路２５６
をノード７８から分離する。

【０１５３】図６は、内部信号／Ｒの状態変化を示すタ
イミングチャートである。図６を参照して、内部信号／
Ｒは、チップセレクト信号／ＣＳおよびライトイネーブ
ル信号／ＷＥがいずれもＨレベルであるスタンバイ期間
中（タイミングＴ１以前）は、Ｈレベルとなる。また、
内部信号／Ｒは、チップセレクト信号／ＣＳおよびライ
トイネーブル信号／ＷＥがそれぞれＬレベル，Ｈレベル
であるデータ読出動作中（タイミングＴ１〜Ｔ２）は、
Ｌレベルとなる。さらに、内部信号／Ｒは、チップセレ
クト信号／ＣＳおよびライトイネーブル信号／ＷＥがい
ずれもＬレベルであるデータ書込動作中（タイミングＴ
２〜Ｔ３）は、Ｈレベルとなる。

【０１５４】したがって、再び図５を参照して、Ｎチャ
ネルＭＯＳトランジスタ７６は、データ読出動作時のみ
非活性化され、データ読出動作中は、電荷補填回路２５
６をノード７８と分離する。

【０１５５】ＰチャネルＴＦＴ５８２は、電源ノード７
２およびノード２６４に接続され、ゲートがノード２６
２に接続される。また、ＮチャネルＭＯＳトランジスタ
５８４は、ノード２６４および接地ノード７４に接続さ
れ、ゲートがノード２６２に接続される。

【０１５６】ＰチャネルＴＦＴ６０２は、電源ノード７
２およびノード２６２に接続され、ゲートがノード２６
４に接続される。また、ＮチャネルＭＯＳトランジスタ
６０４は、ノード２６２および接地ノード７４に接続さ
れ、ゲートがノード２６４に接続される。

【０１５７】メモリセル２５０においては、このインバ
ータ５８とインバータ６０とによって構成されるラッチ
機能によって、キャパシタ５４のリーク電流が補填さ
れ、リフレッシュ動作を行なうことなく記憶データが保
持される。

【０１５８】以下、このメモリセル２５０の動作につい
て説明する。（１）データ“０”の書込みデータ書込時は、内部信号／Ｒに応じてＮチャネルＭＯ
Ｓトランジスタ７６がＯＮしており、電荷補填回路２５
６は、ノード７８と電気的に接続されている。

【０１５９】このメモリセル２５０においては、バルク
トランジスタのＯＮ電流は３×１０ ^-5Ａ（アンペア）程
度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それ
ぞれ１×１０^-11Ａおよび１×１０^-13Ａ程度である。ま
た、キャパシタ５４およびバルクトランジスタのＯＦＦ
電流によるノード２６２，２６４からのリーク電流は１
×１０^-15Ａ程度である。なお、ここに示した各電流値
は、これらの数値に限定されるものではなく、これらの
程度の次数であることを示すものである。

【０１６０】上述した各電流値であれば、ＴＦＴのＯＮ
電流は、ノード２６２，２６４からのリーク電流を４桁
上回るため、電源ノード７２からノード２６２，２６４
を電源電圧に充電することができる。

【０１６１】ノード２６２の容量は、キャパシタ５４の
容量、トランジスタのゲート容量、活性領域の接合容量
などによるものであるが、記憶データが安定的に読出さ
れるために、ノード２６２の容量は、少なくとも５ｆＦ
（５ｆ（フェムト）ファラド、「ｆ」は１０^-15を表わ
す。）以上になるように設計される。一方、ノード２６
４の容量は、トランジスタのゲート容量、活性領域の接
合容量などによるものであるが、ノード２６４の容量
は、一般的なＳＲＡＭと同様に、１ｆＦ程度である。ノ
ード２６２の容量が上述した最小値の５ｆＦであり、ノ
ード２６４の容量が１ｆＦであれば、ノード２６２，２
６４の容量比は５となる。

【０１６２】この容量比をどの程度にするのが好ましい
かは、このメモリセル２５０にデータ“０”を書込むこ
とができる条件によって決まる。以下、この条件につい
て説明する。

【０１６３】メモリセル２５０にデータ“０”が書込ま
れると、ノード２６２の電圧は０Ｖとなるが、通常の書
込動作時間であるｎ（ナノ、「ｎ」は１０^-9を表わ
す。）秒オーダでは、ノード２６４は、電源ノード７２
から電源電圧に充電されない。これは、次式において示
される。

【０１６４】いま、電源ノード７２の電源電圧を２Ｖと
した場合、ノード２６４において次式が成り立つ。

【０１６５】電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０^-15 ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０^-11ア
ンペア充電時間ｔ＝Ｑ／Ｉ＝２×１０^-4秒 … したがって、ノード２６４が充電されるためには、μ
（マイクロ、「μ」は１０^-6を表わす。）秒オーダの時
間を要する。そうすると、ノード２６２の電圧が０Ｖに
なっても、直ちにノード２６４は電源電圧に充電されな
いので、ノード２６２は、電源ノード７２からＰチャネ
ルＴＦＴ６０２を介して充電され始める。そして、ノー
ド２６４に比べてノード２６２の充電速度が速いと、ノ
ード２６４が充電されてＰチャネルＴＦＴ６０２がＯＦ
Ｆする前にノード２６２が再充電されてしまうことにな
り、一旦ノード２６２に書込まれたデータ“０”は、最
終的にデータ“１”となって、書込エラーが発生する。

【０１６６】しかしながら、上述したノード２６２，２
６４の容量比が大きければ、ノード２６４の充電速度が
ノード２６２の充電速度を上回り、ノード２６２が再充
電される前にＰチャネルＴＦＴ６０２がＯＦＦし、ま
た、ＮチャネルＭＯＳトランジスタ６０４がＯＮするの
で、ノード２６２はＮチャネルＭＯＳトランジスタ６０
４によって０Ｖにプルダウンされ、書込エラーは発生し
ない。

【０１６７】このノード６２，６４の容量比は、Ｎチャ
ネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトラ
ンジスタ６０４とのしきい値電圧のばらつきを考慮する
と、最低限５程度あればよいと考えられる。そして、デ
ータの書込みをさらに安定的に実現するために、ノード
２６２と接続されるキャパシタ５４が設けられ、キャパ
シタ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程
度にすれば、ノード２６２，２６４の容量比は２０程度
となり、データの書込みはさらに安定化される。なお、
ＰチャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２との
ＯＮ電流の比が１０倍程度ばらつくこと、およびＮチャ
ネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトラ
ンジスタ６０４とのしきい値電圧がばらつくことを考慮
すると、ノード６２，６４の容量比は２０以上であるこ
とが望ましい。

【０１６８】以上のように、ノード２６２，２６４に容
量比を設けることによって、ノード２６４が電源電圧に
充電される前にワード線６６を非活性化しても、データ
“０”の書込みにおける書込エラーは発生しない。そし
て、ノード２６４の電圧が所定の電圧を超えるとＮチャ
ネルＭＯＳトランジスタ６０４がＯＮし、これによって
ノード２６２は０Ｖに保持され、その後リフレッシュ動
作することなく、書込まれたデータ“０”の状態が保持
される。

【０１６９】なお、この実施の形態３では、データの書
込みを安定的に実現するためにキャパシタ５４を設けて
いるが、キャパシタ５４を設けることなくトランジスタ
のゲート容量などでノード２６２，２６４の容量比が十
分に確保できれば、キャパシタ５４を不要とすることも
できる。

【０１７０】（２）データ“１”の書込みメモリセル２５０にデータ“１”が書込まれるときは、
ノード２６２は、ビット線６８からＮチャネルＭＯＳト
ランジスタ５２を介して直ちに充電され、これに応じて
ＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、
ノード２６４は直ちに０Ｖとなる。したがって、ノード
２６２，２６４の電圧は早期に安定し、データ“１”の
書込みの際にＴＦＴの性能による影響を受けることはな
い。

【０１７１】そして、上述したように、ＰチャネルＴＦ
Ｔ６０２のＯＮ電流は、ノード２６２からのリーク電流
を４桁上回るため、ノード２６２はＰチャネルＴＦＴ６
０２によって電源電圧に保持され、その後リフレッシュ
動作することなく、書込まれたデータ“１”の状態が保
持される。

【０１７２】図７，８は、上述した書込動作におけるノ
ード６２，６４の電位変化を示す図である。図７は、メ
モリセル２５０にデータ“０”が書込まれるときのノー
ド２６２，２６４の電位変化を示す図であり、図８は、
メモリセル２５０にデータ“１”が書込まれるときのノ
ード２６２，２６４の電位変化を示す図である。

【０１７３】まず、メモリセル２５０にデータ“０”が
書込まれるときのノード２６２，２６４の電位変化につ
いて説明する。

【０１７４】図７を参照して、破線はノード２６２の電
位変化を示し、実線はノード２６４の電位変化を示す。
また、電源電圧は２Ｖとし、インバータ６０の論理しき
い値電圧（出力電圧が急激に変化するときの入力電圧）
は０．３Ｖとする。そして、時刻Ｔ１でワード線６６が
活性化されるとする。

【０１７５】時刻Ｔ１においてワード線６６が活性化さ
れると、ノード２６２の電荷は、ＮチャネルＭＯＳトラ
ンジスタ５２を介してビット線６８へ引き抜かれ、ノー
ド２６２の電位は直ちに０Ｖとなる。これに応じて、ノ
ード２６４は、電源ノード７２からＰチャネルＴＦＴ５
８２を介して充電され始めるが、ＴＦＴのＯＮ電流はバ
ルクトランジスタのＯＮ電流よりも小さく、ノード２６
４は直ちに充電されないため、ノード２６２も、電源ノ
ード７２からＰチャネルＴＦＴ６０２を介して充電され
始める。ただし、ノード２６２，２６４の容量比の関係
上、ノード２６２の充電速度は、ノード２６４の充電速
度に比べて遅い。そして、ワード線６６は、時刻Ｔ１の
数１０μ秒後に非活性化される。

【０１７６】ノード２６４の電位が時刻Ｔ１から約３０
μ秒の時刻Ｔ２においてインバータ６０の論理しきい値
電圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジス
タ６０４がＯＮし、これに応じてノード２６２は０Ｖと
なり、書込まれたデータ“０”の状態が安定する。な
お、ノード２６４の電位がインバータ６０の論理しきい
値電圧０．３Ｖを超えるまでにかかる時間約３０μ秒
は、次式に基づいて確認される。

【０１７７】ノード２６４の電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×０．３＝３×１０^-16 ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０^-11Ａ論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ＝３×１０^-5秒 … 一方、ノード２６４は、ＰチャネルＴＦＴ５８２によっ
て充電され続け、上述した式で示されたように、ノー
ド２６４の充電が開始される時刻から約２００μ秒後の
時刻Ｔ３で電源電圧の２Ｖに充電される。

【０１７８】次に、メモリセル２５０にデータ“１”が
書込まれる際のノード２６２，２６４の電位変化につい
て説明する。

【０１７９】図８を参照して、破線および実線は、それ
ぞれノード２６２，２６４の電位変化を示し、時刻Ｔ１
でワード線６６が活性化されるとする。時刻Ｔ１におい
てワード線６６が活性化されると、ノード２６２は、ビ
ット線６８からＮチャネルＭＯＳトランジスタ５２を介
して電源電圧の２Ｖに直ちに充電される。これによっ
て、ＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮ
し、ノード２６４は直ちに０Ｖとなる。したがって、デ
ータ“１”の書込時は、ＴＦＴの特性の影響を受けな
い。

【０１８０】（３）データの読出し上述したように、データ読出時は、内部信号／ＲがＬレ
ベルとなるので、ＮチャネルＭＯＳトランジスタ７６は
ＯＦＦし、電荷補填回路２５６は、ノード７８から分離
される。そして、電荷補填回路２５６は、分離されたと
きの内部状態を維持する。

【０１８１】電荷補填回路２５６がノード７８から分離
されたときのＮチャネルＭＯＳトランジスタ５２および
キャパシタ５４は、従来のＤＲＡＭと同じ構成であり、
データの読出動作も従来のＤＲＡＭと同じように行なう
ことができる。すなわち、予めビット線６８が電圧Ｖｃ
ｃ／２にプリチャージされ、データの読出しに際して、
ブーストされた電源電圧がワード線６６に印加されてワ
ード線６６が活性化される。これによってＮチャネルＭ
ＯＳトランジスタ５２がＯＮし、キャパシタ５４の蓄電
状態に応じたビット線６８の微小電圧変化が図示しない
センスアンプによって検出され、ビット線６８の電圧が
電源電圧Ｖｃｃまたは接地電圧ＧＮＤまで増幅される。
このビット線６８の電圧レベルが記憶データの状態に対
応する。

【０１８２】ここで、データ読出後、ノード７８の電圧
はプリチャージ電圧Ｖｃｃ／２に近くなり、データ読出
前のノード７８の電圧状態は維持されていない。従来の
ＤＲＡＭにおいては、このような状態は記憶データの破
壊を意味し、データ読出後にビット線６８の電圧が電圧
Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、
再びワード線６６を活性化してキャパシタ５４を再チャ
ージし、上述した（１）または（２）と同様の動作でデ
ータの再書込みが行なわれる。

【０１８３】一方、このメモリセル２５０においては、
データの読出しが完了した後、内部信号／ＲがＨレベル
になり、電荷補填回路２５６がノード７８に再び接続さ
れる。そうすると、電荷補填回路２５６はデータ読出し
前の状態を維持しているので、記憶されていたデータが
“１”であったときは、電源ノード７２からＰチャネル
ＴＦＴ６０２を介してノード７８が電源電圧に充電され
る。

【０１８４】なお、ＮチャネルＭＯＳトランジスタ７６
が接続された直後は、ノード２６２の電圧は１／２Ｖｃ
ｃ近くに一旦低下するが、インバータ５８の論理しきい
値電圧０．３Ｖより高いので、インバータ５８が反転す
ることはなく、電荷補填回路２５６の内部状態が変わる
ことはない。また、記憶されていたデータが“０”であ
ったときは、ノード７８およびキャパシタ５４の電荷が
ＮチャネルＭＯＳトランジスタ６０４によって直ちに引
抜かれ、インバータ５８が反転することなく、ノード７
８は０Ｖになる。

【０１８５】このように、メモリセル２５０において
は、データ読出時、電荷補填回路２５６がデータ読出前
の状態を保持しつつノード７８から分離され、データの
読出動作におけるＮチャネルＭＯＳトランジスタ５２の
動作およびキャパシタ５４の状態は従来のＤＲＡＭと全
く同じでありながら、データ読出動作終了後は、電荷補
填回路２５６がノード７８に再び接続され、キャパシタ
５４およびノード７８の状態は、電荷補填回路２５６に
よって電荷が充電または放電されてデータ読出前の状態
に復帰するので、従来のＤＲＡＭのように再書込動作に
よって記憶データをメモリセルの外部から再度書込む必
要がなく、データの非破壊読出しが実現される。

【０１８６】このメモリセル２５０において、Ｐチャネ
ルＴＦＴ５８２，６０２を用いたのは、実施の形態１と
同様に、ＰチャネルＴＦＴ５８２，６０２はＮチャネル
ＭＯＳトランジスタ５８４，６０４の上層に形成するこ
とができ、従来のＤＲＡＭに比べて、バルクトランジス
タであるＮチャネルＭＯＳトランジスタ５８４，６０
４，７６によるセル面積の増加があるものの、メモリセ
ルにおけるバルクトランジスタ数は４個であり、６個の
バルクトランジスタから構成される標準のＳＲＡＭに比
べてセル面積を縮小できるからである。

【０１８７】さらに、このメモリセル２５０における特
徴の１つとして、セルレシオを１に近い値（レシオレ
ス）とすることができる。

【０１８８】上述したように、このメモリセル２５０に
おいては、キャパシタ５４が設けられることによってメ
モリセルの動作が安定化されることから、ＳＲＡＭのよ
うにセルレシオを２〜３以上とする必要がなく、基本的
にはレシオレスにすることができる。そして、セルレシ
オを小さくできるということは、ドライバトランジスタ
のゲート幅を従来のＳＲＡＭと比較して小さくできると
いうことであり、この点からもさらなるセル面積の縮小
が実現される。

【０１８９】なお、メモリセルの動作の安定性を考慮す
ると、メモリセル２５０においても、ＳＲＡＭと同等の
セルレシオを有する必要はないが、多少のセルレシオを
設けることは、動作の安定化をさらに高めるためには望
ましい。

【０１９０】以上のように、実施の形態３による半導体
記憶装置２１０によれば、メモリセル２５０は、データ
読出時にデータ読出前の状態を保持しつつキャパシタ５
４から分離され、かつ、データ読出終了後に再びキャパ
シタ５４に接続されてキャパシタ５４の電荷状態をデー
タ読出前の状態に復帰させる電荷補填回路２５６を備え
るので、データの非破壊読出しが可能となり、また、リ
フレッシュ動作も不要となる。

【０１９１】なお、実施の形態１では、メモリセル５０
Ａ，５０Ｂは、隣接して配置されるが、ビット線に接続
されるセンスアンプの配置などにより、メモリセル５０
Ａ，５０Ｂは、隣接することなく配置されるようにして
もよい。

【０１９２】この場合、ノード６２，６４は、配線長が
長くなることによって配線容量が大きくなるため、ノー
ド６２，６４の容量が配線容量によって５ｆＦ程度以上
得られれば、キャパシタ５４Ａ，５４Ｂを特別に設けな
くてもよい。これによって、メモリセルの構造が簡素化
される。

【０１９３】一方、メモリセル５０Ａ，５０Ｂを隣接し
て配置する場合は、ビット線６８Ａ，６８Ｂを近接して
並行に配線することができ、一方のビット線に外部ノイ
ズがのってもビット線６８Ａ，６８Ｂにおいて同相のノ
イズとなるため、差動式のセンスアンプにおいてノイズ
は相殺され、ノイズに対する耐性が向上する。

【０１９４】また、データ読出時のビット線のプリチャ
ージ電圧は、１／２Ｖｃｃとしたが、プリチャージ電圧
は、電源電圧Ｖｃｃであってもよい。この場合、記憶デ
ータが“１”であって、記憶ノードの電圧が電源電圧Ｖ
ｃｃであるときは、データ読出動作によって記憶ノード
の電位が下がらないため、より安定した非破壊読出しが
実現できる。

【０１９５】なお、上述したメモリセルの配置およびプ
リチャージ電圧に関する記述は、実施の形態２について
も同様である。

【０１９６】さらに、実施の形態１〜３では、バルクト
ランジスタは、全てＮチャネルＭＯＳトランジスタで構
成されるが、全てＰチャネルＭＯＳトランジスタで構成
されるようにしてもよい。この場合、実施の形態１，２
においてはＰチャネルＴＦＴ５６２，５６６に代えてＮ
チャネルＴＦＴが用いられ、実施の形態３においてはＰ
チャネルＴＦＴ５８２，６０２に代えてＮチャネルＴＦ
Ｔが用いられる。なお、実施の形態２では、Ｐチャネル
ＴＦＴ５６２，５６６に代えて用いられるＮチャネルＴ
ＦＴは、電源ノード７２に接続されず、接地ノード７４
に接続される。

【０１９７】また、さらに、図１に示した半導体記憶装
置１０は、行アドレスストローブ信号／ＲＡＳおよび列
アドレスストローブ信号／ＣＡＳの各信号に対応する端
子を制御端子１２に含むが、これらの信号の各々に対応
する端子を備えず、行および列アドレスが同時に入力さ
れるものであってもよい。

【０１９８】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。

【図面の簡単な説明】

【図１】この発明による半導体記憶装置の全体構成を
示す概略ブロック図である。

【図２】実施の形態１による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。

【図３】実施の形態１による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
他の構成を示す回路図である。

【図４】実施の形態２による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。

【図５】実施の形態３による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。

【図６】図５に示す内部信号線上の内部信号／Ｒの状
態変化を示すタイミングチャートである。

【図７】図５に示すメモリセルにデータ“０”が書込
まれるときのノード２６２，２６４の電位変化を示す図
である。

【図８】図５に示すメモリセルにデータ“１”が書込
まれるときのノード２６２，２６４の電位変化を示す図
である。

【図９】ＤＲＡＭにおけるメモリセルアレイ上に行列
状に配列されるメモリセルの構成を示す回路図である。

【図１０】６トランジスタＳＲＡＭにおけるメモリセ
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。

【図１１】４トランジスタＳＲＡＭにおけるメモリセ
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。

【符号の説明】

１０，１１０，２１０半導体記憶装置、１２制御信
号端子、１４クロック端子、１６アドレス端子、１
８データ入出力端子、２０制御信号バッファ、２２
クロックバッファ、２４アドレスバッファ、２６
入出力バッファ、２８制御回路、３０行アドレスデ
コーダ、３２列アドレスデコーダ、３４センスアン
プ／入出力制御回路、３６メモリセルアレイ、５０Ａ
〜５０Ｄ，１５０Ａ，１５０Ｂ，２５０，５００，７０
０，７５０メモリセル、５２，５２Ａ，５２Ｂ，７
６，５０２，５６４，５６８，７０２〜７０８Ｎチャ
ネルＭＯＳトランジスタ、５４，５４Ａ，５４Ｂ，５０
４キャパシタ、５６Ａ〜５６Ｄ，２５６電荷補填回
路、５８，６０インバータ、６２，６４，７８，２６
２，２６４，７１４，７１６ノード、６６，５０６，
７２２ワード線、６８，６８Ａ，６８Ｂ，５０８，７
１８，７２０ビット線、７０，５１０セルプレー
ト、７２電源ノード、７４接地ノード、８０内部
信号線、５６２，５６６，７３０，７３２Ｐチャネル
ＴＦＴ、７１０，７１２ＰチャネルＭＯＳトランジス
タ、３５６２，３５６６高抵抗。

Claims

【特許請求の範囲】

【請求項１】行列状に配列された複数のメモリセルを
含むメモリセルアレイと、前記メモリセルの行および列ごとにそれぞれ配列される
複数のワード線および複数のビット線対とを備え、前記複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータを
記憶する第１のメモリセルと、前記データが反転された反転データを記憶する第２のメ
モリセルとを含み、前記第１のメモリセルは、前記データの論理レベルに応じた電荷を保持する第１の
容量素子と、前記ワード線に印加される電圧によって駆動され、前記
ビット線対の一方のビット線と前記第１の容量素子との
間で電荷のやり取りを行なう第１のアクセストランジス
タと、前記第１の容量素子から漏洩する電荷を補填する第１の
電荷補填回路とからなり、前記第２のメモリセルは、前記反転データの論理レベルに応じた電荷を保持する第
２の容量素子と、前記ワード線に印加される電圧によって駆動され、前記
ビット線対の他方のビット線と前記第２の容量素子との
間で電荷のやり取りを行なう第２のアクセストランジス
タと、前記第２の容量素子から漏洩する電荷を補填する第２の
電荷補填回路とからなる、半導体記憶装置。
【請求項２】前記第１および第２の電荷補填回路は、
それぞれ第１および第２のインバータで構成され、前記第１の電荷補填回路の出力ノードは、前記第１の容
量素子を前記第１のアクセストランジスタに接続する第
１の記憶ノードに接続され、前記第１の電荷補填回路の入力ノードは、前記第２の容
量素子を前記第２のアクセストランジスタに接続する第
２の記憶ノードに接続され、前記第２の電荷補填回路の出力ノードは、前記第２の記
憶ノードに接続され、前記第２の電荷補填回路の入力ノ
ードは、前記第１の記憶ノードに接続される、請求項１
に記載の半導体記憶装置。
【請求項３】前記第１および第２のアクセストランジ
スタの各々は、第１のＮチャネルＭＯＳトランジスタで
あり、前記第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続
される、多結晶ポリシリコンで構成された抵抗素子と、一方が出力ノードに接続され、他方が接地ノードに接続
される第２のＮチャネルＭＯＳトランジスタとからな
る、請求項２に記載の半導体記憶装置。
【請求項４】前記第２のＮチャネルＭＯＳトランジス
タの電流駆動能力は、前記第１のＮチャネルＭＯＳトラ
ンジスタの電流駆動能力の１倍以上２倍以下である、請
求項３に記載の半導体記憶装置。
【請求項５】前記複数のメモリセルの各々から前記デ
ータを読出すとき、前記複数のメモリセルの各々に対応
するワード線は、電源電圧以下の電圧が印加される、請
求項３に記載の半導体記憶装置。
【請求項６】前記複数のメモリセルの各々に対応する
ワード線に印加される電圧は、前記第１のＮチャネルＭ
ＯＳトランジスタの電流駆動能力が前記第２のＮチャネ
ルＭＯＳトランジスタの電流駆動能力の半分以上になる
ように設定される、請求項５に記載の半導体記憶装置。
【請求項７】前記抵抗素子は、Ｐチャネル薄膜トラン
ジスタで構成される、請求項３に記載の半導体記憶装
置。
【請求項８】前記抵抗素子は、前記第１および第２の
記憶ノードから漏洩するリーク電流の１０倍以上の電流
供給能力を有する、請求項３に記載の半導体記憶装置。
【請求項９】前記第１および第２の電荷補填回路は、
それぞれ第１および第２のＰチャネル薄膜トランジスタ
で構成され、前記第１のＰチャネル薄膜トランジスタは、一方が電源
ノードに接続され、前記第１の容量素子を前記第１のア
クセストランジスタに接続する第１の記憶ノードに他方
が接続され、前記第２の容量素子を前記第２のアクセス
トランジスタに接続する第２の記憶ノードにゲートが接
続され、前記第２のＰチャネル薄膜トランジスタは、一方が電源
ノードに接続され、他方が前記第２の記憶ノードに接続
され、ゲートが前記第１の記憶ノードに接続される、請
求項１に記載の半導体記憶装置。
【請求項１０】前記第１および第２のメモリセルは、
隣接して配置され、前記一方のビット線および前記他方
のビット線は、並行して配線される、請求項１に記載の
半導体記憶装置。
【請求項１１】行列状に配列された複数のメモリセル
を含むメモリセルアレイと、前記メモリセルの行および列ごとにそれぞれ配列される
複数のワード線および複数のビット線と、前記メモリセルの行ごとに配列される複数の内部信号線
とを備え、前記複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータに
ついて、その論理レベルに応じた電荷を保持する容量素
子と、前記ワード線に印加される電圧によって駆動され、前記
ビット線と前記容量素子との間で前記電荷のやり取りを
行なう第１のトランジスタと、前記容量素子から漏洩する電荷を前記データの論理レベ
ルに応じて補填する電荷補填回路と、前記容量素子を前記第１のトランジスタと接続する記憶
ノードと前記電荷補填回路との間に接続される第２のト
ランジスタとを含み、前記第２のトランジスタは、前記内部信号線に印加され
る電圧によって駆動され、前記データの読出時に前記電
荷補填回路を前記記憶ノードと分離する、半導体記憶装
置。
【請求項１２】前記電荷補填回路は、前記第２のトランジスタに入力ノードが接続される第１
のインバータと、前記第１のインバータの出力ノードに入力ノードが接続
され、前記第１のインバータの入力ノードに出力ノード
が接続される第２のインバータとを含み、前記第１および第２のトランジスタは、それぞれ第１お
よび第２のＮチャネルＭＯＳトランジスタであり、前記第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続
されるＰチャネル薄膜トランジスタと、一方が出力ノードに接続され、他方が接地ノードに接続
される第３のＮチャネルＭＯＳトランジスタとからな
る、請求項１１に記載の半導体記憶装置。