CN1448950A

CN1448950A - 设有不需要刷新操作的存储器单元的半导体存储装置

Info

Publication number: CN1448950A
Application number: CN02155832A
Authority: CN
Inventors: 本原雄治
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2002-04-04
Filing date: 2002-11-29
Publication date: 2003-10-15
Anticipated expiration: 2022-11-29
Also published as: US6625056B1; TWI225256B; JP2003303491A; DE10251220B4; KR100506338B1; JP4251815B2; CN100347786C; DE10251220A1; KR20030079660A

Abstract

对于1比特的存储数据，设有第1以及第2存储器单元，第1以及第2存储器单元存储彼此反相的数据。第1以及第2存储器单元包含分别由反相器构成的第1以及第2电荷补偿电路，第1以及第2电荷补偿电路包含分别在体晶体管的上层形成可能的第1及第2的P沟道TFT。第1以及第2电荷补偿电路交叉相连，并锁存在第1以及第2存储器单元中存储的数据，其结果，半导体存储装置不需要刷新操作，可以实现高集成化、大容量化。

Description

设有不需要刷新操作的存储器单元的半导体存储装置

技术领域

本发明涉及半导体存储装置，特别涉及根据构成存储器单元的电容器是否有蓄电来存储存储信息的半导体存储装置。

背景技术

由于存储器单元由1个晶体管以及1个电容构成，存储器单元本身的结构简单，因此，作为半导体存储装置一个代表的DRAM(动态随机存取存储器)可以在作为最适合于半导体设备的高度集成化、大容量的各种电子仪器中使用。

图9是示出了在DRAM中存储器单元阵列上呈行列状配置的存储器单元结构的电路图。

参照图9，存储器单元500具备N沟道MOS晶体管502和电容504。N沟道MOS晶体管502与位线508和电容504相连，其栅极与字线506相连。电容504和与N沟道MOS晶体管502连接端不同的另一端与电池极板(cellplate)510相连。

根据数据写入时以及数据读出时被激活的字线506来驱动N沟道MOS晶体管502，数据写入时以及数据读出时为导通，这两种情况之外为截止。

电容504根据是否累积电荷来存储2进制信息“1”、“0”。根据位线508通过N沟道MOS晶体管502向电容504施加对应于2进制信息“1”、“0”的电压，来执行电容504的充放电，执行数据的写入。

即，执行数据“1”的写入时，将位线508预充电到电源电压Vcc，通过激活字线506，N沟道MOS晶体管502导通，自位线508通过N沟道MOS晶体管502给电容504施加电源电压Vcc，将电荷蓄电在电容504上。因此，将电荷蓄电在电容504上的状态与数据“1”对应。

执行数据“0”的写入时，将位线508预充电到接地电压GND，通过激活字线506，N沟道MOS晶体管502导通，电容504通过N沟道MOS晶体管502将电荷放电到位线508上。因此，将没有电荷蓄电在电容504上的状态与数据“0”对应。

另一方面，执行数据读出时，预先将位线508预充电到电压Vcc/2，通过激活字线506使N沟道MOS晶体管502导通，位线508和电容504导通。由此，将对应于电容504的蓄电状态的微小的电压变化在位线508上体现，图中没有示出的读出放大器将该微小的电压变化放大到电压Vcc或接地电压GND。该位线508的电压电平对应于被读出的数据的状态。

再者，由于上述数据的读出操作是破坏读出，因此对应读出的数据，位线508为被放大到电压Vcc或接地电压GND的状态，再次激活字线506，用与上述数据写入操作相同的操作来执行对电容504的再次充电。由此，对应数据的读出，一旦被破坏的数据可以恢复到原来的状态。

这里，在DRAM的存储器单元中，相当于存储数据的电容504的电荷由于种种主要原因泄漏，从而慢慢散失。即，与时间一起将存储数据遗失。为此，在DRAM中，有关数据读出，在没有检测出对应于存储数据的位线508的电压变化之前，实施一旦读出并再次写入数据即刷新操作。

DRAM需要经常周期性地对所有存储器单元执行这种刷新操作，在这点上具有对于高速化、低消耗电电功率的缺点，相对于不需要刷新操作的SRAM(静态随机存取存储器)，从高速化、低消耗电功率的观点来看，它不太好。但是，如上所述，由于存储器单元可以用简单方式高集成化，1比特左右的成本与其它存储器设备相比特别便宜，因此DRAM成为现在RAM的主流。

另一方面，如上所述，作为与DRAM一起为代表的半导体存储装置中的一个的SRAM是不需要DRAM中不可少的刷新操作的RAM。

图10是示出了在6个晶体管SRAM中的存储器单元阵列上呈行列状配置的存储器单元结构的电路图。

参照图10，存储器单元700具有N沟道MOS晶体管702-708、P沟道MOS晶体管710、712以及存储节点714、716。

存储器单元700为这样的结构：将由N沟道MOS晶体管702以及P沟道MOS晶体管710组成的反相器与由N沟道MOS晶体管704以及P沟道MOS晶体管712组成的反相器交叉连接的触发器，通过作为传输门的2个N沟道MOS晶体管706、708连接到位线718、720上。

在存储器单元700中，存储节点714、716的电压电平的状态对应存储数据，例如，存储节点714、716分别为H电平、L电平时对应于存储数据“1”，其逆状态对应于存储数据“0”。交叉连接的存储节点714、716上的数据为双稳定状态，由于提供规定电源电压的最高限并连续维持该状态，在这方面，在电容器上蓄电的电荷随时间消失，这与DRAM有着根本不同。

在存储器单元700中，执行数据写入时，将与写入数据相反的电压施加到位线对718、720上，激活字线722，通过使晶体管706、708导通来设定触发器的状态。另一方面，通过激活字线722，使晶体管706、708导通，将存储节点714、716的电位转到位线718、720，检测出此时的位线718、720的电压变化，由此执行数据的读出。

该存储器单元700虽然由6个体晶体管组成，但也存在设有由4个体晶体管组成的存储器单元的SRAM。

图11是示出了在有关4晶体管SRAM的存储器单元阵列上呈行列状排列的存储器单元结构的电路图。

参照图11，存储器单元750分别设有P沟道薄膜晶体管(P沟道TFT(薄膜晶体管)：以下将薄膜晶体管称之为“TFT”)730、732以替代存储器单元700中的P沟道MOS晶体管710、712。在该P沟道TFT730、732中，使用高阻抗。此外，所谓4晶体管SRAM的“4晶体管”意味着1个存储器单元设有4个体晶体管。所谓“成批”意味着，相对于在衬底上形成TFT，在硅衬底中难于制造晶体管。下文中，对于这种TFT在衬底上形成的薄膜元件，将难于在硅衬底中制造的晶体管称为“体晶体管”。

由于存储器单元750的工作原理与存储器单元700基本相同，因此不再重复说明。

由于该P沟道TFT730、732是在N沟道MOS晶体管702、704的上层形成，因此，另一方面，与6晶体管SRAM相比，4晶体管SRAM具有能够减小单元面积的优点，由于与6晶体管SRAM相比，低电压特性方面恶化，不能适应近年来半导体存储装置中所需要的低电压倾向，因此现在不怎么使用了。

如上所述，现在主流的存储器单元DRAM虽然由于存储器单元的结构简单因此适合于高度集成化、大容量化，但是刷新操作是必须的。

在现有的DRAM中，读出数据时，为了将存储器单元的电容器所保持的电荷状态完全传给位线，需要从电源电压开始提高驱动存取晶体管的字线电压，数据读出后的电容器电位接近于位线预充电电压1/2Vcc。因此，读出数据的同时破坏了数据，读出数据之后需要进行数据的再次写入操作。

另一方面，SRAM虽然不需要刷新操作，但是需要6个或4个体晶体管。另外，为了稳定操作，SRAM需要使在图10、11中被称之为驱动晶体管的N沟道MOS晶体管702、704和被称之为存取晶体管的N沟道MOS晶体管706、708的电流驱动能力比(称之为单元比cell ratio)为2-3倍以上，并且需要将驱动晶体管的栅极宽度设计得大。因此，SRAM不能适合于存储器单元大型化、高度集成化以及大容量化。

这样，现有的DRAM以及SRAM其特性以及结构都有长处和短处。

但是，今后，随着IT技术的新发展，对于能同时满足高性能化(高速度但是低消耗电功率)以及高集成化、大容量化的半导体存储装置的期待变大。

发明内容

因此，本发明是为了解决这样的问题而做出的，其目的在于能提供设有不需要刷新操作，并且实现高集成化、大容量化的存储器单元的半导体存储装置。

本发明的其它目的在于提供设有不需要刷新操作，并且对存储数据的高速存取、特别谋求操作速度的高速化的存储器单元的半导体存储装置。

本发明的其它目的在于提供设有不需要刷新操作，并且能够不破坏存储数据并将其读出、特别谋求操作速度的高速化的存储器单元的半导体存储装置。

根据本发明，半导体存储装置设有包含在阵列上矩阵排列的多个存储器单元的存储器单元阵列、在存储器单元的行以及列上分别排列的多个字线以及多个位线，多个存储器单元的每个包含存储以2进制信息表示的存储信息的1比特数据的第1存储器单元、存储将数据反演的反演数据的第2存储器单元，第1存储器单元由这些部分组成：保持对应于数据逻辑电平的电荷的第1电容元件、根据施加在字线上的电压来驱动、并执行位线对中的一个位线和第1电容元件之间电荷的取出的第1存取晶体管、补偿从第1电容元件泄漏的电荷的第1电荷补偿电路，第2存储器单元由这些部分组成：保持对应于反演数据逻辑电平的电荷的第2电容元件、根据施加在字线上的电压来驱动、并执行位线对的另一个位线和第2电容元件之间电荷的取出的第2存取晶体管、补偿从第2电容元件泄漏的电荷的第2电荷补偿电路。

根据本发明的半导体存储装置，多个存储器单元的每个都包含存储彼此反演的数据的第1以及第2存储器单元，第1存储器单元包含补偿从第1电容元件泄漏的电荷的第1电荷补偿电路，第2存储器单元包含补偿从第2电容元件泄漏的电荷的第2电荷补偿电路。

因此，根据本发明，不执行刷新操作，能防止由于电荷泄漏而导致的存储信息的丢失。

最好地，分别用第1以及第2反相器来构成第1以及第2电荷补偿电路，第1电荷补偿电路的输出节点与将第1电容元件连接到第1存取晶体管的第1存储节点相连，第1电荷补偿电路的输入节点与将第2电容元件连接到第2存取晶体管的第2存储节点相连，第2电荷补偿电路的输出节点与第2存储节点相连，第2电荷补偿电路的输入节点与第1存储节点相连。

分别用第1以及第2反相器来构成第1以及第2电荷补偿电路，第1以及第2反相器交叉相连。

因此，根据本发明，通过第1以及第2反相器可以构成锁存功能，能够稳定并保持第1以及第2存储节点上的存储信息。

根据本发明，半导体存储装置设有包含在阵列上矩阵排列的多个存储器单元的存储器单元阵列、在存储器单元的行以及列上分别排列的多个字线以及多个位线、在存储器单元的行上排列的多个内部信号线，多个存储器单元的每个包含：在以2进制信息表示的存储信息的每1比特数据中保持对应于其逻辑电平的电荷的电容元件、根据施加在字线上的电压来驱动、并执行位线和电容元件之间电荷的取出的第1存取晶体管、根据数据逻辑电平补偿从电容元件泄漏的电荷的电荷补偿电路、连接在将电容元件与第1晶体管相连的存储节点和电荷补偿电路之间的第2晶体管，第2晶体管通过施加在字线上的电压来驱动，在数据读出时，将电荷补偿电路与存储节点分离。

根据本发明的半导体存储装置中，多个存储器单元的每个包含了补偿从保持对应于存储信息的逻辑电平的电荷的电容元件中泄漏的电荷的电荷补偿电路，连接在将电容元件与存取晶体管相连的存储节点和电荷补偿电路之间、在数据读出时使电荷补偿电路与存储节点分离的第2晶体管。

因此，根据本发明，不执行刷新操作，能防止由于电荷泄漏而导致的存储信息的丢失，而且，可以不破坏地读出数据。

附图说明

图1是示出了根据本发明的半导体存储装置全部结构的大致框图。

图2是示出了在根据实施例1的半导体存储装置中的存储器单元阵列上矩阵排列的存储器单元结构的电路图。

图3是示出了在根据实施例1的半导体存储装置中的存储器单元阵列上矩阵排列的存储器单元其它结构的电路图。

图4是示出了在根据实施例2的半导体存储装置中的存储器单元阵列上矩阵排列的存储器单元结构的电路图。

图5是示出了在根据实施例3的半导体存储装置中的存储器单元阵列上矩阵排列的存储器单元结构的电路图。

图6是示出了图5中所示的内部信号线上的内部信号/R状态变化的时序图。

图7是示出了将数据“0”写入图5所示的存储器单元上时的节点262、264的电位变化图。

图8是示出了将数据“1”写入图5所示的存储器单元上时的节点262、264的电位变化图。

图9是示出了在DRAM中的存储器单元阵列上矩阵排列的存储器单元的结构图。

图10是示出了在6晶体管SRAM中的存储器单元阵列上矩阵排列的存储器单元的结构图。

图11是示出了在4晶体管SRAM中的存储器单元阵列上矩阵排列的存储器单元的结构图。

具体实施方式

以下，参照附图详细描述本发明的实施例。此外，图中相同部分采用相同的标记，并且不反复对其说明。

(实施例1)

参照图1，半导体存储器装置10设有控制信号端子12、时钟端子14、地址端子16、数据输入输出端子18。此外，半导体存储器装置10设有控制信号缓冲器20、时钟缓冲器22、地址缓冲器24、输入输出缓冲器26。并且，半导体存储器装置10设有控制电路28、行地址解码器30、列地址解码器32、读出放大器/输入输出控制电路34、存储器单元阵列36。

图1中，在半导体存储器装置10中仅代表性地示出了涉及数据输入输出的主要部分。

控制信号端子12接收片选信号/CS、行地址选通脉冲信号/RAS、列地址选通脉冲信号/CAS以及允许写入信号/WE的指令控制信号。时钟端子14接收外部时钟CLK以及允许时钟信号CKE。地址端子16接收地址信号A0-An(n为自然数)。

时钟缓冲器22接收外部时钟CLK并产生内部时钟，将内部时钟输出到控制信号缓冲器20、地址缓冲器24、输入输出缓冲器26以及控制电路28。控制信号缓冲器20根据从时钟缓冲器22接收到的内部时钟，获得并锁存片选信号/CS、行地址选通脉冲信号/RAS、列地址选通脉冲信号/CAS以及允许写入信号/WE，并将这些信号输出到控制电路28。地址缓冲器24根据从时钟缓冲器22接收到的内部时钟，获得并锁存地址信号A0-An，产生内部地址并将其输出到行地址解码器30以及列地址解码器32。

数据输出端子18为与外部交换在半导体存储装置10中读出写入数据的端子，数据写入时，接收从外部输入的数据DQ0-DQi(i为自然数)，数据读出时向外部输出DQ0-DQi。

在数据写入时，输入输出缓冲器26根据从时钟缓冲器22接收到的内部时钟，获得并锁存数据DQ0-DQi，并将内部数据IDQ输出到读出放大器/输入输出控制电路34。另一方面，在数据读出时，输入输出缓冲器26根据从时钟缓冲器22接收到的内部时钟，将从读出放大器/输入输出控制电路34接收到的内部数据IDQ输出到数据输入输出端子18。

控制电路28根据从时钟缓冲器22接收到的内部时钟，获得来自控制信号缓冲器20的指令控制信号，基于获得的指令控制信号来控制行地址解码器30、列地址解码器32以及输入输出缓冲器26。由此，实现数据DQ0-DQi向存储器单元阵列36的读写操作。

行地址解码器30基于来自控制电路28的指示，选择对应于地址信号A0-An的存储器单元阵列36上的字线，通过图中没有示出的字驱动器来激活所选的字线。列地址解码器32基于来自控制电路28的指示，选择对应于地址信号A0-An的存储器单元阵列36上的位线对。

读出放大器/输入输出控制电路34在数据写入时根据从输入输出缓冲器26接收到的内部数据IDQ的逻辑电平，通过列地址解码器32，将所选的位线对预充电到电源电压Vcc或接地电压GND。由此，在与通过行地址解码器30激活的字线、由列地址解码器32选择并通过读出放大器/输入输出控制电路34进行预充电的位线对相连的存储器单元阵列36上的存储器中，实现内部数据IDQ的写入。

另一方面，读出放大器/输入输出控制电路34在数据读出时，在数据读出前将由列地址解码器32选择的位线对预充电到电压Vcc/2，在选择的位线对中，检测/放大对应于读出数据所产生的微小电压变化，判断读出数据的逻辑电平，并输出到输入输出缓冲器26。

存储器单元阵列36为将后述的存储器单元在行列式上排列的存储元件群，通过对应于各行的字线，使存储器单元阵列36与行地址解码器30相连，通过与各列对应于的位线使其与读出放大器/输入输出控制电路34相连。

图2是示出了在半导体存储装置10中的存储器单元阵列上矩阵排列的存储器单元结构的电路图。

参照图2，半导体存储装置10中的存储器单元对1比特数据采用这样的结构：将分别存储该数据、将该数据反演获得的数据的2个存储器单元50A、50B分开分配的双存储器单元结构。存储器单元50A设有N沟道MOS晶体管52A、电容54A、电荷补偿电路56A，存储器单元50B设有N沟道MOS晶体管52B、电容54B、电荷补偿电路56B。

N沟道MOS晶体管52A与位线对68A、68B的另一方的位线68A以及电容54A相连。通过在仅数据写入时以及数据读出时被激活的字线66来驱动N沟道MOS晶体管52A，仅在数据写入时以及数据读出时导通，在除此之外的其它时间截止。

电容54A根据是否蓄积了电荷来存储2进制信息“1”、“0”。电容54A其一端与N沟道MOS晶体管52A相连，另一端与电池极板70相连。因此，位线68A通过N沟道MOS晶体管52A将对应于2进制信息“1”、“0”的电压施加到电容54A上，执行电容54A的充放电，并执行数据的写入。

用由P沟道TFT562以及N沟道MOS晶体管564组成的反相器来构成电荷补偿电路56A，该反相器的输入节点以及输出节点分别与节点64、62相连。

N沟道MOS晶体管52B与位线对68A、68B中其一的位线68B以及电容54B相连，其栅极与字线66相连。通过与N沟道MOS晶体管52A共用的字线66来驱动N沟道MOS晶体管52B，仅在数据写入时以及数据读出时导通，在除此之外的其它时间截止。

电容54B根据是否蓄积了电荷来存储2进制信息“1”、“0”。电容54B其一端与N沟道MOS晶体管52B相连，另一端与电池极板70相连。因此，位线68B通过N沟道MOS晶体管52B将对应于2进制信息“1”、“0”的电压施加到电容54B上，执行电容54B的充放电，并执行数据的写入。电容54B存储将电容54A存储的存储数据反演得到的数据。

用由P沟道TFT566以及N沟道MOS晶体管568组成的反相器来构成电荷补偿电路56B，该反相器的输入节点以及输出节点分别与节点64、62相连。

N沟道MOS晶体管52A以及电容54A和N沟道MOS晶体管52B以及电容54B的结构与一般的DRAM的结构相同。

P沟道TFT562、566为用多结晶多晶硅组成、设有开关功能的阻抗元件，是具有T(特拉，T表示10¹²。)Ω数量级的OFF阻抗和G(千兆，“G”表示10⁹。)Ω数量级的ON阻抗的高阻抗元件。

在本发明中，示出了有这样阻抗元件的情况、开关功能的情况和固定阻抗的情况两个方面。

P沟道TFT562与电源节点72以及节点62相连，其栅极与节点64相连。N沟道TFT564与节点62以及接地节点74相连，其栅极与节点64相连。

P沟道TFT566与电源节点72以及节点64相连，其栅极与节点62相连。N沟道TFT568与节点64以及接地节点74相连，其栅极与节点62相连。

半导体存储装置10中的存储器单元，通过由P沟道TFT562以及N沟道MOS晶体管564组成的反相器、由P沟道TFT566以及N沟道MOS晶体管568组成的反相器所产生的锁存功能，补偿保持彼此反演数据的电容54A、54B的漏电流，从而不用执行刷新操作就能保持存储数据。

以下，说明该半导体存储装置10中的存储器单元的操作。

(1)数据的写入

在存储器单元50A、50B中，体晶体管的ON电流为3×10^-5A(安培)程度，TFT的ON电流以及OFF电流分别为1×10^-11A以及1×10^-13A程度。另外，由体晶体管的OFF电流造成的来自节点62、64的漏电流为1×10^-15A程度。这里所示的各电流值不局限于这些数值，各电流值示出了这些程度的次数。

如果是上述各电流值，由于P沟道TFT562、566的ON电流超过分别来自节点62、64的漏电流4位，因此可以自电源节点将节点62、64充电到电源电压。

在存储器单元50A中写入数据“0”时，虽然节点62的电压变为0V，但是仅通过节点62变为0V，就不能以作为通常写入操作时间的n(纳，“n”表示10^-9。)秒数量级自电源节点72使节点64充电到电源电压。在下面式子中将其表示出。

使电源节点72的电源电压为2V，节点64的电容为数fF(f(毫微微)法拉，“f”表示10^-15。)，例如为5fF的情况，有关节点64的下式成立。

电荷Q＝电容C×电压V＝5f×2＝1×10^-14

P沟道TFT582的ON电流I＝1×10^-11安培

充电时间t＝Q/I＝1×10^-3秒 …①

因此，仅通过节点62变为0V，为了将节点64充电，就必须有从μ(百万分之一，“μ”表示为10^-6。)秒开始m(千分之一)秒数量级的时间，节点62的电压即使变为0V，也不能直接将节点64充电，通过P沟道TFT562将节点62再次充电。

但是，在半导体存储装置10的存储器单元中，与在存储器单元50A中写入数据“0”的同时，在存储器单元50B中写入数据“1”，位线68B通过N沟道MOS晶体管52B，以n(纳)秒数量级的写入操作时间直接将节点64充电到电源电压。此时，N沟道MOS晶体管564直接导通，由此将节点62保持在0V。节点62直接变为0V，随着维持其状态，N沟道MOS晶体管568截止，由于维持其状态，因此将节点64保持在电源电压。

如此，对应于分别写入到存储器单元50A、50B中的数据“0”、“1”，节点62、64分别变为0V以及电源电压，通过电荷补偿电路56A、56B连动来锁存这些电压状态，之后，不需要刷新操作就能保持写入的数据状态。

由于存储器单元50A、50B为相同的电路结构，因此，将数据“1”写入到存储器单元50A中，与之对应，将数据“0”写入到存储器单元50B中时，上述存储器单元50A、50B的操作只是相互交替，由于执行与上述相同的操作，因此不重复对其说明。

(2)数据的读出

自半导体存储装置10的存储器单元中读出数据，在存储器单元50A、50B中执行与一般的DRAM相同的操作。即，预先将位线68A、68B预充电到电压Vcc/2，数据读出之际，将升压的电源电压施加给字线66，从而激活字线66。由此，存储器单元50A、50B中，N沟道MOS晶体管52A、52B分别导通，根据电容54A、54B的蓄电状态，通过图中没有示出的读出放大器来比较分别出现在位线68A、68B中的微小电压变化，随着从预充电电压1/2Vcc开始的电压变化方向，将位线68A、68B的电压放大到电压Vcc以及接地电压GND中的任何一个。该位线68A的电压电平对应于存储数据的状态。

这里，采用双存储器结构的半导体存储装置10，与单存储器单元的半导体存储装置相比，能够高速读出数据。根据下列理由得出该结论。在存储器单元的半导体存储装置中，位线电压和预充电电压1/2Vcc相比。对此，半导体存储装置10中，由于存储器单元50A、50B分别存储彼此反演的数据，因此数据读出时，位线对68A、68B的电压自电压1/2Vcc分别在相对方向上微小变化，通过读出放大器直接比较位线对68A、68B的电位差。因此，半导体存储装置10和单独存储器单元的半导体存储装置相比，通过读出放大器以2倍振幅检出数据，从存储器中可以高速读出数据。

数据读出时，位线对68A、68B的电压为分别被放大到放大到电压Vcc以及节点电压GND中任何一个的状态，再次激活字线66，通过N沟道MOS晶体管52A、52B，分别再次将电容54A、54B充电。如此，以与上述(1)相同的操作来执行数据的再次写入。

这里，该半导体存储装置10中，数据读出时在字线66上施加的电压不将电源电压变为升压电压，而使其变为电源电压以下的电压。

使施加到字线66上的电压变为将电源电压升压的电压时，在数据读出之际，破坏了存储在存储器单元50A、50B中的数据，因此需要数据再次写入。这是由于下面的理由。即，数据读出后的节点62的电位由位线68A的电容和电容54A的电容决定，数据读出后的节点64的电位由位线68B的电容和电容54B的电容决定。这里，由于位线对68A、68B的电容是电容54A、54B电容的10倍以上，因此数据读出后节点62、64的电位与数据读出前的电位相比更接近于位线68A、68B的电位。

但是，该半导体存储装置10中的存储器单元与一般的DRAM不同，它设有电荷补偿电路56A、56B，电荷补偿电路56A、56B分别包含有与节点62相连的N沟道MOS晶体管564以及与节点64相连的N沟道MOS晶体管568。因此，通过N沟道MOS晶体管564、568的作用，可以不使字线66的电压升压而变为电源电位以下。下面说明其理由。

将数据“0”、“1”分别存储在存储器单元50A、50B中时，N沟道MOS晶体管564、568分别导通、截止，N沟道MOS晶体管564从节点62抽出电荷，N沟道MOS晶体管568不从节点64抽出电荷。

另一方面，将数据“1”、“0”分别存储在存储器单元50A、50B中时，N沟道MOS晶体管564、568分别截止、导通，N沟道MOS晶体管564不从节点62抽出电荷，N沟道MOS晶体管568从节点64抽出电荷。

因此，该电荷补偿电路56A、56B具有在数据读出时通过N沟道MOS晶体管564、568来确定是否从节点62、64中抽出电荷的功能。因此，通过该功能，即使不能完全地将电容54A、54B的电荷状态分别传送给位线68A、68B，也可以进行数据的读出。

下面说明将数据“0”、“1”分别存储在存储器单元50A、50B中，执行数据读出的情况。此外，对于将数据“1”、“0”分别存储在存储器单元50A、50B中的情况，由于存储器单元50A、50B的操作是交替进行的，因此对于这种情况的描述不重复。

数据读出时，在存储器单元50A中，由于N沟道MOS晶体管564抽出自位线68A通过N沟道MOS晶体管52A流入的电荷，因此即使不升压字线66的电位，位线68A的电压也从预充电电压1/2Vcc降低为能检测出数据“0”的程度。另一方面，为了N沟道MOS晶体管564能抽出节点62上的电荷，将节点62的电压变化抑制在从0V开始的一个较小范围内。

另一方面，在存储器单元50B中，由于通过由N沟道MOS晶体管564而造成抽出节点62上电荷的效果，从而可以将节点62的电压变化抑制在从0V开始的一个较小范围内，因此N沟道MOS晶体管568能维持在OFF状态，N沟道MOS晶体管568不能从节点64中抽出电荷。因此，由于P沟道TFT566补充了自节点64通过N沟道MOS晶体管52B流出的电荷，因此即使不能使字线66的电压升压，位线68B的电压也能从预充电电压1/2Vcc上升到能检测出数据“1”的程度。

由于P沟道TFT566的ON电流与N沟道MOS晶体管52B的ON电流相比较小，因此，虽然N沟道MOS晶体管52B导通后，虽然节点64的电压降低到接近于预充电电压1/2Vcc的值，但是电源电压Vcc为2V，由于将构成电荷补偿电路56A的反相器逻辑上的电压值(输出电压急剧变化时的输入电压)设计为0.3V的程度，因此，存储器单元50A中的N沟道MOS晶体管564不截止。此外，数据读出操作结束，N沟道MOS晶体管52B截止之后，由于P沟道TFT566将电荷补充到节点64上，因此节点64恢复到电源电压Vcc。

这样，即使不将字线66的电压升压，也可以从存储器单元50A、50B中读出数据，而不破坏存储在存储器单元50A、50B中的数据状态，从而能够对位线68A、68B执行读出数据。

如上所述，能够对于半导体存储装置10中的存储器单元执行数据的读写，并且能够不将字线66的电压升压也能执行数据的非破坏性读出。

由于向字线66施加的电压的下限涉及后述的单元比，最好将作为存取晶体管的N沟道MOS晶体管52A、52B的电流驱动能力确定为作为驱动晶体管的N沟道MOS晶体管564、568的电流驱动能力的一半(单元比为2以下)。

该存储器单元50A、50B中，之所以使用P沟道TFT562、566，是因为P沟道TFT562、566可以形成在N沟道MOS晶体管564、568的上层，可以抑制由于双存储器单元化而造成的单元面积增大。由此，1比特的体晶体管数为4个，与由6个体晶体管组成的标准SRAM相比，缩小了单元面积。

而且，作为存储器单元50A、50B的一个特征，可以将单元比变为近似于1的值(无比率)。

所谓单元比是存储器单元中的驱动晶体管(图10、11中所示的SRAM的存储器单元700、750中的N沟道MOS晶体管702、704，以及图2所示的存储器单元50A、50B中的N沟道MOS晶体管564、568)和存取晶体管(图10、11中所示的SRAM的存储器单元700、750中的N沟道MOS晶体管706、708，以及图2所示的存储器单元50A、50B中的N沟道MOS晶体管52A、52B)之间的电流驱动能力比，一般地，对于SRAM，为了稳定存储器单元的操作，使单元比为2-3以上。这意味着，在SRAM中，为了确保一定的单元比，需要使驱动晶体管的栅极宽度比存取晶体管的栅极宽度大。

另一方面，在该存储器单元50A、50B中，设置分别与节点62、64相连的电容54A、54B。为此，存取晶体管52A、52B分别驱动节点62、64的能力由于电容54A、54B而被抑制。即，使驱动晶体管564、568以及存取晶体管52A、52B本身为无比率，通过电容54A、54B可以获得与设计单元比相同的效果。因此，类似于现有的SRAM，不需要为了确保单元比而使驱动晶体管的栅极宽度比存取晶体管的栅极宽度大，从而能够谋求单元面积的缩小。

考虑到存储器单元操作的稳定性时，即使在存储器单元50A、50B中，虽然不需要具有和SRAM相同的单元比，但是设计多少单元比是希望为了更加提高操作的稳定性。

到现在为止，虽然说明了在电荷补偿电路56A、56B中使用TFT的结构，但是，替代TFT而使用高阻抗，也可以实现具有相同效果的存储器单元。

图3是示出了分别设有电荷补偿电路56C、56D的存储器单元50C、50D电路结构的电路图，其中电荷补偿电路56C、56D包含了分别代替图2的存储器单元50A、50B中的P沟道TFT562、566的高电阻3562、3566。由于除高电阻3582、3602之外的存储器单元50C、50D的电路结构分别与存储器单元50A、50B的电路结构相同，因此不再重复对其的说明。

下面说明有关分别将数据“0”、“1”写入到存储器单元50C、50D中的状态。即使对于分别将数据“1”、“0”写入到存储器单元50C、50D中的状态，由于能够出于同样的考虑，因此不再重复对这种情况的说明。

参照图3，如果在分别将数据“0”、“1”写入到存储器单元50C、50D中的状态下，则节点62的电压为0V，节点64的电压为电源电压Vcc。这里，在存储器单元50C中，由于自电源节点72通过高电阻3562以及N沟道MOS晶体管564经常流过电流，因此作为高电阻3562如果不使用电阻值高的电阻，则不执行数据读写的备用期间内的电流(以下称之为备用电流)就增大。

另一方面，高电阻3566的电阻值高时，对于节点64，不能无视自N沟道MOS晶体管568泄漏的漏电流，因此节点64的电位降低。

因此，至少，虽然自高电阻3566那里提供了是漏电流10倍程度的电流，但还是需要稳定节点64的状态。电源电压为2V，漏电流为1×10^-15A时，为了在高电阻3566中流过漏电流10倍程度的电流1×10^-14A，高电阻3566的电阻值最好为2×10¹⁴Ω(欧姆)以下。

上述说明是考虑了在存储器单元50C、50D中分别写入数据“1”、“0”时的状态，对于高电阻3562也适用。

另一方面，根据加载了该存储器单元50C、50D的半导体存储装置10的存储器容量和备用电流的规格来确定高电阻3562、3566的电阻值的下限。例如，存储器容量为4M(兆，“M”表示10⁶。)比特的情况中，为了将备用电流抑制到10μA，流过每1个存储器单元高电阻的电流I为I＝(10×10^-6A)/(4×10⁶比特)＝2.5×10^-12A。因此，由于电源电压为2V，高电阻3562、3566的电阻值变为R＝2V/(2.5×10^-12A)＝8×10¹¹Ω。由上，在上述条件中，高电阻3562、3566的电阻值最好为8×10¹¹Ω-2×10¹⁴Ω。

如上所述，根据有关实施例1的半导体存储装置10，由于设有由分别包含了电荷补偿电路56A、56B的存储器单元50A、50B所产生的双存储器单元，因此，与现有的DRAM相比，不需要刷新操作，并且，可以高速度读出数据，而且能实现可以进行数据的非破坏性读出的存储器单元。

根据实施例1的半导体存储装置10，在电荷补偿电路56A、56B的一部分中使用TFT或高电阻，由于使驱动晶体管以及存取晶体管的单元比率为无比率，因此和现有的SRAM相比，可以实现单元面积缩小的存储器单元。

(实施例2)

有关实施例2的半导体存储装置110设有在有关实施例1的半导体存储装置10的存储器单元50A、50B中不包含电荷补偿电路56A、56B中的N沟道MOS晶体管564、568的存储器单元。

由于实施例2的半导体存储装置110的所有结构与图1所示的实施例1的半导体存储装置10的所有结构相同，因此不再重复对其的说明。

图4是示出了在半导体存储装置110的存储器单元阵列36的行列上配置的存储器单元的结构电路图。

参照图4，半导体存储装置110中的存储器单元由存储器单元150A、150B的双存储器构成。存储器单元150A、150B的电路结构为在实施例1中描述的存储器单元50A、50B的电荷补偿电路56A、56B中分别不设有N沟道MOS晶体管564、568的结构。有关存储器单元150A、150B中的其他电路结构由于分别与实施例1中描述的存储器单元50A、50B的电路结构相同，因此不再重复对其的说明。

作为除了存储器单元150A、150B中的P沟道TFT562、566之外部分的N沟道MOS晶体管52A、52B以及电容54A、54B的结构和功能以及节点62、64的连接结构都与实施例1相同，因此不再重复对其的说明。

存储器单元150A、150B中，通过P沟道TFT562、566补充来自节点62、64的漏电流，不需要执行刷新操作，可以保持存储数据。

以下，说明存储器单元150A、150B的操作。

(1)数据的写入

以下说明，虽然描述在存储器单元150A、150B中分别写入数据“0”、“1”的情况，但是即使在存储器单元150A、150B中分别写入数据“1”、“0”的情况，由于可以进行相同的考虑，因此省略对其的说明。

数据写入时的位线68A、68B、字线66、N沟道MOS晶体管52A、52B以及电容54A、54B的操作或状态都与实施例1相同。

数据写入之际激活字线66时，在存储器单元150A中，驱动N沟道MOS晶体管52A，通过自位线68A由N沟道MOS晶体管52A在节点62上施加0V的电压，使存储器单元150B的P沟道TFT566导通。

另一方面，在存储器单元150A中，与驱动N沟道MOS晶体管52A同时，在存储器单元150B中驱动N沟道MOS晶体管52B，位线68B通过N沟道MOS晶体管52B在节点64上施加电源电压Vcc，使存储器单元150A的P沟道TFT562截止。

因此，其后，数据写入后使字线66不被激活，即使N沟道MOS晶体管52A、52B截止，也可以将节点62维持在L电平，将节点64维持在H电平。

这里，在存储器单元150A中，由于没有设有强有力地使节点62降低为L电平的N沟道MOS晶体管，因此虽然考虑了由P沟道TFT562的截止电流所产生的流向电容54的电流泄漏，但是由于将P沟道TFT562的截止电流与对电容有影响的漏电流相比，它非常小，具体而言，由于将P沟道TFT562的截止电流设定得比来自节点62的漏电流的1/10还要小，因此，即使没有设有强有力地使节点62降低为L电平的N沟道MOS晶体管，也可以将节点62维持在L电平。

(2)数据的读出

由于数据读出操作涉及其基本操作都与实施例1相同，省略其说明，但是在实施例2中，由于不设有分别包含在实施例1的存储器单元50A、50B中的N沟道MOS晶体管564、568，因此实施例2中的存储器单元150A、150B不具有如同在实施例1中描述过的通过N沟道MOS晶体管564、568所产生的节点62、64的电荷抽出功能，实施例2中，不能进行如实施例1那样的降低字线66的电压的操作。因此，在该半导体存储装置110中，与一般的DRAM相同，在字线66上施加将电源电压升压的电压。

进行如上所述操作，对存储器单元150A、150B执行存储数据的读写。

根据该实施例2的半导体存储装置110的每1比特的体晶体管数为2个，与由6个体晶体管构成的标准SRAM相比，可以大幅度地缩小单元面积。

如上所述，根据实施例2的半导体存储装置110，由于设有分别包含了能补充电荷的P沟道TFT562、566的存储器单元150A、150B所产生的双存储器，因此，与现有的DRAM相比，不需要进行刷新操作，特别是与现有的SRAM相比，可以实现大幅度地缩小单元面积的存储器单元。

(实施例3)

相对于根据实施例1、2的半导体存储装置10、110的存储器单元由双存储器单元组成，根据实施例3的半导体存储装置210的存储器单元由单存储器单元组成，通过在数据读出时将电荷补偿电路从电容中分离，来实现数据的非破坏性读出。

图5是示出了在半导体存储装置210中的存储器单元陈列36矩阵排列的存储器单元结构的电路图。

参照图5，存储器单元250设有N沟道MOS晶体管52、电容54、电荷补偿电路256、N沟道MOS晶体管76。电荷补偿电路256包含反相器58、60，节点262、264，反相器58由P沟道TFT582以及N沟道MOS晶体管584组成，反相器60由P沟道TFT602以及N沟道MOS晶体管604组成。

N沟道MOS晶体管52与位线68以及电容54相连，其栅极与字线66相连。数据写入以及数据读出时由被激活的数据线66来驱动N沟道MOS晶体管52，数据写入以及数据读出时使存储器单元250为与位线68电连接的存取晶体管，其功能以及操作与实施例1、2中说明的N沟道MOS晶体管52A相同。

电容54其一端与N沟道MOS晶体管52相连，另一端与电池极板70相连。电容54的功能与实施例1、2中描述的电容54A相同。

N沟道MOS晶体管76与使电容54与N沟道MOS晶体管52相连的节点78以及节点262相连，其栅极与内部信号线80相连。通过从图中没有示出的控制电路输出到内部信号线80中的内部信号/R来驱动N沟道MOS晶体管76，内部信号/R为L电平时，自节点78将电荷补偿电路分离。

图6是示出了内部信号/R的状态变化的时序图。

参照图6，内部信号/R在片选信号/CS以及允许写入信号/WE中的任一个为H电平的备用期间内(定时T1以前)为H电平。内部信号/R在片选信号/CS以及允许写入信号/WE分别为L电平、H电平的数据读出操作中(定时T1-T2)为L电平。并且，内部信号/R在片选信号/CS以及允许写入信号/WE中的任一个为L电平的数据写入操作中(定时T2-T3)变为H电平。

因此，再次参照图5，仅在数据读出操作时激活N沟道MOS晶体管76，在数据读出操作中，将电荷补偿电路256与节点78分离。

P沟道TFT582与电源节点72以及节点264相连，其栅极与节点262相连。N沟道MOS晶体管584与节点264以及接地节点74相连，其栅极与节点262相连。

P沟道TFT602与电源节点72以及节点262相连，其栅极与节点264相连。N沟道MOS晶体管604与节点262以及接地节点74相连，其栅极与节点264相连。

在存储器单元250中，通过由该反相器58和反相器60构成的锁存功能，补充电容54的漏电流，不需要执行刷新操作能保持存储的数据。

以下说明该存储器单元250的操作。

(1)数据“0”的写入

数据写入时，响应内部信号/R，N沟道MOS晶体管76导通，电荷补偿电路256与节点78电连接。

该存储器单元250中，体晶体管的导通电流为3×10^-5A(安培)程度，TFT的导通电流以及截止电流分别为1×10^-11A以及1×10^-13A程度。由于电容54以及体晶体管的截止电流所产生的来自节点262、264的漏电流为1×10^-15A程度。此外，这里所示的各电流值不局限于这些数值，只是示出了这种程度的次数的情况。

根据上述各电流值，TFT的导通电流由于使来自节点262、264的漏电流高出4位，因此可以自电源节点72将节点262、264充电到电源电压。

节点262的电容虽然根据电容54、晶体管的栅极电容、激活区域的接合电容等，但是为了稳定地读出存储数据，将节点262的电容设定得至少是5fF(5f(毫微微)法拉，“f”表示10^-15。)以上。另一方面，节点264的电容虽然根据晶体管的栅极电容、激活区域的接合电容等，但是与一般的SRAM相同，为1fF的程度。节点262的电容为上述的最小值的5fF，如果节点264的电容为1fF，则节点262、264的电容之比为5。

将该电容规定哪种程度比较好取决于在该存储器单元250中能够写入数据“0”的条件。以下，说明该条件。

在存储器单元250中写入数据“0”时，虽然节点262的电压变为0V，对于作为通常写入操作时间的n(纳，“n”表示10^-9。)秒数量级，自电源节点72不使节点264充电到电源电压。在下面式子中将其表示出。

使电源节点72的电源电压为2V的情况，有关节点264的下式成立。

电荷Q＝电容C×电压V＝1f×2＝2×10^-15

P沟道TFT582的ON电流I＝1×10^-11安培

充电时间t＝Q/I＝2×10^-4秒 …②

因此，为了将节点264充电，需要有μ(百万分之一，“μ”表示为10^-6。)秒数量级的时间。这样做时，由于节点262的电压即使变为0V，也不能直接将节点264充电，因此自电源节点72通过P沟道TFT602开始将节点262充电。然后，与节点264相比节点262的充电速度变快时，变为将节点264充电，在P沟道TFT602截止之前将节点262再次充电，一旦在节点262中写入的数据“0”变为最终的数据“1”时，产生写入错误。

但是，如果上述节点262、264的电容之比大，则节点264的充电速度超过节点262的充电速度，在将节点262再次充电之前，P沟道TFT602截止，并且由于N沟道MOS晶体管604导通，通过N沟道MOS晶体管604将节点262下拉到0V，因此不会产生写入错误。

该节点262、264的电容比考虑了N沟道MOS晶体管584和N沟道MOS晶体管604的门限电压的偏差时，最好将其考虑为最低限5程度。然后，为了更加稳定地实现数据的写入，设置与节点262相连的电容54，如果使电容54的容量为与一般DRAm相同的20fF程度，则节点262、264的容量比变为20程度，数据的写入更加稳定。P沟道TFT582和P沟道TFT602的导通电流的比为10倍程度偏差，以及考虑了N沟道MOS晶体管584和N沟道MOS晶体管604的门限电压的偏差时，希望节点262、264的容量比为20以上。

如上所述，通过设计节点262、264的电容比，即使在将节点264充电到电源电压之前不激活字线66，也不会产生数据“0”写入时的写入错误。并且，节点264的电压超过规定电压时，N沟道MOS晶体管604导通，由此，将节点262保持在0V，其后不需要刷新操作，也能保持所写入的数据“0”的状态。

该实施例3虽然设计了用于稳定地实现数据写入的电容54，但是，如果不设计电容54而以晶体管的栅极电容来十分确保节点262、264的电容，则可以不需要电容54。

(2)数据“1”的写入

在存储器单元250中写入数据“1”时，位线68通过N沟道MOS晶体管52直接将节点262充电，据此，N沟道MOS晶体管584直接导通，节点264直接变为0V。因此，节点262、264的电压能尽快稳定，从而不会受到数据“1”写入之际由于TFT性能所产生的影响。

然后，如上所述，由于P沟道TFT602的导通电流将来自节点262的漏电流提高4位，通过P沟道TFT602将节点262保持在电源电压，因此其后不需要刷新操作，保持所写入的数据“1”的状态。

图7、8是示出了有关上述写入操作中的节点262、264的电位变化图。图7是示出了在存储器单元250中写入数据“0”时的节点262、264的电位变化图，图8是示出了在存储器单元250中写入数据“1”时的节点262、264的电位变化图。

首先，说明在存储器单元250中写入数据“0”时的节点262、264的电位变化。

参照图7，虚线示出了节点262的电位变化，实线示出了节点264的电位变化。电源电压为2V，反相器60的逻辑门限值电压(输出电压急剧变化时的输入电压)为0.3V。在T1时刻激活字线66。

在TI时刻，激活字线66时，通过N沟道MOS晶体管52向位线68抽出节点262的电荷，节点262的电位直接变为0V。与此相应，自电源节点72通过P沟道TFT582开始给节点264充电，TFT的导通电流比体晶体管的导通电流小，由于不能直接给节点264充电，则自电源节点72通过P沟道TFT602开始给节点262充电。但是，在节点262、264电容比的关系方面，节点262的充电速度与节点264的充电速度相比要迟。在TI时刻的数10秒之后不激活字线66。

节点264的电位在从TI时刻开始约30秒的时刻T2中超过反相器60的逻辑门限值电压0.3V时，N沟道MOS晶体管604导通，与此相应，节点262变为0V，写入的数据“0”的状态稳定。基于下式来确认节点264的电位到超过反相器60的逻辑门限值电压0.3V为止所花费的约30μ秒时间。

节点264的电荷Q＝电容C×电压V＝1f×0.3＝0.3×10^-16

P沟道TFT582的ON电流I＝1×10^-11A

到达逻辑门限值电压0.3V为止的时间t＝Q/I＝3×10^-5秒 …③

另一方面，节点264通过P沟道TFT583连续充电时，如上述式2所示，从节点264的充电开始时刻开始约200μ秒后的时刻T3为止，将节点264充电到电源电压的2V。

其次，说明在存储器单元250中写入数据“1”时的节点262、264的电位变化。

参照图8，虚线和实线分别表示节点262、264的电位变化，在时刻T1激活字线66。时刻T1中，激活字线66时，自位线68通过N沟道MOS晶体管52直接将节点262充电到电源电压的2V。由此，N沟道MOS晶体管584直接导通，节点264直接变为0V。因此，数据“1”写入时，不会受到TFT特性的影响。

(3)数据的读出

如上所述，数据读出时，由于内部信号/R变为L电平，N沟道MOS晶体管76截止，电荷补偿电路256自节点78分离。电荷补偿电路256维持分离式的状态。

电荷补偿电路256自节点78分离时的N沟道MOS晶体管52以及电容54为与现有的DRAM相同的结构，因此能够执行与现有DRAM相同的数据的读出操作。即，预先将位线68预充电到电压Vcc/2，数据读出时，在字线66上施加被升压的电源电压，激活字线66。由此，N沟道MOS晶体管52导通，通过图中没有示出的读出放大器检测出对应于电容54的蓄电状态的位线68的微小电位变化，将位线68的电压放大到电源电压Vcc或节点电压GND。该位线68的电压电平对应于存储数据的状态。

这里，数据读出之后，节点78的电压接近于预充电电压Vcc/2，不能维持数据读出前的节点78的电压状态。在现有的DRAM中，这种状态意味着存储数据的破坏，数据读出之后将位线68的电压放大到电源电压Vcc或节点电压GND，再次激活字线66，将电容54再次充电，按照上述(1)或(2)相同的操作来执行数据的再次写入。

另一方面，在该存储器单元250中，数据读出结束之后，内部信号/R变为H电平，将电荷补偿电路256再次连接到节点78上。此时，由于电荷补偿电路256维持了数据读出前的状态，因此存储的数据为“1”时，自电源节点72通过P沟道TFT602可以将节点78充电到电源电压。

连接了N沟道MOS晶体管76之后，节点262的电压一旦降低到接近于1/2Vcc，但是由于比反相器58的逻辑门限值电压0.3V要高，因此反相器58不倒置，电荷补偿电路256的内部状态不会改变。存储的数据为“0”时，通过N沟道MOS晶体管604直接抽出节点78以及电容54的电荷，因此反相器58不倒置，节点78变为0V。

这样，在存储器250中，数据读出时，电荷补偿电路256一边保持数据读出前的状态一边从节点78分离，数据读出操作中的N沟道MOS晶体管52的操作以及电容54的状态虽然与现有的DRAM完全相同，但是数据读出操作结束后，电荷补偿电路256再次连接到节点78上，由于通过电荷补偿电路256将电荷充电或放电，电容54以及节点78的状态可以恢复到数据读出前的状态，通过如现有的DRAM的再次写入操作，不需要从存储器单元的外部再次写入存储的数据，从而实现了数据的非破坏读出。

在该存储器单元250中，使用P沟道TFT582、602与实施例相同，P沟道TFT582、602能够在N沟道MOS晶体管584、604的上层形成，与现有的DRAM相比，由作为体晶体管的N沟道MOS晶体管584、604、76所产生的仅仅是单元面积增加，存储器单元中的体晶体管数为4个，与由6个体晶体管组成的标准SRAM相比，能够缩小单元面积。

并且，作为存储器单元250的1个特征，单元比率可以近似为1(无比率)。

如上所述，在该存储器单元250中，由于通过设计电容54可以稳定存储器单元的操作，因此不需要像SRAM那样需要使单元比率在2-3以上，可以基本上变为无比率。能够减小单元比率，可以使驱动晶体管的栅极宽度与现有的SRAM相比较小，通过这一点，实现了单元面积的减小。

考虑了存储器单元操作的稳定性时，即使在存储器单元250中，虽然不需要与SRAM相同的单元比率，但是设计多少单元比率是为了希望提高操作的稳定化。

如上所述，根据实施例3的半导体存储装置210，存储器单元250由于设有这样的电荷补偿电路256：它一边在数据读出时保持数据读出前的状态，一边与电容54分离，在数据读出结束后再次与电容54相连，从而将电容54的状态恢复到数据读出前的状态，因此，可以实现数据的非破坏读出，并且不需要刷新操作。

对实施例1，虽然存储器单元50A、50B相邻配置，通过连接到位线的读出放大器的设置等，存储器单元50A、50B也可以不相邻配置。

这种情况，由于节点62、64通过配线长度变长，配线电容变大，如果节点62、64由于配线电容而获得5fF程度以上，没有必要专门设计电容54A、54B。由此，可以简化存储器单元的结构。

另一方面，存储器单元50A、50B相邻配置的情况，可以使位线6gA、68B靠近并行配线，在另一方的位线上即使加载了外部噪声，由于在位线68A、68B中变为同相噪声，在差动式读出放大器中使噪声相消，因此可以提高对噪声的抵抗力。

数据读出时的位线的预充电电压虽然为1/2Vcc，预充电电压最好是电源电压Vcc，由于通过数据读出操作，不降低存储节点的电位，因此能够实现比较稳定的非破坏读出。

涉及上述存储器单元的配置以及预充电电压的描述，在实施例2中也时同样的。

对于实施例1-3，体晶体管虽然全是由N沟道MOS晶体管组成的，但是也可以全部由P沟道MOS晶体管构成。这种情况中，在实施例1、2中代替P沟道TFT562、566使用N沟道TFT，在实施例3中使用N沟道TFT代替P沟道TFT582、602。对于实施例2，代替P沟道TFT562、566所用的N沟道TFT不与电源节点72相连，而连接到接地节点74上。

另外，图1所示的半导体存储装置10虽然在控制端子12中包含了与行地址选通脉冲信号/RAS以及列地址选通脉冲信号/CAS的各信号相应的端子，但是不具有与这些信号的各个对应的端子，因此最好同时输入行地址和列地址。

应该将当前所公开的实施例考虑为所有方面是以例子示出的而不是限制性的。本发明的范围意味着，不是上述的实施例的说明，而是通过权利要求的范围来示出其范围，其中和权利要求的范围相同的含义以及范围内的所有变型都被包含在其内。

Claims

1.一种半导体存储装置，设有包含在阵列上矩阵排列的多个存储器单元的存储器单元阵列、在所述存储器单元的行以及列上分别排列的多条字线以及多条位线，所述多个存储器单元的每个包含存储以2进制信息表示的存储信息的1比特数据的第1存储器单元、存储将所述数据反演的反演数据的第2存储器单元，所述第1存储器单元由这些部分组成：保持对应于所述数据逻辑电平的电荷的第1电容元件、根据施加在所述字线上的电压来驱动、并执行所述位线对中的一个位线和第1电容元件之间电荷的取出的第1存取晶体管、补偿从所述第1电容元件泄漏的电荷的第1电荷补偿电路，所述第2存储器单元由这些部分组成：保持对应于所述反演数据逻辑电平的电荷的第2电容元件、根据施加在所述字线上的电压来驱动、并执行所述位线对的另一个位线和所述第2电容元件之间电荷的取出的第2存取晶体管、补偿从所述第2电容元件泄漏的电荷的第2电荷补偿电路。

2.根据权利要求1记载的半导体存储装置，其特征是，分别由第1以及第2反相器构成所述第1以及第2电荷补偿电路，所述第1电荷补偿电路的输出节点连接到将所述第1电容元件连接到所述第1存取晶体管上的第1存储节点上，所述第1电荷补偿电路的输入节点连接到将所述第2电容元件连接到所述第2存取晶体管上的第2存储节点上，所述第2电荷补偿电路的输出节点连接到所述第2存储节点上，所述第2电荷补偿电路的输入节点连接到所述第1存储节点上。

3.根据权利要求2记载的半导体存储装置，其特征是，所述第1以及第2存取晶体管中的每个都是第1N沟道MOS晶体管，所述第1以及第2反相器中的每个都由这些部分组成：一端与电源节点相连、另一端与输出节点相连的由多结晶硅构成的电阻元件、以及一端与输出节点相连、另一端与接地节点相连的第2N沟道MOS晶体管。

4.根据权利要求3记载的半导体存储装置，其特征是，所述第2N沟道MOS晶体管的电流驱动能力为所述第1N沟道MOS晶体管的电流驱动能力的1倍以上2倍以下。

5.根据权利要求3记载的半导体存储装置，其特征是，从所述多个存储器单元中读出所述数据时，与所述多个存储器单元的各个对应的字线被施加了电源电压以下的电压。

6.根据权利要求5记载的半导体存储装置，其特征是，设定在与所述多个存储器单元的各个对应的字线上施加的电压，以便于所述第1N沟道MOS晶体管的电流驱动能力变为所述第2N沟道MOS晶体管的电流驱动能力的一半以上。

7.根据权利要求3记载的半导体存储装置，其特征是，由P沟道薄膜晶体管构成所述电阻元件。

8.根据权利要求3记载的半导体存储装置，其特征是，所述电阻元件具有自所述第1以及第2存储节点泄漏的电流10倍以上的电流提供能力。

9.根据权利要求1记载的半导体存储装置，其特征是，所述第1以及第2电荷补偿电路分别由第1以及第2P沟道薄膜晶体管构成，所述第1P沟道薄膜晶体管，其一端与电源节点相连，另一端连接到将所述第1电容元件连接到第1存取晶体管的第1存储节点上，其栅极连接到将所述第2电容元件连接到所述第2存取晶体管上的第2存储节点上，所述第2P沟道薄膜晶体管，其一端与电源节点相连，另一端与所述第2存储节点相连，其栅极与所述第1存储节点相连。

10.根据权利要求1记载的半导体存储装置，其特征是，将所述第1以及第2存储器单元相邻配置，所述一方位线以及所述另一方并行配置。

11.一种半导体存储装置，设有包含在阵列上矩阵排列的多个存储器单元的存储器单元阵列、在所述存储器单元的行以及列上分别排列的多条字线以及多条位线、在存储器单元的行上排列的多条内部信号线，所述多个存储器单元的每个包含：在以2进制信息表示的存储信息的每1比特数据中，保持对应于其逻辑电平的电荷的电容元件、根据施加在所述字线上的电压来驱动、并执行所述位线和所述电容元件之间电荷的取出的第1存取晶体管、根据所述数据逻辑电平补偿从所述电容元件泄漏的电荷的电荷补偿电路、连接在将所述电容元件与所述第1晶体管相连的存储节点和所述电荷补偿电路之间的第2晶体管，第2晶体管通过施加在所述字线上的电压来驱动，在数据读出时，将所述电荷补偿电路与存储节点分离。

12.根据权利要求11记载的半导体存储装置，其特征是，所述电荷补偿电路包含将输入节点连接到所述第2晶体管上的第1反相器、其输入节点连接到所述第1反相器的输出节点上、其输出节点连接到所述第1反相器的输入节点上的第2反相器，所述第1以及第2晶体管分别为第1以及第2N沟道MOS晶体管，所述第1以及第2反相器的每个由这些部分组成：一端与电源节点相连、另一端与输出节点相连的P沟道薄膜晶体管、以及一端与输出节点相连、另一端与接地节点相连的第3N沟道MOS晶体管。